DE3326335A1

DE3326335A1 - Schaltung zur gewinnung von werten aus in festwertspeichern gespeicherten wertetabellen

Info

Publication number: DE3326335A1
Application number: DE19833326335
Authority: DE
Inventors: Robert H. Sudbury Mass. Cantwell
Original assignee: Raytheon Co
Current assignee: Raytheon Co
Priority date: 1982-07-21
Filing date: 1983-07-21
Publication date: 1984-03-08
Anticipated expiration: 2003-07-22
Also published as: GB2124415A; JPH0418328B2; CA1191275A; DE3326335C2; AU1585783A; NL8302470A; FR2530854A1; US4636973A; FR2530854B1; GB2124415B; JPS5933523A; AU562208B2; GB8316472D0

Description

Raytheon Company, 141 Spring Street, Lexington, Mass. 02173, Vereinigte Staaten von Amerika

Schaltung zur Gewinnung von Werten aus in Festwertspeichern gespeicherten Wertetabellen.

Die Erfindung bezieht sich auf digitale Signalverarbeitunqssysteme und insbesondere auf Mabnahmen zur Verminderung der Anzahl zu adressierender Speicherplätze und damit zur Verminderung der Zahl von Festwertspeichern ( ROK ), welche zur Durchführung von numerischen Rechnungen anhand von Kachschlagetabellen dienen, während gleichzeitig eine gewünschte Genauigkeit aufrecht erhalten wird.

Nachschlagetabellen in Speichern zur Durchführung arithmetischer Operationen sind auf einschlägigen Gebieten der Technik allgemein bekannt. Die Anzahl vor Speicherplätzen oder die Anzahl von Festwertspeichern ( ROM ), welche hierbei erforderlich sind, stellen mitunter einen begrenzenden Faktor dar, selbst wenn berücksichtigt wird, daß die Speicherkapazität von Festwertspeichern oder ROM's sich durch die technische Entwicklung fortschreitend erhöht hat.

Verschiedene Maßnahmen zur Verminderung der Speicherkapazität der Festwertspeicher sind bereits ergriffen worden. Beispielsweise vermindert das Weglassen der geringstwertigen Bits den Speicherbedarf in Festwertspeicher, doch ergibt sich hieraus ein bleibender Verlust an Genauigkeit, insbesondere für kleine

Größen. Ein anderes Verfahren beschreibt die US-Patentschrift ! 3 735 110, in welcher ein Sinus-/Cosinusgenerator angegeben ι ist, der ein ROM enthält, das nur die Sinuswerte der Winkel speichert. Eine trigonometische Gleichung dient zur Gewinnung der Cosinuswerte, wodurch eine Verminderung der benötigten Speicherplätze im Speicher eintritt. In einer Anlage nach der US-Patentschrift 3 917 935 wird der Speicherplatz dadurch verkleinert, daß zunächst die Eingangsdaten entsprechend der Größe von zwei Zahlen in Richtung auf ihre bedeutsameren Wortstellen hin verschoben werden, wenn die Größe der größten der beiden j Eingangszah]en geringer ist als diejenige Größe, die durch den maximalen uir.fang eines Fystemwortes zulässig ist, und daß nur einige Zahlen der in Richtung auf höhere Ordnung verschobenen Datenbits verwendet werden, um die Eingangsadresse einer Nachschlagetabelle zu bilden. Diese Lösung ist anwendbar, wenn ein arithmetisches Verhältnis von zwei Zahlen errechnet werden soll oder wenn eine lineare Umsetzung vorgenommen wird, doch läßt sich die Maßnahme nicht allgemein einsetzen, wenn es um numerische Tabellen geht, wobei das aus der Tabelle herausgelesene Ergebnis zur Bildung eines arithmetischen Verhältnisses verwendet werden kann oder nicht.

Außer dem Nachschlagen in einer Tabelle besteht eine Möglichkeit zur Auffindung des Reziprokwertes einer Zahl in der Ausübung eines "Such- und Irrtum"-Verfahrens, wobei ein Abziehen, Unterlaufen, Wiederherstellen und Verschieben in einer wiederholten Folge durchgeführt wird, wobei aber derartige Näherungsverfahren außerordentlich langsam arbeiten. In der US-Patentschrift 3 648 038 ist eine andere Technik zur Errechnung des Reziprokwertes einer Zahl beschrieben, wobei ein Durchflußverfahren verwendet wird, bei dem eine Kombinationslogik und Übertrag-Hai tungs-Additions-Baumschaltungen zum Einsatz kommen, was jedoch beträchtlichen apparativen Aufwand bedingt.

Durch die Erfindung soll die Aufgabe gelöst werden, die Anzahl zu adressierender Speicherplätze für die Rechnungen mit nume-

rischen Nachschlagetabellen bei 'der digitalen Signalverarbeitung zu vermindern, wobei eine hohe Arbeitsgeschwindigkeit und ein geringer technischer Aufwand ermöglicht werden sollen.

Diese Aufgabe wird durch die in den anliegenden Ansprüchen 1 und 12 angegebenen Merkmale gelöst. Die Erfindung ist in zwei Ausführungsformen einer Einrichtung zur Staffeladressierung von Speichern zu verwirklichen, um lineare oder nichtlineare mathematische Operationen unter Einsatz eines Minimums an Speicherplätzen in Pestwertspeichern durchzuführen, welche Nachschlagetabellen enthalten.

Bei einer Ausführungsform sind Ilegistermittel zur Speicherung eines ersten Eingangsdatenwortes aus einer Anzahl von Staffeladressen zur Verminderung des Speicherplatzbedarfes, ferner auf die Staffeladressenanordnung ansprechende Pestwertspeicher zur Speicherung numerischer Werte erhöhter Genauigkeit für mathematische Operationen vorgesehen, wobei die Quantisierung der numerischen Werte durch die Bitlänge eines Digitalwortes bestimmt ist, das in den Festwertspeichern gespeichert ist und ferner sind Dekodierungsmittel vorgesehen, welche mit den Staffeladressenanordnungen zusammenwirken, um einen der numerischen Worte in den Festwertspeichern auszusuchen. Die Staffeladresenanordnungen enthalten eine Mehrzahl von Adressenpositionen längs des Eingangsdatenwortes, wobei jede Adressenposition eine Anzahl von Bits aufweist. Die Festwertspeicher sind in bestimmter Anzahl vorgesehen, wobei jeder auf eine Staffeladressen anspricht. Ein Festwertspeicher ist der höchstwertigen Position und ein anderer Festwertspeicher ist der niedrigstwertigen Position zugeordnet. Die in den Festwertspeichern gespeicherten numerischen Werte enthalten einen Reziprokwert einer Festwertspeicheradresse für jeden Speicherplatz zuzüglich der Hälfte eines Quantisierungsschrittes zur Erhöhung der Genauigkeit der genannten numerischen Werte, wobei der Reziprokwert mit einer Konstanten multipliziert ist, welche beliebige Werte einschließlich einem

solchen annehmen kann, der in einem wahren Reziprokwert für den numerischen Wert resultiert.

Ein andere Ausführungsform enthält einen ersten Multiplizierer zur Gewinnung des Quadrates eines ersten Eingangsdatenwortes, ferner einen zweiten Multiplizierer zur Gewinnung des Quadrates eine zweiten Eingangsdatenwortes, weiter einen Addierer zum Zusammenzählen der Ausgänge der beiden Multiplizierer, weiter Registermittel zur Speicherung des Ausgangs des Addierers, wobei dieser Ausgang eine Mehrzahl von Staffeladressenanordnungen zur Verminderung des Speicherbedarfes enthält, auf die jeweils l·3^twertspeicher zur Speicherung numerischer Werte mit erhöhter Genauigkeit für mathematische Operationen ansprechen, wobei die Quantisierung der numerischen Werte durch die stellenmäßige Länge eines Digitalwortes bestimmt wird, das in den Festwertspeichern gespeichert ist, weiterhin Dekodierungseinrichtungen in Zusammenwirkung mit den Sta"f feladressenanordnungen zur Auswahl oines der numerischen Werte in den Festwertspeichern, wobei die numerischen Werte die Quadratwurzel einer Summe aufaddierter Quadratwerte plus die Hälfte eines Quantisierungsschrittes zur Erhöhung der Genauigkeit der numerischen Werte enthält. Die Staffeladressenanordnunqen enthalten eine Mehrzahl von Adressenpositionen längs des am Ausgang des Addierers auftretenden Wortes, wobei das Eingangswort in ein Register eingegeben wird. Die Festwertspeicher sind in einer bestimmten Anzahl vorgesehen und sprechen jeweils auf eine Staffeladressenanordnung an. Dabei ist ein einer höchstwertigen Position zugeordnetes ROM, ein einer mittleren Position zugeordnetes ROM und ein einer geringstwertigen Position zugeordnetes ROM vorgesehen.

Es wird hier auch ein Verfahren zur Durchführung mathematischer Operationen vorgeschlagen, bei welchem in Festwertspeichern vorgegebene Nachschlagetabellen eingesetzt werden. In einem ersten Verfahrensschritt wird in einem Register ein erstes Dateneingangswort eingespeichert, welches eine Mehr-

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zahl von Staffeladressen enthält, um den Speicherbedarf zu reduzieren. Numerische Werte für die mathematische ■ Operation werden in Festwertspeichern gespeichert, die auf die Staffeladressenanordnungen ansprechen. Die Quantisierung der numerischen Werte bestimmt sich duirch die Bitlänge eines Digitalwortes, welches in den Festwertspeichern gespeichert wird. Für jeden der in den Festwertspeichern vorhandenen Speicherplätze wird der reziproke numerische Wert plus eine Hälfte eines Quantisierungsschrittes für eine Erhöhung der Genauigkeit der numerischen Werte gespeichert und die Reziprokwerte werden mit einer Konstanten multipliziert, welche beliebige Werte einschließlich einem Wert haben kann, der in dem wahren Reziprokwert resultiert. Einer der numerischen Werte in den Festwertspeichern wird durch Dekodierungsmittel ausgewählt, welche mit den Staffeladressenanordnungen zusammenwirken.

Weiter wird hier ein Verfahren zur Bestimmung der Größe einer Quadratwurzel aus der Summe von quadratischen Werten angegeben, bei welchem ein erstes Einganqsdatenwort unter Verwendung eines ersten Multiplizierers quadriert wird und ein zweites Eingangsdatenwort unter Verwendung eines zweiten Multiplizierers quadriert wird. Die Ausgänge der beiden Multiplizierer werden dann in einem Addierer miteinander addiert und das Ergebnis vom Ausgang des Addierers gelangt in ein Register, wobei dieses Ergebnis eine Mehrzahl von Staffeladressen zur Reduzierung des Speicherbedarfs bildet. Numerische Werte zur Bestimmung der genannten Größe werden in Festwertspeichern eingespeichert, welche auf die Staffeladressenanordnungen ansprechen, wobei die Quantisierung der numerischen Werte durch die Bitlänge eines Digitalwortes bestimmt ist, das in den Festwertspeichern gespeichert wird. Es wird dann ein numerischer Wert für jeden der Speicherplätze in den Festwertspeichern errechnet, indem eine Quadratwurzel aus der Summe der quadratischen Werte plus einem halben Quantisierungsschritt genommen wird, um die Genauigkeit des numerischen Wertes zu erhöhen. Einer der numerischen We r-

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te in den Festwertspeichern wird durch Kodierungsmittel ausgewählt, die mit den Staffeladressenanordnungen zusammenwirken.

Im übrigen sind zweckmäßige Ausgestaltungen und Weiterbildungen Gegenstand der anliegenden, dem Anspruch 1 nachgeordneten Patentansprüche, deren Inhalt hierdurch ausdrücklich zum Bestandteil, der Beschreibung gemacht wird, ohne an dieser Stelle den Wortlaut zu wiederholen.

Nachfolgend werden Ausführungsbeispiele unter Bezugnahme auf die Zeichnung näher erläutert. Es stellen dar:

Figur 1 Ein Blockschaltbild einer Einrichtung zur Reziprokwertbildung der hier angegebenen Art,

Figur 2 drei Staffeladressenanordnunqspositionen der Festwei'tspeicheradressen zur Auswahl verschiedener Festwertspeicher,

Figur 3 ein Eingangswort von 15 Bit für das Y-Register einer Einrichtung zur Bildung des Reziprokwortes, wobei der binäre Punkt für eine l?./3-Umsetzung und eine 15/0-Umsetzung gesetzt ist und eine höchstwertige Position sowie eine niedrigstwertige Position der Staffeladressenpositionen dargestellt sind,

Figur 4A eine graphische Darstellung des Reziproken einer Zahl aus Y multipliziert mit O^ über dem Wert Y für eine 12/3-Umsetzung zur Darstellung der Fehlerkompression für die jeweiligen Reziprokwerte,

6 -

OJZDO

Figur 4B eine graphische Darstellung des Reziprokwertes einer Zahl Y, multipliziert mit-6^ über dem Wert Y für eine 15/0-Umsetzung zur Darstellung der Fehlerkompression, die für die Reziprokwerte auftritt,

Figur 5 eine graphische Darstellung, welche den prozentualen Fehler für ^/y bei zwei ver schiedenen Y-Ei'ngangspegeln angibt,

Figur 6 ein Blockschaltbild einer anderen Ausfüh rungsform einer Schaltung der hier angegebenen Art zur Bestimmung der Größe der Quadratwurzel einer Summe von quadratischen Zahlen -

Figur 7 drei Staffeladressen-Anordnungspositionen für die Festwertspeicher der Ausführungsform nach Figur 6,

Figur 8A die statistische -Dichte-Verteilung eines Tabellenfehlers der Festwertspeicher für einen Y-Schritt

Figur 8B die statistische Uichte-Verteilung eines fehlerhaften Tabellenwertes in den Festwertspeichern für einen halben Y-Schritt,

Figur 9A den Abschneidungsfehler für eine endliche Zahl von Quantisierungspegeln oder Ouantisierungsschritten, die in der in den Festwertspeichern gespeicherten Tabelle vorgesehen sind und

Figur 9B den Abrundungsfehler für eine endliche Anzahl von Quantisierungspegeln oder
Quantisierungsschritten in der Tabelle, welche in cien Festwertspeichern gespeichert ist. .

Figur 1 zeigt ein Blockschaltbild einer Einrichtung zur Reziprokwertbildung unter Verwendung einer Staffeladressierung der hier angegebenen Art. Die Einrichtung zur Reziprokwertbildung kann in einer digitalen Signalverarbeitungseinrichtung zur Steuerung der Falschalarmquote eingesetzt werden. In ein Y-Register 20 wird "-in binäres Wort mit 15 Bitstellen ( 14-0 ) eingegeben, welches einen Eingang 42 entsprechend einem Y-Wert darstellt. Die vier bedeutsamsten Bits ( 14-11 ) des Ausgangs •20 des Y-Registers erreichen die Ausgangs-Einschaltungs-Dekodierungseinrichtung 22. welche bestimmt, wann Daten von dem der höchstwertigen Adressenposition zugeordneten Festwertspeicher 20 anstelle von dem der niedrigstwertigen Adressenposition zugeordneten Festwertspeicher 26 genommen werden. Die elf höchstwertigen Bits ( 14-4 ) am Ausgang des Y-Registers 20 dienen zur Adressierung des der höchstwertigen Adressenposition zugeordneten Festwertspeichers 24 und die elf geringswertiqen Bits ( 10-0 ) dienen zur Adressierung des der niedrigstwertigen Adressenposition zugeordneten Festspeichers 26. Die in diesen Festwertspeichern gespeicherten Daten sind die Werte %,/Υ} worin S^ eine Störungspegelkonstante als Wurzel aus einen quadratischen Mittelwert ist. Die Funktion ^//ist unter der Annahme unendlicher Präzision dargestellt. Um die Genauigkeit aufgrund der Quantisierung entsprechend einer endlichen Registerlänge zu verbessern,werden die tatsächlich in einem Festwertspeicher gespeicherten Daten für den Rundungsvorgang einem Verfahren eines halben Quantisierungsschrittes unterzogen. Die tatsächlich in einem Festwertspeicher gespeicherten Daten sind ζ/ίΎ⁴ Ji ^**"'^· Der wahre Reziprokwert für jede Y-Adresse im Festwertspeicher tritt auf, w^nn 6^= 1 oder 1/Y. Der Ausgang im Umfang von 16 Bit von jedem der Festwertspeicher 24 und 26

ΟΟΔΟΟύΟ

gelangt zu einem Eingang eines Multiplexers 28. Ein zweiter Eingang zum Multiplexer 28 erhält eine Bypasskonstante im Umfang von 16 Bit für bestimmte Bedingungen in der Anwendung auf Radarsysteme. Eine charakteristische Bypasskonstante ist Y = S^. Der Multiplexer 28 wählt normaler Weise die Ausgänge von den Festwertspeichern 24 und 26 aus, außer es tritt ein Y-Paritätsfehlersignal 46 oder ein Bypass-Steuersignal 47 am Eingang eines WEDER-Schaltelementes 29 auf. Der Ausgang des WEDER-Schaltelementes 29 ist mit dem Multiplexer 28 verbunden und veranlaßt den Multiplexer 28 gegebenenfalls zur Auswahl der Bypasskonstante 44 als Eingangssignal.

Der Ausgang im Umfang von 16 Bit vom Multiplexer 28 gelangt zu dem Multiplizierer 40. Dieser enthält ein ^'/-Register 30, welches die ^^//-Ausgangsgrößen vom Multiplizierer 28 empfängt und speichert, ferner X-Register 32, welches ein X-Eingangssignal 48 im Umfange von 16 Bit empfängt und speichert, weiter eine Multipliziereranordnung 34, welches die Multiplikation/^/"/ )· /λ" J ausführt, sowie ein Ausgangsregister 36 zur Speicherung des Ergebnisses der Multiplikation und zur Darbietung dieses Ergebnisses am Ausgang 49.

Der Multiplizierer 40 kann mittels eines LSI-Multipliziererbauteils der Bezeichnung MPY-16 HJ der Firma TRW verwirklicht werden, wobei dieses Bauteil ein ^//Register 30, ein X-Register 32 und das Ausgangsregister 36 zusätzlich zu der Multipliziereranordnung 34 zusammengefaßt enthält. Der Ausganqseinschaltdekodierer 22 kann durch eine integrierte Schaltung verwirklicht werden, welche ein NAND-Schaltelement LS 20 und einen Inwerter LS 240 enthält. Der der höchstwärtigen Adressenposition zugeordnete Reziprokwert-Festwertspeicher 24 und der der niedrigstwertigen Adressenposition zugeordnete Reziprokwert-Festwertspeicher 26 können jeweils durch ein paar von programmierbaren Festwertspeichern 2716 der Firma INTEL verwirklicht werden, welche zusammen einen Ausgang von 16 Bit entsprechend den höchstwertigen Bit-Stellen liefern. Jeder 2716-

AD -

Festwertspeicher enthält 16384 Bit-Stellen, organisiert in 2048 Wörtern von jeweils 8 Bit. Der Multiplexer 28 kann durch eine integrierte Schaltung LS 157 verwirklicht werden, welche einen Datenwähler und ,Multiplexer umfaßt.

Es sei nun Figur 2 näher betrachtet. Hier ist eine Staffeladressenanordnung gezeigt, welche drei Adressenpositionen besitzt, nämlich eine Staffeladresse 55 für den der niedrigstwertigen Adressenposition zrgeordneten Festwertspeicher, eine Staffeladresse 56 für den der mittleren Adressenposition zugeordneten Festwertspeicher und eine Staffeladresse 57 für den der höchstwertigen Adressenposition zugeordneten Festwertspeicher. Die vier höchstwertigen Bits 54 der die Reziprokwertadresse darstellenden Bit-Reihe 52 werden dekodiert, um einen bestimmten Festwertspeicher auszuwählen und die Bits innerhalb der einzelnen Adressenpositionen der Staffeladressenanordnung bewirken eine unmittelbare Adressierung eines Speicherplatzes innerhalb des betreffenden Festwertspeichers. Figur 3 zeigt die zwei Staffeladressenanordnungen, welche für die Reziprokwertbildungseinrichtung nach Figur 1 verwendet werden. Die Adresse LSP für den der niedrigstwertigen Adressenposition zugeordneten Festwertspeicher enthält die Bits 10-0 und die Adresse MSP für den der am höchstwertigen Adressenposition zugeordneten Festwertspeicher enthält die Bits 14-4. Der Binärpunkt befindet sich zwischen den Bit-Positionen 3 und 2 für eine 12/3-Aufteilung des Adressenwortes oder nach der Bit-Position 0 für eine 15/0-Aufteilung des Adressenwortes.

Eine Staffeladressenanordnung bildet eine Maßnahme zur Verminderung der Anzahl erforderlicher, zu adressierender Speicherplätze bei numerischen Nachschlagetabellen. Die Maßnahme bewirkt keine Einschränkung der Genauigkeit linearer oder nichtlinearer Funktionen unter Verwendung von Daten aus Nachschlagetabellen. Die geforderte Genauigkeit bestimmt die Adressworteinteilung und den Quantisierungsschritt oder die Anzahl von Ausgangs-Bits von einem Festwertspeicher zur Spei-

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όό/,Ό ό JD

cherung der Nachschlagetabelle. Diese Forderung bestimmt die Aufteilung und den Quantisierungsschritt der Eingangsdaten, die zur Adressierung des die Tabelle speichernden Festwertspeichers verwendet werden sowie die Zahl der niedrigstwertigen Eingangs-Bits, welche fallengelassen werden können, wenn von einer Festwertspeichertabelle zur nächsten fortgeschritten wird, sobald sich die Größe des Angabenwortes erhöht. Die Größe der numerischen Tabellen zur Gewinnung von Reziprokwerten, Potenzen. Wurzeln, Logarithmen, trigonometrischen Funktionen und Expotentialfunktionen kann durch Verwendung einer Staffeladressenanordnung vermindert werden, ohne daß ein Verlust an Genauigkeit eintritt.

In einem typischen Fall der Anwendung in der Radartechnik erfährt das empfangene Signal eine angepaßte Filterung und Auswertung der Umhüllenden. Durch fortwährende Verarbeitung eines Signals entsprechend der Falschalarmrate wird der mittlere Störungspegel Y abschätzungsweise gewonnen und dient zur Normalisierung des nächsten Einganges X vor dessen Untersuchung. Der Normalisierungs- und Auswertungsvorgang läßt sich folgender Maßen ausdrücken:

Hierin bedeuten:

ff = Störungspegel entsprechend der Wurzel aus einem quadratischen Mittelwert gemäß Einstellung durch den Radarempfänger;
Y = mittlere Zahl von Störungsniveauschrit-

ten-

X = Zahl der Empfangssignal-Nivauschritte; T = Alarmschwelle

Das Ausgangssignal 49 nach Figur 1 ist das Produkt des gegenwärtigen Eingangssignales 48 und des Reziprokwertes 6^.//. Die Eingangszahl Y besitzt einfache Präzision und der Reziprokwert (^,//besitzt doppelte Präzision mit einem Quotient und

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einem Rest. Wenn der Reziprokwert dazu verwendet wird, den Pegel des Empfangssignales mit Bezug auf den Störungspegel (^) des Radarempfängers zu normalisieren und das Ergebnis ist größer als eins, so wird, eine Eins in der Tabelle eines programierbaren Festwertspeichers ( PROM ) gespeichert, um das Signal mit Einheitsverstärkungsgewinn weiter zugeben, wie in den Figuren 4A und 4B dargestellt ist. Der Vorteil einer Staffeladressenanordnung gibt die Möglichkeit der Fortsetzung oder La-Funktion bei jedem beliebigen Eingangspegel Y.

Die Anwendung im Radarsysteiti erfordert drei zusätzliche Bits für die Störpegelanzeiger-Zeitkonstanten von 1/2, 1/4 und 1/8. Das Eingangssignal X, welches umzusetzen ist, umfaßt nach links gerückt 12 Bits, wobei die drei niedrigstwertigen Bits mit Nullen angefüllt sind. Wenn das Eingangssignal X einen Umfang von 10 Bits hat, so werden die zwei verbleibenden Bits der höchstwertigen Stellen mit Nullen gefüllt, um dieselben Festwertspeicher zur Verarbeitung von Daten mit 10 Bits und mit 12 Bits verwenden zu können. Der normalisierte Ausgang wird mit einer 12/3-Aufteilung oder einer 15/0-Aufteilung umgesetzt, um Quantisierungsverluste aufgrund der Störungspegelanzeige zu vermeiden.

Es sei nun die Figur 4A und 4B im einzelnen betrachtet. Figur 4A zeigt die graphische Darstellung des Reziprokwertes einer Zahl Y multipliziert mit 6^ über den Werten von Y bei einer 12/3-Wortaufteilung, wobei die Fehlerkompression erkennbar wird, welche für die Reziprokwerte aufgrund der Tatsache auftritt, daß gleiche Schritte auf der den Y-Wert representierenden Koordinatenachse nicht gleiche Schritte auf der Reziprokachse entsprechen. Die Reziprokwerte rücken zusammen, wenn die Y-Werte größer werden. Figur 4B ist eine ähnliche graphische Darstellung für die Signalpegel Y bei einer 15/0-Worteinteilung. Ungeachtet der Einteilung, welche im binären Zahlensystem verwendet wird, hat die an einer Adresse eines Festwertspeichers eingespeicherte Zahl immer

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O O ΔΌ

denselben numerischen Wert. Beispielsweise sei angenommen, daß eine binäre Zahl Y in dem der niedrigstwertigen Adressenposition zugeordneten Festwertspeicher 26 folgenermaßen lautet'

12/3

15/0

1	0	0	0	0	0
4	2	1	1/2	1/4	1/8
32	16	8	.4	2	1

J,/16 _|

t_

LSP 1/2 Schritt

12/3

σ_Ν = 2 *nd

¹JQ

= 0.492307692 = (0.011111100000010)

Y + 1/2 Schritt 4 + 1/16 For 15/0 Urnsety.

= 16 und

σ.

16

= 0.492307692 = (0.011111100000010)

Y + 1/2 Schrift 32 + 0.5

Die Tabellen 1 und 2 des Anhangs zeigen den Rest der dem Festwertspeicher 24 und im Festwertspeicher 26 gespeicherten Zahlen für die Reziprokwerte, multipliziert mit der Konstanten 6^. . Außerdem zeigen die Tabellen die 11 Bit-Adresseneinteilung für die 2048 Wörter, welche in jedem Festwertspeicher gespeichert sind und den gespeicherten halben Schritt für die 15/0- und 12/3-Wortaufteilung bei der Umsetzung des Y-Wertes zur Verbesserung der Genauigkeit der in den Festwertspeichern gespeicherten Zahlen.

Gleiche Schritte des Signalwertes Y, wie für einen Wert in den Figuren 4A und 4B gezeigt, entsprechen nicht gleichen prozentualen Fehlern des transformierten Signales auf der Reziprokachse. Dies trifft für alle Funktionen, selbst für eine gerade Linie durch den Koordinatenursprung, zu. Kleine Größen, Brüche oder ganze Zahlen haben größere prozentuale Fehler. Die größten Fehler ergeben sich bei kleinen Zahlen, wenn das Fehlersignal als Funktion des Signalwertes Y sich ändert. Die effektive Fehlerverstärkung ist für klei-

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ne Signale größer als für große Signale. Die Fehlerkompression ist so, daß bei Verwendung von programmierbaren Festwertspeichern der Kapazität 2K χ 8 nur zwei Speicher erforderlich sind, um den Fehler zwischen den programmierbaren Festwertspeichern kleiner als 0,4% zu halten. Die Fehlercharakteristiken für kleine Zahlen sind in Figur 5 dargestellt. Wenn der Störungspegel im Eingangssignal bei der Worteinteilung 12/3 bei zwei liegt oder bei der Worteinteilung von 15/0 bei sechzehn liegt, so reduzieren die drei zusätzlichen Bits für die Quantisierung den maximalen Fehler auf 3%. Die Hinzunahme der drei zusätzlichen Bit? für die Quantisierung der Störpegelanzeige reduziert den prozentualen Fehler um 6db je Bit. Der Vort.eil dieses Aufbaus ist es, daß die Maximalfehler durch die Wortlänge und Anzahl der Bits gegeben sind, die für die Darstellung des Ausgangssignals zur Verfügung stehen. Die beiden Maßstäbe in Figur 5 für die 12/3-Wortaufteilung und die 15/0-Wortaufteilung verdeutlichen die Technik zur Verringerung des Quantisierungsfehlers. Entweder wird der Störungspegel des Systems erhöht oder es wird die Anzahl der Bits für die Quantisierung ( im vorliegenden Falle drei ) erhöht.

Wenn S^ zu eins wird, so ist die am Ausgang zur Verfügung stehende Tabelle eine echte Rezeprokwerttabelle. Der Vorteil der Staffeladressenanordnung besteht darin, daß diese Technik auf beliebige Eingangswortlängen anwendbar ist und die Ausgangsfunktion entweder den wahren Funktionswert oder einen angepaßten Funktionswert lisfert, je nach dem, welche Eingangswerte zur Adressierung der Festwertspeicher verwendet werden. Das Eingangssignal oder die Adresse für einen Festwertspeicher hat nur eine endliche Anzahl von Ouantisierungsschritten. Der kleinste Schritt ist ein Quantisierungsschritt Q. Wenn ein extra Bit für die Rundung nicht zur Verfügunq steht, so ist das Fehlersignal gleich oder kleiner als O. Wenn das transformierte Ausgangssignal auf dem Eingangssiqnalwert plus einem halben minimalen Quantisierunqsschritt 0/2

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basiert, wie dies in den Figuren '4A, 4B und 5 angedeutet ist, so ist das Pehlersignal um 50% verringert und dies erhöht die Genauigkeit der numerischen Werte, die in den Festwertspeichern gespeichert sind. Der Fehler ist gleich oder kleiner Q/2 und gleich oder größer als — Q/2. Dieses Verfahren transformiert die Fehlerfunktion von einer statistischen Verteilung für die Abschneidfunktion P_t ( e ) in eine statistische Verteilung für die Rundungsfunktion P ( e ), wie in den Figuren 8A und 8B wiedergegeben ist. Wie aus den Figuren 5, 9A und 9B hervorgeht, wird der Fehler um 50% durch die Maßnahme der halben Quantisierungsschritte beim Speichern gerundeter statt abgeschnittener Zahlen vermindert. Figur 9A läßt erkennen, daß bei einem Größerwerden der Zahl der Quantisierungsschritte der Abschneidfehler kleiner wird und Figur 9B macht deutlich, daß der Rundungsfehler 50% kleiner als der Abschneidfehler gemäß Figur 9A ist und ebenfalls kleiner wird, wenn die Zahl der Quantisierungsschritte wächst.

Es sei nun auf Figur 6 der Zeichnung übergegangen. Hier ist ein Blockschaltbild eines anderen Ausführungsbeispieles mit einer Einrichtung zur Staffeladressierung. gezeigt. Es handelt sich um einen digitalen Umhüllungsdetektor. Ein Umhüllungsdetektor bestimmt die Größe einer komplexen Zahl und macht sich die Erhöhung der Genauigkeit aufgrund der Fehlerkompression zunutze, welche auftritt, wenn die Zahlen größer werden, wobei die Genauigkeit weiter durch Verwendung der halben Ouantisierungsschritte für die Rundung gemäß Figur 9A und Figur 9B verbessert wird. Der Maximalfehler bestimmt sich aus der Zahl von Bits, welche für die Ausgangsgröße zur Verfügung stehen und nicht durch die Näherungen, welche zur Gewinnung der Größe angewendet werden. Die erforderliche Genauigkeit bestimmt die Zahl der Ausgangs-Bits und diese Forderung bestimmt auch die Zahl der niedrigstwertigen Bits, welche fallen gelassen werden können, wenn von der in einem Festwertspeicher gespeicherten Tabelle zur nächsten Tabelle übergegangen wird, wenn die Wortlänge größer wird. Ein I-Eingang 61 wird in den Multiplizie-

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rer 60 eingegeben und ein Q-Eingang 63 wird dem Multiplizierer 62 zugeführt. Beide Multiplizierer multiplizieren 12 χ 12 Bits und bilden das Quadrat der entsprechenden I- und O-Eingangswerte. Der Ausgang I² des Maltiplizierers 60 ist mit einem Eingang des Addierers 64 verbunden und der Ausgang Q² des Multiplizierers 62 hat mit dem anderen Eingang des Addierers 64 Verbindung. Der Addierer 64 liefert eine maximale Summe I² + Q im Umfang von 23 Bit. Das 23. Bit der Summe I² + Q² dient als Anzeige-Bit für einen Überlauf und zur Adressierung eines der höchstwertigen Adressenposition zugeordneten Festwertspeichers 70 zur Gewinnung einer maximalen Größe, Wenn ein Überlauf angezeigt wird. Eine kohärente Signalverarbeitung in Anwendung auf die Radartechnik erfordert, daß die maximale Größe gleich dem Maximalwert der Größe der I-Komponente oder der Q-Komponente ist. Der 23 Bit umfassende Ausgang vom Addierer 64 wird in einem Summenregister 66 eingespeichert. Das 23 Bit umfassende Ausgangssianal des Summenregisters 66 liefert die drei Staffeladressen für den der höchstwertigen Adressenposition zugeordneten Festwertspeicher 70, den der mittleren Adressenposition zugeordneten Festwertspeicher 72 und den der niedrigstwertigen Position zugeordneten Festwertspeicher 74. Wie aus Figur 7 erkennbar ist, schließt die Adresse für den Festwertspeicher entsprechend der mittleren Adressenposition die ersten 5 Bits des Ausgangssignals des Summenregisters 66 aus und die Adresse für den der höchstwertigen Adressenposition zugeordneten Pestwertspeicher schließt zusätzliche 7 Bits aus. Die kleineren Zahlen, welche durch die Adressen für den der niedrigstwertigen Adressenposition zugeordneten Festwertspeicher representiert werden, sind diejenigen, welchen den Maximalfehler festlegen und gestatten das Fallenlassen von mehr und mehr niedrigstwertigen Bits, wenn die Staffeladresse zu Festwertspeichern übergeht, die durch höherwertige Adressen adressiert werden. Der 23 Bit umfassende Ausgang des Summenregisters 66 gelangt zu den erwähnten Festwertspeichern 70, 72 und 74, wie in Figur 7 erkennbar ist. Die Bits 10-0 werden zu den 11 Bit umfassenden Adresr.eneingängen des der

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niedrigstwertigen Adreßposition zugeordneten Festwertspeichers 74 geleitet; die Bits 15-5 werden zu den 11 Bit umfassenden Adresseneingängen des der mittleren Adreßposition zugeordneten Festwertspeichers 27 geführt; und die Bits 22-12 werden zu den 11 Bit umfassenden Adreßeingängen des der höchstwertigen Adreßposition zugeordneten Festwertspeichers 70 geleitet. Die Tabellen 3, 4 und 5 des Anhanges zeigen die Größe der Zahlen, die in den Festwertspeichern 70, 72 und 74 gespeichert sind. Außerdem ist in den Tabellen das 11 Bit umfassende Adressenwort für die 2048 Wörter dargestellt, welche in jedem Festwertspeicher gespeichert sind, sowie der halbe Quantisierungsschritt für die Y-Werte, zur Verbesserung der Genauigkeit der gespeicherten Zahlen in den Festwertspeichern. Die 12 höchstwertigen Bitr ( 22-11) des Ausganges des Summenregisters 66 werden dekodiert, um zu bestimmen, welcher Festwertspeicher zur Abgabe der Ausgangsgröße ausgewählt wird. Der der geringstwertigen Adressenposition zugeordnete Festwertspeicher 74 wird ausgewählt, wenn die Bits 22-11 sämtlich logische Nullen enthalten; der der mittleren Adressenposition zugeordnete Festwertspeicher 72 wird ausgewählt, wenn das höchstwertige Bit, welches eine logische Eins enthält, zwischen den Bits 15 und 11 liegt; und der der höchstwertigen Adressenposition zugeordnete Festwertspeicher 70 wird ausgewählt, wenn das höchstwertige Bit, welches eine logische Eins enthält, zwischen den Bits 22 und 16 liegt.

Die Ausgangssignale der Festwertspeicher 70, 72 oder 74 werden einem Ausgangsgrößenregister "6 zugeführt, welches die betreffende Ausgangsgröße speichert.

Bezüglich der Schaltung nach Figur 6 sei festgestellt, daß die Multiplizierer 60 und 62 durch Bauelemente MPY-12HJ LSI der Firma TRW verwirklicht werden können. Der Addierer 64 kann durch integrierte Schaltung der Type LS 381 und LS 182 verwirklicht sein. Das Summenregister 66 kann die Gestalt der integrierten Schaltung LS 374 .laben und der Dekodierer 68

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zur Anwahl eines Ausganges kann von integrierten Schaltungen der Typen LS 260, LS 02 and LS 00 verwirklicht sein. Die Festwertspeicher 70, 72 und 74 können programmierbare Festwertspeicher 2716 der Firma INTEL sein. Jeder der programmierbaren Festwertspeicher 2716 enthält 16384 Bits, organisiert in 2048 Wörtern zu je 8 Bits.

Dem Fachmann bietet sich im Rahmen der hier beschriebenen Konstruktionsprinzipien eine Vielzahl von Abwandlungs- und Weiterbildungsmöglicnkeiten. Beispielsweise ist bezüglich des Ausführungsbeispieles zur Bildung von Reziprokwerten festzustellen, daß c'ie Länge des Y-R<gisters verändert werden kann, um Eingangssignale Y mit einem Bit-Umfang von 12, 16, 20 oder Bits zu haben. Bezüglich des Ausführungsbeispiels zur Bestimmung des Betrages einer komplexen Zahl können der I-Eingang und der Q-Eingang 63 gemäß Figur 6 auch einen Umfang von 12, 16, 20 oder 24 Bits haben, wobei eine entsprechende Veränderung des Bit-ümfanges der Multiplizierer vorgesehen wird. In beiden Ausführungsbeispielen können beliebige Größen von Festwertspeichern zur Anwendung kommen, die je nach Anwendungsfall M Wörter zu je N -Bits enthalten. Für den hier erwähnten Radar-Anwendungsfall enthielten die Festwertspeicher 2048 Wörter zu je 8 Bit.

Der nun folgende Anhang enthält die vorerwähnten Tabellen 1-5. In diesen Tabellen ist die niedrigstwertige Adreßposition durch die Buchstaben LSf? die mittlere Adreßposition durch die Buchstaben ISP und die höchstwertige Adreßposition durch die Buchstaben MSP abgekürzt. Die Festwertspeicher werden jeweils durch die Abkürzung ROM bezeichnet. Ferner sind die zuvor erwähnten Quantisierungsschritte durch das Wort "level" bezeichnet.

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Tabellei- LSP Reziprokwert - Rom

LSP
ROH
AD-RESSE

2046
2047.

Y*
15/0

o_N = 16 ■
1/2 Level =1/2

0
1
2

15
16
17

2046
2047

12/3 g

o_N - 2 1/2 I.(>vol - 1/Π.

M.'il' WtM I)ATEW

1/8 2/fl

1 7/B

2 1/8

255 6/8 255 7/8

Y t 1/2 L

1.0 L.O 1.0

1.0 =^ .969696965\ .914285714 ^"

, .492307692

.007818226 .007814407

Anmerkungen

Quantisiere Dezimalzahlen entsprechend
geforderter Ausgangsgenauigkeit und speichere Binärzahl in
der Wertetabelle des
ROM.

Tabellenavsqr 1.0 f r Y < °_N

. fur Y < ^σ _Ν

0.011111100000010

Binärpunkt bei 1/15
ROM-Tabellenumaetzung
für LSP-ROM-Adresse 32

CD OJ OJ

	13	12	11	1024	512	256	128	,SP ΛΓ 64	l.-RESS 32	r—	16	8	4	2	1	1/2 I
				1024	512	256	12a	64	32	IG	a	4	4	1	1/16!
			128	64	32	16	8	4	2	1	1/2	1/4	l/B	-i !
14	10	9	a	7	6	5	4 f (1	3	2	1	0	r q
							N				y

LSP κά-ressehwort

15/0 Y
12/3 Y
Dit Nummer
LSP 1/2 Level

LSB *Y = Ad-ress« x

LSB

MSP

ROH

ADRESSE

Tabelle 2 - MSP Reziprokwert - Rom

Y*
15/-4

16
1/2 Level = 8

12/1 sUq

⁰N ^s 2
1/2 Level = 1

LSP

ROM

Y + 1/2 Level GO OJ K) CD CaJ GO Cn

4 ν

05
19Π6

2046
2047

204B
2064
2080

2304

31760
33776

32736
32752

25Γ,
25B
260

2Rn

3970
397 2

4 00 P
4004

.007702101"

.007722007

.007662835

.006920415

.000503651 .000503397

,000488639 .000488400

nabelten a e/jg. E^c Y < ^σ _Ν

—η	512	256	120	6 4	-^- nsp	AD -RF.SBH	η	4	6	2	5	IB·	8	2	I ι I I ) I	! MSP
1024	019 2	4096	2048	1024	32	16	120	64		3 2	1	1	I I I	15/
16304	1024	512	256	128	512	256	16	8	4	16		ι I t I -1	12/
,2040					64	3 2				2	3	; ι
	13	12	11	10			7			ι ! ο	Bit
14				9	B		4

MSP 1/2 Level *Υ * Adresse χ

15/0 Y Umsekg.

?ve»γ LSH

Tabelle 3 - LSP - Rom

LSP ROM	(I²+Q²)*	Bet-rays ~	(20	L	og naten
Ad-resse	0 1 2	I^+Q²)+l/2 Lovel		1.Og₁₀V	'1^+Q ) + l/2 Level
0 1 2		0 1.224745 1.5(31139	1 3	_ 00 .7609 .9794

Anmerkun gen

Quantisiere Dezimalzahlen entsprechend geforderter Auagangsgenauigkeit und speichere Binärzahl in der Wertetabelle des ROM.

GO OO KJ CO OJ OO

2.915476

9.2942

Tabellenausgang für
Betrag oder LOG des
Betrages

2047

45. 2ΊΟ3Ο9

3 3.1122

Bit - Werh'qkeit

1024

10

512

256

12 9!

All- URSSE-32

1/2 LSP Ad-resswor/

+q2 -

Bit Nummer

LSP 1/2 Level
LSR *!?· + q2 = Arl-ressex Vfeth'qkcrif von

Ad-resse

63_

nicht verwendet

2048 2080

TABELL& Beiret ^s —

/11^ K2²1+1/2 Level'

45.43127 45.7B209

ROM

(20

Log Daten

+1/2 Level

33.1471 33.2139

Antue rkun gen

Quantieiere Dezimalzahlen entsprechend geforderter Ausgangsgenauigkeit und speichere Binärzahl in der Wertetabelle des
ROM.

Tabellenausgang für
Betrag oder LOG des

Betrages

CO OO K)

cn co oo

65504

255.06075

48.1637

Bit-Wer-

	512	256	128	r t	64	V KTi 32	16
1026	214	8192	4096	2048	1024	512
215	14	13	12	11	10	!)
15

	4	2	1	16
α	128	64	32	4
256	7	6	5
8

Bit Nummer
ISP 1/2 Level

LSU

Ad-ress*X e

. I² + Q² LSB

>; _ _{MSP R0H}

MSP ROM Ad-resse

15_

„. nicht

65536 69632

(I²+Q²) \/[l²+O²) +1/2 Lf?vo 1 ( 20 t.og_ln\/P+0⁷] + l/2 Level

259.9fi923 267.73120

1022	4186112	2046.49945
1023	419Q208	2047
1024^		(~?.0 4 7
. L	Overflow
. r	Bit 22=1

48.2984 40.5540

2047 J

66.2202

^6.2223

66.2223

Anmerkungen

Quantisiere Dezimalzahlen entsprechend geforderter Ausgangsgenauigkeit und speichere Binärzahl in der Wertetabelle des ROM.

Tabellenausgang für Betrag oder LOG des Betrages

CO GO K) CD CO CO Cn

Dit Ueriiq-

1024	512	256	120	Mf? -⁶JL. ₂10
222	221	₂20	219	18
22	21	20	19

Überlauf IV DiU =

ΛΠ- 32	Ifi	Γ (!	4	2	1	2040
2^7	₂16	215	_?1 4	8192	400 6	U
17	16	15	I 4	13	12

l2 H Q?
Bit Mumbier
1/2 Level MRP ROM

+ q2 = Adores

I^c + Q^ LSB

Claims

Patentansprüche

IJ Schaltung zur Adressierung von in Festwertspeichern gespeicherten Wertetabeilen, gekennzeichnet durch ein Register ( 20 ) zur Speicherung eines ersten Eingangsdatenwortes, welches eine Mehrzahl von Staffeladressen zur Verminderung des Speicherbedarfes enthält, ferner durch Festwertspeicher ( 24, 26 ), welche auf die einzelnen Staffeladressen ansprechen und zur Speicherung numerischer Werte dienen, wobei die Genauigkeit für mathematische Operationen erhöht wird und die Quantisierung der numerischen Werte von dem Bit-Umfang eines jeweils in den Festwertspeichern gespeicherten Digitalwortea abhängig ist und durch Dekodierungsmittel ( 22 ), welche mit den genannten Staffeladressen zusammenwirken, zur Auswahl eines der numerischen Werte aus den Festwertspeichern.
2. Schaltung nach Anspruch I₇ dadurch gekennzeichnet, daß die Staffeladressen durch eine Anzahl von gestaffelten Adreßpositionen längs des genannten ersten Eingangsdatenwortes gegeben sind- welche jeweils eine Anrahl von Bits umfassen.
3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die in den Festwertspeichern ( 24, 26 ) gespeicherten numerischen Werte Reziprokwerte einer Anzahl von Zahlen, multipliziert mit einer Konstanten, sind, die jeweils durch eine beliebige Zahl einschließlich derjenigen gegeben sein kann, welche in einem wahren Reziprokwert einer bestimmten Eingangszahl resultiert.
4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß

— 1 —

die Konstante durch einen Störungspegel in Gestalt der Wurzel eines quadratischen Mittelwertes vorgegeben ist, der in einem Radarempfänger eingestellt ist.
5. Schaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Festwertspeicher ( 24, 26 ) einen auf eine höchstwertige Adreßposition der Staffeladressen ansprechenden Pestwertspeicher ( 24 ) enthalten.
6. Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Festwertspeicher ( 24, 26 ) einen auf eine geringstwertige Adreßposition der Staffeladressen ansprechenden Festwertspeicher ( 26 ) enthalten.
7. Schaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß ein Multiplexer ( 28 ) vorgesehen ist, um Datenwörter entweder von den Festwertspeichern ( 24, 26 ) oder von einer zweiten Eingangsdatenquelle ( 44 ) auszuwählen und daß eine Multipliziereranorndung ( ^O ) zum Multiplizieren eines Ausgangsdatenwortes des Multiplexers ( 28 ) mit einem dritten Eingangsdatenwort (48, ) vorgesehen ist.
8. Schaltung nach Anspruch 7- dadurch gekennzeichnet, daß dem Multiplexer ( 28 ) Steuermittel ( 47, 29 ) zur Auswahl einer auf einem Umgehungsweg zugeführten Konstanten ( 44 ) zuqeordnet sind.
9. Schaltung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die Multipliziereranordnung ( -40 ) eine Maßstabsveränderungsfunktion an dem zugeführten dritten Eingangsdatenwort (48, ) vornimmt.
10. Schaltung nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß der Multiplizierer ( 40 ) eine Anzahl von Speicherregistern ( 30, 32 ) sowie eine Multipliziererreihe ( 34 ) zur Durchführung einer bzw. der Maßstabsveränderungsfunktion an dem genannten dritten Eingangsdatenwort enthält.
ill. Schaltung nach einem der Ansprüche 1 bis 10, dadurch gejkennzeichnet, daß die in dem Festwertspeichern ( 24, 26 ) geispeicherten Festwerte das Reziproke einer Summe eines Wertes an jedem Speicherplatz ^entsprechend einer Festwertspeicheradresse plus einer Hälfte eines Quantisierungsschrittes zur Erhöhung der Genauigkeit der betreffenden numerischen Werte, multipliziert mit einer Konstanten enthalten, welche einen beliebigen Wert einschließlich demjenigen Annehmen kann, wel-'Cher in einem wahren Reziprokwert resultiert.
12. Schaltung zur Gewinnung von in Festwertspeichern gespeicherten Tabelle-iwerten, gekennzeichnet durch einen ersten ■Multiplizierer ( 60 ) zur Erzeugung des Quadrates eines ersten Eingangsdatenwortes ( 61 ), einen zweiten Multiplizierer ( 62 ) zur Erzeugung des Quadrates eines zweiten Dateneingangswortes ( 63 ), ferner durch einen Addierer ( 64 ) zum Addieren der Ausgangssignale des ersten und des zweiten Multiplizierers ( 60, 62 ), weiter durch Regirtermittel ( 66 ) zur Speicherung des Ausganges des Addierers ( 64 ), wobei dieser Ausgang eine Mehrzahl von Staffeladressen zur Reduzierung eines Speicherbedarfes bildet, fernerhin durch Festwertspeicher ( 70, 72, 74 ), welche jeweils auf die Staffeladressen ansprechen und zur Speicherung numerischer Werte mit erhöhter Genauigkeit für mathematische Operationen dienen, wobei die Quantisierung der numerischen Werte durch den Bit-Umfang eines jeweils in den Festwertspeichern gespeicharten Digitalwortes bestinmt ist und durch einen Dekodierer ( 68 ), welcher ebenfalls auf die Staffeladressen anspricht und zur Auswahl eines der in den Festwertspeichern ( 70, 72, 74 ) gespeicherten Wertes dient.
13. Schaltung nach Anspruch 12, dadurch gekennzeichnet, daß die Staffeladressen mehrere gestaffelte Adreßpositionen längs des Ausgangsdatenwortes des Addierers ( 64 ) enthalten, das in den Registermitteln ( 66 ) gespeichert ist.
14. Schaltung nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß die in den Festwertspeichern ( 70, 72, 74 ) gespeicherten numerischen Werte die Quadratwurzelwerte einer Mehrzahl von Zahlen enthalten.
15. Schaltung nach einen der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß die Festwertspeicher ( 70, 72, 74 ) einen einer höchstwertigen Adreßposition der Staffeladressen zugeordneten Festwertspeicher ( 70 ) enthalten.
16. Schaltung nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet,, daß die Festwertspeicher ( 70, 72, 74 ) einen einer mittleren Adreßposition de»." gestaffelten Adressen zugeordneten Festwertspeicher ( 72 ) enthalten.
17. Schaltung nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, daß die Festwertspeicher ( 70, 72, 74 ) einen

der einer niedrigstwertigen Adreßposition/gestaffeiten Adressen

zugeordneten Festwertspeicher ( "74 ) enthalten.
18. Schaltung nach einem der Ansprüche 12 bis 17, dadurch gekennzeichnet, daß der Addierer ( 64 ) eine Überlauf-Bit-Stelle zur Identifizierung einer Fehlerbedingung und zur Begrenzung der Größe des Wertes aus den Festwertspeichern ( 70, 72, 74 ) auf einen Maximalwert enthalten, den der bzw. ein Festwertspeicher ( 70 ) entsprechend der bzw. einer höchstwertigen Adressenposition zuläßt.
19. Schaltung nach einem der Ansprüche 12 bis 18, dadurch gekennzeichnet, daß weitere Registermittel ( 76 ) vorgesehen sind, welche zur Speicherung der numerischen Werte dienen, welche von den Festwertspeichern ( 70, 72, 74 ) ausgewählt' sind.

!
20. Schaltung nach einem der Ansprüche 12 bis 19, dadurch ge-

• kennzeichnet/ daß die in dem Festwertspeichern ( 70, 72, 74 ) gespeicherten numerischen V'erte die Quadratwurzel einer Summe von quadratischen Werten plus einer Hälfte eines Quantisierungsschrittes zur Erhöhung der Genauigkeit der betreffenden numerischen Werte enthalten.