DE3320732C2 - - Google Patents

Description

Die Erfindung betrifft eine Leseverstärkerschaltung nach dem Oberbegriff des Patentanspruches 1. Insbesondere bezieht sich die Erfindung auf eine Leseverstärkerschaltung, die eine genauere Steuerung von Schwellenwertspannungen während des Betriebes einer Speicherzelle erlaubt.

Im Stand der Technik sind Leseverstärkerschaltungen bekannt, wie sie z. B. dargestellt sind in "Ultra High Speed 1k-bit-RAM with 7,5ns Access Time" von Mukai et al., 1977, ISSCC Digest of Technical Papers, S. 78f.

Die darin beschriebenen Schaltungen schaffen leider keine ausreichend schnelle Lese-Zugriffszeit, da ein Leseschwellwert auf ein wesentlich höheres Potential gesetzt werden muß als der Pegel einer nicht-adressierten Wortleitung. Weiterhin ist es in einigen dieser Schaltungen notwendig, eine Wortleitung, die am Anfang eines jeden Zyklus deadressiert ist, zurückzuschreiben, wodurch die Lese-Zugriffszeit weiter verzögert wird.

Der Erfindung liegt die Aufgabe zugrunde, eine Leseverstärkerschaltung mit schneller Lese-Zugriffszeit zu schaffen.

Ausgehend von einer Schaltung, die die Merkmale des Oberbegriffs des Anspruchs 1 aufweist und aus der US-PS 40 99 070 bekannt ist, wird diese Aufgabe erfindungsgemäß durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale gelöst.

Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung und den Ansprüchen zu entnehmen.

Die Erfindung wird nachstehend anhand eines in den beigefügten Abbildungen dargestellten bevorzugten Ausführungsbeispiels näher erläutert.

Fig. 1 zeigt eine schematische Darstellung einer Ausführungsform der Leseverstärkerschaltung.

Fig. 2 zeigt ein Zeitdiagramm, das einen Lesevorgang der Lese­ verstärkerschaltung darstellt,

Fig. 3 zeigt ein Zeitdiagramm, das einen Schreibvorgang der Lese­ verstärkerschaltung darstellt.

In Fig. 1 ist eine schematische Darstellung einer Ausführungsform der Leseverstärkerschaltung in Verbindung mit einer Speicherzelle 10 wiedergegeben. Die Speicherzelle 10 ist verknüpft mit einer ersten Wortleitung W1 und einem Paar Bitleitungen B1 und B2. Eine erste Speicherzelle 10 ist detailliert dargestellt, während eine zweite Speicherzelle 11 schematisch abgebildet ist, wobei andere Reihen und Spalten von Speicherzellen, die zu den entsprechenden Zellen 10 und 11 gehören, durch Punkte markiert sind.

Die in Fig. 1 mit einer zugeordneten Anordnung von Speicherzellen dargestellte Leserverstärkerschaltung enthält einen Adressierkreis 25 für die Wortleitung W1, einen Adressierkreis 26 für die Wortleitung W2 und weitere Adressierkreise für weitere Wortleitungen, die durch Punkte markiert sind. Eine Vielzahl von Adressierkreisen 25 und 26 sind mit einem Freigabe-Flipflop 20 verbunden, das einen Setz-Eingang S besitzt, der verbunden ist mit einem Freigabesignal, das typischerweise ein Taktimpulssignal oder ein Zeitfolgesignal ist. Der Rücksetz-Eingang R des Flipflops 20 ist verbunden mit einem ODER-Gatter 22. Jeder Adressierkreis 25, 26 enthält einen Transistor Q7, der eine Verbindung schafft zwischen Adresseneingangsanschluß ADDR und einer geeigneten Wortleitung W. Der Adressierkreis 25 bzw. 26 enthält weiterhin ein Paar Dioden D3 und D4 und einen Widerstand R5.

Jede Bitleitung in dem Speicherfeld enthält eine Lese/Schreib- Schaltung 29 und 30. In Fig. 1 ist die Lese/Schreib-Schaltung 29 mit der Bitleitung B1 verbunden, während die Lese/Schreib-Schaltung 30 mit der Bitleitung B2 verbunden ist. Der Ausgabeanschluß SADO (Datenausgabe des Leserverstärkers) einer jeden Lese/Schreib-Schaltung ist verbunden mit einem ODER-Gatter 22 und einem Ausgabe-Flipflop 33. Jede Bitleitung B1 und B2 ist mit einer entsprechenden Stromquelle 34 und 35 verbunden.

Die Funktion der Leseverstärkerschaltung soll in Verbindung mit der Speicherzelle 10 erklärt werden, obwohl es verständlich ist, daß die einzelne Speicherzelle, die zu jeder spezifischen Zeit aktiv ist, von der übertragenen Adreßinformation abhängt. Als erstes soll der Lesevorgang und danach der Schreibvorgang beschrieben werden.

Am Anfang befindet sich das Freigabesignal, das auf den Eingang S des Flipflops 20 übertragen wird, im L-Zustand (L=low) und keine der Wortleitungen W befindet sich im H-Zustand (H=high). Dies ist in Fig. 2 durch einen Zustand dargestellt, der der Zeit T1 vorausgeht. Der Takt- oder Freigabeimpuls, der in dem Zeitdiagramm der Fig. 2 als "clock" bezeichnet wird, setzt den Freigabe-Flipflop 20 und startet den Lesezyklus. Leitung F geht dann in den H-Zustand, die in Verbindung mit der Adreßinformation, die auf den geeigneten Anschluß ADDR1 übertragen wird, verursacht, daß die adressierte Wortleitung W1 in den H-Zustand übergeht.

Als nächstes wird angenommen, daß der Transistor Q2 am Anfang des Lesezylkus leitend ist. Knotenpunkt A ist daher stärker negativ als Knotenpunkt B. Das steigende Potential an einem Knotenpunkt C verursacht, daß an eine Diode D1 eine Durchlaßspannung entsteht, und folglich beginnt mit der positiven Taktflanke am Knotenpunkt C der Knotenpunkt A zu steigen. Knotenpunkt B wird positiver durch die positiv verlaufende Taktflanke am Knotenpunkt A und die kapazitive Verbindung C12 zwischen den Knotenpunkten A und B.

Aufgabe der Teilerwirkung zwischen C12 und C2 steigt allerdings der Knotenpunbkt B langsamer an als der Knotenpunkt A, Knotenpunkt B bleibt aber stärker positiv als der Knotenpunkt A.

Wird der Knotenpunkt B bis zu einem Zeitpunkt T2 ausreichend positiv, dann beginnt ein Transistor Q1 mit einem Transisitor Q5 um den Bitleitungsstrom zu konkurrieren, wodurch der Transistor Q5 abgeschaltet wird. Dies verursacht, daß der SADO1 Ausgabe-Anschluß an dem Kollektor von Transistor Q5 ansteigt und das Freigabe-Flipflop 20 zurücksetzt. Zur gleichen Zeit setzt SADO1 Signal den Ausgabe-Flipflop 33, um ein "Datenausgabe"-Signal zu übermitteln, wenn die Wortleitungen deadressiert ist. Ein Zurücksetzen des Freigabe-Flipflops 20 verursacht, daß die Freigabe-Leitung F in den L-Zustand geht und daß die Wortleitung deadressiert wird, wodurch der Leseverstärker auf seinen Anfangszustand zurückgebracht wird.

Der Lesevorgang der Leseverstärkerschaltung ermöglicht, an Anschlüsse WRC1 und WRC0 einen Leseschwellwert auf einen Wert zu setzen, der geringfügig größer ist als der Pegel der deadressierten Wortleitung, wodurch die Lese-Zugriffszeit verbessert wird. Die Schaltung beginnt weiterhin die adressierte Wortleitung aufgrund der Verbindung mit dem ODER-Gatter 22 auf ihren deadressierten Zustand zurückzusetzen, sobald die Daten vom Ausgabe-Flipflop 33 empfangen wurden. Dies macht es unnötig, die Wortleitung, die zu Beginn eines jeden Zyklus deadressiert wird, zurückzustellen, wodurch die Lese-Zugriffszeit ebenfalls verbessert wird.

Die Funktion eines Schreibzyklus ist ähnlich dem des Lesezyklus. Es sei angenommen, daß der Transistor Q2, der den einen Zustand der Speicherzelle repräsentiert, anfänglich leitend ist; es wird gewünscht, daß ein Transistor Q3 leitend wird, damit der andere Zustand der Speicherzelle repräsentiert wird. Dies wird dadurch erreicht, daß das Potential an der Basis des Transistors Q5 (Knotenpunkt WRC1) auf ein höheres Potential als an Knotenpunkt WRC0 ansteigt. Knotenpunkt WRC0 wird auf dem Lesepotential gehalten, und wenn die Spannung am Knotenpunkt A ausreichend positiv wird, damit Transistor Q4 leitend wird, dann wird Knotenpunkt B stärker negativ werden als Knotenpunkt A und sperrt Transistor Q6. Das resultierende Ausgangssignal am Knotenpunkt H (SADO 0) läuft durch das Gatter 22 und setzt den Freigabe-Flipflop 20 zurück. Die Wortleitung beginnt auf den deadressierten Zustand zurückzukehren. Diese Funktionsweise ist deutlich in Fig. 3 dargestellt, in der die relativen Potentiale der Knotenpunkte A, B, C, F und H wiedergegeben sind. Der Vorteil, auf diese Art unter Benutzung eines Leseverstärkers Daten in die Speicherzelle einzuschreiben, liegt darin, daß geschrieben wird, wenn die Zelle die höchste Bereitschaft zeigt, die Zustände zu ändern. Das positiv verlaufende Signal an dem negativen Zellenknotenpunkt reduziert den logischen Hub der Speicherzelle.

Claims (8)

1. Leseverstärkerschaltung für die Steuerung mindestens einer Speicherzelle (10), die verbunden ist mit einer Wortleitung (W1) und einer ersten und zweiten Bitleitung (B1, B2) mit einer ersten und zweiten Lese/Schreib-Schaltung (29, 30) an entsprechenden ersten und zweiten Bitleitungen (B1, B2), wobei jede der Lese/ Schreib-Schaltungen (29, 30) einen Steuerknoten (WRC) für den Empfang von Steuersignalen und einen Ausgangsknotenpunkt (SADO) enthält, dadurch gekennzeichnet, daß ein Freigabe- Flipflop (20) einen ersten und einen zweiten Eingangsanschluß (S bzw. R) und einen Ausgangsanschluß besitzt, wobei der erste Eingangsanschluß (S) an einen Geber für ein Aktivierungssignal angeschlossen ist, ein Adressierkreis (25) mit dem Ausgang des Freigabe-Flipflops (20) und einer Wortleitung (W1) verbunden ist und einen Adressen-Anschluß (ADDR1) für den Empfang von Adresseninformationen besitzt, und ein Gatter (22) einen Ausgang aufweist, der verbunden ist mit dem zweiten Eingangsanschluß (R) des Freigabe-Flipflops (20), und einen ersten und zweiten Eingangsknotenpunkt (SADO 0, SADO 1), aufweist, die mit den entspreechenden Ausgangsknotenpunkten sowohl der ersten als auch der zweiten Lese/Schreib-Schaltung (29, 30) verbunden sind.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß beide Lese/ Schreib-Schaltungen (29, 30) einen Transistor (Q5, Q6), aufweisen, dessen Basis mit dem Steuerknotenpunkt (WRC), dessen Emitter mit der Bitleitung (B1, B2) und dessen Kollektor mit dem Ausgangsknotenpunkt (SADO) verbunden sind.

3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß sowohl die erste als auch die zweite Lese/Schreib-Schaltung (29, 30) eine Stromquelle (34, 35) aufweist, die mit einer entsprechenden Bitleitung verbunden ist.

4. Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die erste als auch die zweite Lese/Schreib-Schaltung (29, 30) einen Widerstand (R3, R4) enthält, der eine Verbindung schafft zwischen dem Kollektor der Transistoren (Q5, Q6), und einer ersten Spannungsquelle (Vcc).

5. Schaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß ein Adressierkreis (25) einen Adressierungstransistor (Q7), dessen Basis mit dem Adressenanschluß (ADDR1) für den Empfang von Adresseninformation verbunden ist, dessen Kollektor an eine Spannungsquelle (Vcc) angeschlossen ist, und einen Widerstand (R5) enthält, der eine Verbindung schafft zwischen der Basis und einer weiteren Spannungsquelle (Vcc).

6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß eine erste Diode (D4) zwischen der Basis des Adressierungstransistors (Q7) und dem Ausgang des Freigabe-Flipflops (20) und eine zweite Diode (D3) zwischen der Basis und dem Adressenanschluß (ADDR1) angeordnet sind.

7. Schaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das Gatter (22) ein ODER-Gatter ist.

8. Schaltung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß ein Ausgangs-Flipflop (33) an die Ausgangsknotenpunkte (SADO 0, SADO 1) der beiden Lese/Schreib-Schaltungen (29, 30) angeschlossen ist.