DE3148099A1

DE3148099A1 - Verfahren und anordnung zum erkennen einer digitalfolge

Info

Publication number: DE3148099A1
Application number: DE19813148099
Authority: DE
Inventors: jun. Howes Thomas Camden N.J. Caleb
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1980-12-05
Filing date: 1981-12-04
Publication date: 1982-06-16
Also published as: JPS57123447A; DE3148099C2; US4404542A; JPH022173B2

Description

RGA 75 918 Ks/Ri

U.S. Serial No: 213,394-

Piled: December 5_? 1980

RGA Corporation New York, N.Y.,- V.Sf.v.A.

Verfahren und Anordnung; zum Erkennen einer Digitalfolge

Die Erfindung bezieht sich auf Maßnahmen zum Vergleichen . digitaler Informationen und b.etrifft insbesondere ein Verfahren und eine Anordnung zum Erfassen und Erkennen einer vorbestimmten und erwarteten Folge binärer Nachrichteneinheiten (Bits) unter Verwendung eines adressierbaren und programmierbaren Speichers, aus welchem feste Werte auslesbar sind (programmierbarer Festspejcber).

10' Bekannte Anordnungen zum Erfassen erwarteter Folgen binärer Nachrichteneinheiten oder "Bits" enthalten im allgemeinen einen Eingangsspeicher (Register) um den Strom der die erwartete Folge enthaltenden Bits zu empfangen, einen zweiten Referenζspeieher (Register), der die erwartete

15· Bitfolge enthält, und einen Vergleicher, der die sich ändernde Bitfolge im Eingangsspeicher mit dem Inhalt des Referenzspeichers vergleicht. Wenn Koinzidenz zwischen den Inhalten des Eingangs- und des Referenzspeichers besteht, dann wird, dies als Tatsache des Empfangs der erwarteten ■PO Bitfolge gewertet. Das Maß der Genauigkeit in der Erfassung der erwarteten Folge kann reichen von voller Koinzidenz aller Bits der erwarteten Folge mit allen Bits des.

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• · β * ♦ 4 ··

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. 1 im Referenzregister gespeicherten Digitalsignals bis zu einer einem gewissen Prozentsatz entsprechenden Teilkoinzidenz.

Die vorgenannte bekannte Methode erfordert zur Erkennung beispielsweise einer aus 22 Bits bestehenden Folge die Verwendung von 14 integrierten Schaltungsplättchen nach ' dem Stand der Technik (Chips). Dies ist eine recht hohe Zahl angesichts der (hier im Vorgriff erwähnten) Tatsache,

1Q daß· man bei Anwendung des Prinzips, der vorliegenden Erfindung zur Durchführung der gleichen Funktion mit nur drei integrierten Schaltungsplättchen auskommt. Je mehr Logik-. schaltungen zur Durchführung einer gegebenen Funktion benötigt werden, desto größer ist offensichtlich auch die Wahrscheinlichkeit des Auftretens von Fehlern und desto' mehr Leistung ist erforderlich.

Die Aufgabe der Erfindung besteht darin, eine vorbestimmte Bitfolge mit großer Genauigkeit und mittels einer relativ geringen Menge an Logikschaltungen zu erkennen. Diese Aufgabe wird erfindungsgemäß durch das Verfahren nach dem Patentanspruch 1 gelöst. Eine vorteilhafte Ausführungsfοrm dieses Verfahrens ist im Unteranspruch 2 gekennzeichnet, während die wesentlichen Merkmale ein-er Anordnung zur Durcbführung des Verfahrens im Patentanspruch 3 beschrieben sind. Die Unteranspräche 4 und 5 betreffen besondere Ausfübrungsformen einer solchen Anordnung.

Gemäß der Erfindung werden hintereinander erscheinende Bits .in Gruppen von jeweils N Bits empfangen (z.B. in einem Schieberegister), wobei N eine ganze Zahl kleiner als Ii ist. Der Empfang jeder zusätzlichen Anzahl W von Bits der Folge bildet (mit vorangehenden Bits) eine neue Gruppe von ΪΓ Bits, wobei'W eine ganze Zahl von 1 bis N ist. Zustandswörter, die jeweils aus M Bits bestehen und den Empfang derjenigen N-teiligen Bitgruppen anzeigen, welche innerhalb der erwarteten Kombination von L Bits erscheinen und

• ·

Bits an gegebenen Positionen dieser Kombination entsprechen, werden an bestimmten Plätzen eines adressierbaren Speichers gespeichert. Andere Zustandswörter aus jeweils M Bits werden erzeugt,, um diejenigen ΪΓ-teiligen Bitgruppen anzuzeigen, die nicht innerhalb der erwarteten Kombination von L Bits erscheinen oder nicht Bits an gegebenen Positionen innerhalb dieser Kombination entsprechen. Die letztgenannten Zustandswörter· können z.B. an bestimmten anderen Plätzen des erwähnten Speichers gespeichert werden. Zur Adressierung der jeweiligen Speicherplätze wird die Kombination von N-te-iligen Gruppen empfangener Bits und der M-Bits des am nächsten vorher adressierten Zustandswortes verwendet. Die Auslesung des Speichers geht weiter wie die Folge der nacheinander erscheinenden Bits weiterhin empfangen wird,. bis unter den aus dem Speicher ausgelesenen Zustandswörtern eines gefühlt wird, welches die zuletzt erscheinende Gruppe von N Bits aus den L aufeinanderfolgenden Bits anzeigt.

Die Erfindung wird nachstehend an'. Ausführungsbeispiel en anhand von Zeichnungen näher erläutert. ·

Fig.1 veranschaulicht in einem Blockschaltbild die Realisierungder Erfindung; -

P^ ■

Fig.2 ist ein Flußdiagramm des Betriebs einer Ausführungsform der Erfindung;

Fig.3 ist ein Flußdiagramm einer anderen Ausführungsform der Erfindung, bei welcher zwei Bitfolgen empfangen werden;

Fig.4 ist ein weiteres Flußdiagramm für eine Ausführungsform zum Empfang und Erkennen zweier Bitfolgen unter .Verwendung zweier Strukturen des in Fig. 1 dargestellten Typs;

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Fig. 5 zeigt eine Gruppe von Zeitsteuer- oder Taktsignalen zur Erleichterung des Verständnisses der Erfindung.

Gemäß der Pig. 1 gelangt ein Batenstrom aus binären Nachrichteneinheiten (Bits) aus einer Datenquelle 18 über eine Leitung 19 unter Steuerung durch aus einer Taktimpulsquelle 8 kommende Taktimpulse seriell zu einem Schieberegister Das Schieberegister hat sieben Stufen, deren ,jede mit einem Ausgangsanschluß versehen ist. Diese Ausgänge sind insgesamt, mit der Bezugszahl 11 und einzeln mit Symbolen arf"^a6 bezeichnet, wobei aQ den das niedrigstwertige Bit liefernden Ausgang und a_ß den das höchstwertige Bit liefernden Ausgang bezeichnet. Die Ausgänge a_o-a,- sind über die sieben Ausgangsleitungen 11 mit den sieben Eingangsanschlüssen b«- bg für die sieben niedrigstwertigen Bitpositionen eines programmierbaren Festspeichers 12 verbunden. Statt· dieses Speichers kann auch ein Speicher mit wahlfreiem Zugriff verwendet werden.

Der programmierbare .Festspeicher 12 hat vier Ausgangsanschlüsse Cq-C₇, an denen die Inhalte der adressierten Speicherplätze des Speichers 12 erscheinen. Drei der vier Ausgangsanschlüsse des Festspeichers 12, nämlich die An-Schlüsse ^cQ~^cp sind über Leitungen 17 mit den Eingangsans'chlüssen &Q-dp einer Verzögerungs- oder Halteeinrichtung (Zwischenspeicher) 15 verbunden und sind dann von den Ausgängen ©Q-e« über drei Leitungen 13 auf die drei Eingangsanschlüsse b^-b^ für die drei höchstwertigen Bit-. Positionen.des Festspeichers 12 zurückgeführt. Die Funktion des Zwischenspeichers 15 besteht hauptsächlich darin, den Ausgang des Festspeichers 12 von den Eingängen bn-bq des Festspeichers 12 für eine gewisse Zeitspanne Δ zu entkoppeln, damit die Änderung der an den Festspeicher 12 gelegten Adressen in Ruhe abgeschlossen werden kann. Jedea-■ mal, wenn der Zwischenspeicher 12' zur Abgabe seines "Inhnl l.s an seine Ausgangsklemmen erregt wird, wird das nächste

Bit der empfangenen Bitfolge in das Schieberegister 10 eingegeben, um die nächste Eingangsadresse zum Festspeicher 12 einzustellen, und zwar eine Zeitspanne Δ. nach, der Eingabe des neuen Ausgangssignals vom Festspeieher 12 in den Zwischenspeicher 15.

D.er Inhalt der höchstwertigen Bitposition des Speichern '12, der an dessen Ausgangsklemme c, erscheint, wird über ."den Zwischenspeicher 15 (von dessen Eingang dj zu dessen Ausgang e^) auf eine Ausgangsleitung 7 gegeben, die anzeigt, daß die von der Datenquelle 18 gelieferte erwarte-• te Bitfolge durch die Logikschaltung nach I¹Xg. 1 empfan- . gen und erkannt worden ist, wie es" weiter unten noch erläutert wird.

Wie "zu erkennen, ist das Speicherplatz-Adressierungssignal für den Festspeicher 12 ein an die Eingänge "bQ-'bq gelegtes 10-Bit-Eingangssignal, dessen sieben niedrigstwertige Bits von den Ausgängen Sq-slc des Schieberegisters 10 kom-

'20 "men und dessen drei höchstwertige Bits von den drei niedr igstwertigen Ausgängen Cq-c^ des 3?estsp eichers 12 stam-. men "und über den Zwischenspeicher 15 an. die Eingänge bn-bq des Festspeichers .12 gelegt werden. Bevor die ersten sieben Bits der erwarteten Bitfolge in das Schieberegister 10 geliefert werden, gibt der Ausgang des.lestspeichers

12 irgendeinen Wert wieder, der willkürlich angenommen • ■ beispielsweise die Binärstallung 0000 sei, wobei das niedrigstwertige Bit in dieser Schreibweise am rechten Ende steht.

' . "

Wenn die ersten sieben Bits der erwarteten Datenfolge nicht empfangen werden, dann bleibt .der Ausgang des Festspeichers 12 auf 0000. Das heißt, es sind genug Speicherplätze im Festspeicher 12 vorhanden, so daß, wenn seinen Eingängen bQ-bg nicht vorbestimmte Adressen angelegt werden, sein Ausgang die Binardarstellung 0000 liefert. Dies wird im einzelnen weiter unten nocht erläutert werden.

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T Wenn andererseits die ersten sieben Bits der erwarten Datenfolge in das Schieberegister 10 eingegeben sind, dann bilden diese sieben Bits und anschließend jede . weitere 7-teilige Bitgruppe_;die bei jedem Fachrücken eines folgenden Bits der erwarteten Folge in das Schieberegister entsteht, gemeinsam mit den drei Bits, die vom Festspeicher 12 geliefert und zu den restlichen.drei Eingängen bn-bq dieses Speichers zurückgeführt werden, immer ein Adressensignal zur Adressierung eines Speicherplatzes im Pestspeicher 12, dessen Inhalt bei Kombination mit den sieben Bits aus dem Schieberegister 10 ein Binärmuster in einer vorbestimmten Folge von Binärmustern ist,, das sich von 0000 unterscheidet und am Ende in einem Binärmuster an den Ausgängen Cq-c* des Festspeichers 12 kulminiert, welches anzeigt, daß alle Bits der erwarte^ ten Bitfolge geprüft worden sind und daß sie alle korrekt sind und gemeinsam die erwartete Digitalfolge bilden. Die erwähnte kulminierende Binärfolge an den Ausgängen C_n-C-, d«s Festspeichers 12 (und auch an· den Ausgängen e_n-e^ des· Zwischenspeichers.15) führt zu einem Binärwert auf der ■ höchstwertigen Ausgangsleitung 7, der diesen vollständigen Empfang der erwarteten Binärfolge anzeigt.

Die Fig. 2 zeigt ein Funktions-Flußdiagramm der Arbeitsweise der. Anordnung nach Fig. 1 in ihrer grundlegendsten Form. Gemäß F:Lr. 2 besteht die erwartete empfangene BrinJirfolge 51 aus sechzehn Bits, die irgendwann in einem Gtrom empfangener Datenbits erscheinen. Vor dem Empfang einer solchen erwarteten Folge ist der 4—Bit-Ausgang des Fest-Speichers 12 gleich 0000, der hier.gemäß der Inschrift im Block 30 als Zustand "1" definiert sei. Die drei niedrigstwertigen Bits dieses Binärwortes 0000 sind links bei 32 noch einmal umklammert dargestellt und mit dem Buchstaben M bezeichnet, um anzuzeigen, daß diese Bits in Wirklichkeit vom Ausgang des Festspeichers 12 kommen und die M-Bits zum Eingang dieses Speichers bilden. Diese Bits sind genauer gesagt diejenigen drei Bits, die von

den Ausgängen Sq-s? ^^{es z}wi^sckeⁿspeichers 15 (5¹Ig- 1) über die Leitungen 13 zurück zu den Eingängen b^-b^ des Pestspeichers 12 geliefert werden, und stellen über die

' ganze nachfolgende Beschreibung diese drei Eingangsbits dar.

■ . Wenn die ersten sieben Bits (Gruppe 37) der empfangenen

16-teiligen Bitfolge 31 im Schieberegister 10 nach Fig. aufgenommen sind, entspricht die vollständige 10-Bit-Adresse an den Eingängen b^-b^ des Festspeiebers 12 dem Wort 32 in Fig. 2, wobei der dreistellige Teil M wie oben beschrieben über den Zwischenspeicher 15 vom Ausgang des Festspeichers 12 abgeleitet ist. und der 7-stellige Teil -ET vom Schieberegister 10 an die Eingangsanschlüsse b_Q bis bg gelegt ist..

Der spezielle Speicherplatz des Festspeichers 12, der durch das Wort 32 adressiert ist, enthält als Speicherinhalt das Binärmuster 0001, wie es in Block ^y>6 dar^e-

^⁰ stellt ist und das im folgenden als Zustand "2" definiert

sei. .Dieses Binärmuster 0001 erscheint also auf den Aus-• gangsleitungen 17 des Festspeichers 12, und seine drei " niedrigstwertigen Bits 001 sind in der. Darstellung links vom Block 36 unter dem Buchstaben M eingetragen und bilden die drei höchstwertigen Bits aller Exemplare einer Reihe von Wörtern, die insgesamt mit 35 bezeichnet ist. •Diese acht 10-Bit-Wörter 35 sind in Wirklichkeit acht aufeinanderfolgende Adressen, die an die Eingänge b^-bq des PestSpeichers 12 (Fig. 1) gelegt werden. Der Inhalt der Speicherplätze, die von jedem der acht 10-Bit-Wörter 35 adressiert werden, ist jeweils das gleiche Binärmuster,· •wie dm Block 36 gezeigt. Es sei bemerkt* daß die N-Teile der acht Binärwörter 35 jeweils bestimmt' werden durch das Nachschieben eines weiteren Bits der empfangenen 16-tei-. ligen Binärfolge 31 in das Schieberegister 10 nach'Fig.

Hätten die ersten sieben Bits des Wortes 31 eine andere

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Bitkombination als die dargestellte Kombination 100001· enthalten, dann enthielte der Speicherplatz im Speicher 12, der von den.N Bits aus dem Schieberegister 10 und den JRi t π 000 vom Zwischenspeicher 12 adressiert wird, ein Zustandswort 0000. Unter diesen Umständen würde der Speicher fortgesetzt durch dieBits aus dem Schieberegister (entsprechend dem Nachschieben neuer Datenbits in das Register) und durch die Bits vom Zwischenspeicher 15 adressiert worden sein, bis ein Statuswort mit der Bitkombination 0001 aus dem Speicher 12 gelesen und in den Zwischenspeicher 15 eingegeben wäre.·

Es sei nun wieder zum angenommenen Fall zurückgekehrt, daß die erste Gruppe 37 von Datenbits (d.h. die ersten sieben Bits des erwarteten 16-teiligen Bitmuster) aus der Kombination 1000001 besteht. Der nächste N-Teil des empfangenen · Datenworts 35 ist 1100000. Dies entspricht, wie man an der erwarteten empfangenen 16-teiligen Bitfolge 31 sehen kann, ■ der Gruppe 37 nach Verschiebung um 1 Bit. Diese Verschiebung ergibt sich.durch das Nachschieben eines weiteren Bits der empfangenen 16-zeiligen Bitfolge 31 in das Register Der N-Ieil des nächstfolgenden Wortes der Wortreihe 35 hat das Muster 1110000, welches daraus resultiert, daß wiederum ein weiteres Bit der 16-teiligen Bitfolge 31 in das Schieberegister 10 nachgeschoben worden ist. In federn lall, liefert der adressierte Speicherplatz ein Statuswort, welches aus der Bitkombination 0001 besteht· Dieser Prozeß des Auslesens adressierter Speicherplätze geht so lange weiter, bis entweder ein Statuswort mit dem Bitmuster 0000 ausgelesen wird (um anzuzeigen, daß das Muster der empfangenen Bits nicht dem erwarteten Bitmuster entspricht), oder ein Statuswort ausgelesen wird,welches eine.Übereinstimmung zwischen der Gruppe der zuletzt empfangenen sieben Bits und den Tetz-' ten sieben Bits des erwarteten Musters anzeigt.

Um diesenletzterwähnten Pail zu veranschaulichen, sei zunächst angenommen, daß der N-Teil des letzten Wortes der Wortgruppe 35 das Muster 1011111 hat und somit der 7-teili-

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gen Bitgruppe 38 der empfangenen 16-Bit-Folge 31 entspricht. An diesem Punkt hat das Schieberegister 10 insgesamt 15 Bits empfangen, so daß sich die 7-stellige Gruppe 38 in diesem Register befindet. Wiederum werden die Statuswort-Bits aus dem Festspeicher 12 ausgelesen und auf die Eingänge bo-bq dieses Speichers zurückgegeben. Nach dem Einschieben des letzten Bits der empfangenen Folge 31 in das Schieberegister befinden sich die letzten sieben Bits der 16-teiligen Folge 31 in diesem Register, und dies führt zur Abgabe des 10-Bit-Wortes 40- gemäß der Fig. 2. Der N-Teil dieses Wortes 40 ist die Bitkombination 0101111 und entspricht also den letzten sieben Bits der erwarteten 16-teiligen Bitfolge 31.

Der Inhalt des vom Adressenwort 40 adressierten Speicherplatzes des Festspeichers 12 enthält die Kombination 1010, wie es im Block 41 in Fig. 2 dargestellt ist. Diese Kombination sei hier als Betriebszustand "3" des Systems definiert. Das höchstwertige Bit dieser Kombination 1010, welches den Binärwert 1 hat, erscheint nach einer kurzen Verzögerung auf der Ausgangsleitung 7 des Zwischenspeichers 15 (Fig. 1) und zeigt einer geeigneten iTutzschaltung (nicht dargestellt) an, daß die erwartete 16-teilige Bitfolge emp-• fangen worden -ist und Bit für Bit richtig identifiziert wurde.

Somit wird bei Empfang des nächsten Bits das links unten in Fig. 2 dargestellte Wort 39 auf die zehn Eingangsanschlüsse ΐ>ο-"°9 des Festspeichers 12 nach Fig. 1 gegeben.

Dei? N-Teil dieses Wortes ist die Binärkombination XOIO1111, wobei X entweder eine 1 oder eine 0 sein kann, und der M-Teil ist die Kombination ΟΙΟ. Der Inhalt des vom Wort 39 adressierten Speicherplatzes ist 0000, weil jeder Speicherplatz des Festspeichers 1?, der durch ein Wort mit einem . N-Teil XOIOIII adressiert wird, diese Kombination 0000 enthalten muß. Der Zugriff auf den Wert-0000 im Speicher 12 versetzt das System in einen.Zustand (Zustand "1") zum Emp-

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- 13 fang einer weiteren erwarteten 16-BXt-PoIge 31·

Die vom Block 41 zum Anfanpstlock 30 gehende Rückführung zeigt an, daß der Ausgang des Speichers die Kombination

■ 5 0000 liefert, was hier als Zustand "1" definiert ist. In ähnlicher Weise zeigt·die Rückführung 45 vom "Zustand 2"-Block 36 zum "Zustand 1"-BIoCk 30 an, daß eine letzte der acht Adressen 35 ein falsches Bit enthält, so daß der Inhalt des von dieser falschen Adresse adressierten Speieherplatzes die Kombination 0000 ist und dadurch das System zurück in den Zustand "1" versetzt wird.

Die in der 'Fig. 2 veranschaulichte Arbeitsweise ist nur möglich, wenn, in denjenigen Adressen,· die jeweils denselben M-Teil haben, keiner der N-Teile mehr als einmal vorkommt. So.haben die Adressenwörter der Reihe 35 und das einzelne Adressenwort '40 alle einen M-Teil gleich 001. Findet sich der N-Teil eines der Adressenwörter 35» die alle den gleichen M-Teil haben, noch einmal in einem anderen dieser Wörter, dann ist es möglich, daß einige der Wörter 35 in der Sequenz übersprungen werden. Wenn beispielsweise zwei Wörter mit demselben M-Teil einen aus lauter Einsen bestehenden N-Teil haben, dann könnte das System die Wörter zwischen diesen beiden gleichen N-Teilen überspringen, und falls die N-Teile nach demjenigen N-Teil, ;.anf. den der Betrieb übergesprungen ist, die erwarteten N-TeiIe wären ,"!IitfSrVtfu^ der empfangenen Bits beenden und ein erfolgreiches Erfassen der erwarteten Bitfolge anzeigen, obwohl einige der N-teilipieri Segmente dieser Folge übersprungen worden sind.

• Um die Probleme zu überwinden, die sich bei einem mehrmaligen Vorkommen gleicher N-Teile in den Adressen ergeben, ist es notwendig, im System weitere zusätzliche Zustände ähnlich den Zuständen "1", "2" und "3" nach Fig. 2 zu schaffen und mehrfach vorkommende N-Teile jeweils unterschiedlichen Zuständen zuzuordnen, so daß die M-TeiIe der entspre-

Λ chenden Adressenwörter unterschiedlich sind und sich dadurch die betreffenden vollen 10-Bit-Adressenwörter voneinander unterscheiden.

.5 Im Flußdiagramm nach Fig. 3"ist ein Fall veranschaulicht, . wo einige N-Teile der Adressenwörter -doppelt vorkommen. So ist z.B. der N-Teil des Wortes 70 in der Wortgruppe 55 gleich dem ΪΓ-Teil des Wortes 70 in der Wortgruppe 57-." . Indem man gemäß der Fig. 3 den Betrieb des Systems in einen Betriebszustand mehr als im Falle der Fig. 2 aufgliedert, können die M-Ieile der Wörter 70 und 71 unterschiedlich gemacht werden.

. Bei der Arbeitsweise nach Fig. 3 schaltet das Wort 5^ cLen Betrieb vom Zustand "1" (im Block 50 dargestellt) in den

Zustand "2" (im Block 51 dargestellt), indem es einen Platz ■ . des Speichers adressiert, dessen Inhalt gleich 0001 ist (wie im Block 51 gezeigt). Alle Wörter der Gruppe 55 bekommen dann den M-Teil 001, was dem Zustand "2" entspricht.

.

Einige Wörter vor dem Anlegen des Wortes 71 an den Speicher

wird das System -durch das Wort 56 in den Zustand "3" ge-• schaltet. Dieses Wort 56 adressiert einen Speicherplatz im

Speicher 12, der die Kombination 0010 enthält, wie es im ·· PS . Block 52 dargestellt ist. Somit bekommen die M-Teile der Wörter in der Gruppe 57 und auch des Wortes. 58 <las Muster 010.

Da die Wörter 70 und 71 unterschiedliche M-Teile, wenn auch gleiche Η-Teile, haben, adressieren sie unterschiedliche Speicherplätze im Festspeicher 12, und die Inhalte dieser unterschiedlichen Speicherplätze sind voneinander verschieden, wie es die Binärmuster in der Fig. 3 zeigen. Im einzelnen adressiert das Wort 70 einen Speicherplatz mit dem Inhalt OOO1, und das Wort 71 adressiert einen Speicherplatz mit dem Inhalt 0010.

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Ι Wie im. Falle der Fig. ? adressiert das letzte Wort 58 in Fig. 3, falls es die korrekte Bitfolge ist, einen Platz . im Speicher 12, dessen Inhalt gleich 1100 ist, womit angezeigt wird, daß die erwartete 20-Bit-Folge 65, wie sie oben in Fig. 3 dargestellt ist, empfangen und erkannt wurde.

In manchen Systemen kann es erforderlich sein, zwei BinärfοIgen, die durch einen Strom von Daten getrennt sind, zu empfangen und zu identifizieren. Ein solcher Fall sei mit dem in Fig. 4 dargestellten Ausführungsbeispiel erläutert. .Speziell sei der Fall betrachtet, daß hinter der 16-Bit-Binärfolge 80 nach einem Strom anderer Daten'die 20-Bit-Folge 81 kommt. Ferner sei angenommen, daß die erste ;erwartete Folge 80 zwei einander gleiche'N-Teile enthält, so daß man die vier Zustände "1" bis "4" (Blöcke 85 bis.

88) benötigt, wie es oben in Verbindung mit Fig. 2 erläutert wurde. Schließlich sei angenommen, daß in der zweiten erwarteten Binärfolge 81 zwei verschiedene N-Teile jeweils ■ zweimal vorkommen, und zwar an solchen Positionen innerhalb der Folge, daß das System ebenfalls vier Zustände benötigt. Zustände "4" bis "8" sind mit den Blöcken 8«, 89, 90, 91 und 92 im Flußdiagramm dargestellt. . .

Überschiägig betrachtet wird·die erste Binärfolge empfangen, und das System schaltet sich nacheinander vom Zustand "1" im Block-85 zum Zustand "4" im Block 88, wo es verbleibt, bis die zweite 20-Bit-Folge 81 empfangen wird. An diesem Punkt schaltet sich der Betrieb weiter vom Zustand "4" (Block 88) bis zum Zustand "8" (Block 92).

Ähnlich wie im Falle der Fig. 2 schaltet das Wort 100 die Erfassung der empfangenen Binärfolge 80 vom Zustand "1" zum Zustand "2", in welchem die Adressenwörter101 jeweils einen Speicherplatz im Festspeicher 12 adressieren, die alle den gleichen M-Wert 001 haben. Anschließend schaltet das Wort 102 den Erfassungsbetrieb in den Zustand "3", bei welchem die Adressen 103 zu Speicherplätzen greifen, die den

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Inhalt 0010 haben". Das letzte Adressenwort 104 aus der ersten erwarteten .Binärfolge 80 hat einen N-Wert, der den Betrieb in den Zustand "4" schaltet (Block 88), bei welchem der Inhalt des adressierten Speicherplatzes das Bitmuster 1011 ist. Das höchstwertige Bit dieser M-Kombination hat den Binärwert 1, der ein Flipflop 137 setzt, wodurch der eine Eingang eines UND-Gliedes 138 erregt wird.

Da die N-Teile gemäß Annahme jeweils sieben Bits enthalten, · sind 128 (d.h. 2 ) verschiedene Werte für N möglich, von denen nur einer den ersten sieben Bits der zweiten erwarteten Binärfolge 81 entspricht, die zusammen-mit einem M-Teil des Wertes 011 gekoppelt werden. Die übrigen 127 möglichen N-Werte, mit dem M-Wert 011 gekoppelt, adressieren· Speicherplätze im Pestspeicher 12, die alle das Binärmuster

0011 enthalten, was bewirkt, daß der Betrieb im Zustand • . "4" bleibt, bis der richtige, die ersten sieben Bits der . Binärfolge 81 darstellende N-Teil empfangen wird.

Natürlich muß der Festspeicher 12 genügend viele Speicherplätze haben, damit die hier beschriebenen Punktionen er- · . · füllt werden können. Wenn der Festspeicher 12 z.B. 1024 Wortspeicherplätze hat, dann könnsn, wie leicht einzusehen ist,-127 dieser Speicherplätze mit Binärmustern 0011 be-

Pf' setzt werden. Es gibt dann noch eine große Anzahl zusätzlicher Speicherplätze für den Zugriff durch die Adressenwörter 100, 101, 102, 103, 104 und 107 bis 113.

Nach dem Empfang der ersten richtigen sieben Bits der 20-Bit-lolge 81 schaltet das Wort 106 den Betrieb in den Zustand "5", bei welchem die fünf Adressenwörter 107 alle jeweils Speicherplätze adressieren, welche die Binärkombination 0101 enthalten, wie im Block 89 angedeutet. Danach . · schaltet als nächstes das Wort iO8 den Betrieb aus dem Zu-.35 stand "5'! (Block 89) in den Zustand "6" (Block 90), bei wel-' chem die Adressenwörter 109 jeweils Speicherplätze mit dem Inhalt 0110 adressieren.

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In einer ähnlieben Weise schaltet sich der Betrieb weiter . bis zum Zustand "7", um dann mit Empfang des letzten Adressenwortes 112 einen Speicherplatz zu adressieren,, der den Inhalt 1100 hat, was dem Zustand "8" (Block 92) entspricht.

Auf einer Ausgangslei tixng 114· erscheint dann eine Anzeige für den erfolgreichen Empfang der zweiten Binärfolge <°<1. Diese Anzeige ist das Erscheinen des Binärwerts 1 an der höchstwertigen Bitstelle (das am weitesten links geschriebene Bit) des Binärmusters 1100, wie es im Block'92 dargestellt ist. ' ·

Der erfolgreiche Empfang und das Erkennen sowohl der ersten Binärfolge .80 als auch der zweiten'Binärfolge 81 ist nun durch Erregung der Leitungen 130 -und 114- angezeigt, so daß das UND-Glied 138 dürchschaltet, um den Binärwert 1 an eine geeignete Nutz- oder Verarbeitungseinrichtung 131 zu legen. Eine solche Einrichtung kann z.B. eine Logikschaltung sein, welche den erfolgreichen Empfang der Binärfolgen 80 und ^r-1 registriert und daraufhin den Betrieb irgendeiner anderen Logikschaltung oder Einrichtung (nicht dargestellt) einschaltet. Das Flipflop 137 kann über eine Leitung 14-0 zurückgesetzt werden, um das System zum Empfang der nächsten Binärfolgen 80 und 81 bereit zu machen. .

.Nach erfolgreichem Empfang der ersten und zweiten .Bitfolge 80 und 81 kehrt das System in den Zustand "1" (Block 85) zurück, wie es mit der Rückführung 135 in der I¹Xg. 4- veranschaulicht ist.

Palis während des Empfangs der ersten Binärfolge 80 ein falscher N-Teil empfangen wird, kehrt der Betrieb ähnlich wie im Falle der Hg. 3 in den Zustand "1" zurück, wie es mit den Rückführungen 119, 120, 121 und 122 in der Fig. 4· veranschaulicht ist. In ähnlicher Weise bewirkt während des Empfangs der erwarteten Binärfolge 81 der Empfang eines falschen N-Teils, daß der Betrieb über eine der Rückführungen 118, 126, 127, 128 oder 129 in den Zustand "4" zu-

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• . · β ·β ·

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rückgeschaltet wird. Ein falsches Adressenwort mit einem M-Wert wie in den Blöcken 89 bis 92 dargestellt, adressiert immer einen Speicherplatz mit dem Inhalt 1011, so daß das System in den Zustand "4·" (Block 88) zurückgeschaltet wird. Es sei erxtfähnt, daß einige der in Fig. 4-dargestellten Verbindungen signalführende Leitungen sind, während andere einfach den Fluß des Betriebs anzeigen.

Alternativ ist es auch möglich, das System nach I¹Xg.- 4-beim Erreichen des Zustandes "4-", der den erfolgreichen Empfang der ersten Binärfolge 80 anzeigt, in den Zustand . "1" zurückkehren zu lassen, bei welchem der Ausgang des Festspeichers 12 die Bitkombination 0000 ist. Dies kann dadurch erreicht werden, daß man alle Speicherplätze, die durch die 127 möglichen Muster des Adressenworts 105 und durch das Adressenwort 106 adressiert werden, mit der Bitkombination 0000 besetzt. Der erste N-Teil der zweiten erwarteten Binärfolge 81 gekoppelt mit einem M-Teil- 000, wie allgemein mit dem Wort 99 dargestellt, wird

'20 dann den Betrieb aus dem Zustand "1" (Block 85) direkt in den Zustand "5" (Block 89) schalten, bei welchem der M-Teil gleich 101 ist. Anschließend richtig empfangene Η-Teile der zweiten erwarteten Binärfolge 81 werden dann den Betrieb über die Zustände "6" und "7" in den Zustand-"8" schalten, wie es allgemein Weiter oben beschrieben wurde.

Eine geeignete Taktsteuerung für das System veranschaulichen die Wellenformen der Fig. 5· Die sieben Wellenformen A, B, G...G in Fig. 5 seien nachstehend der Einfachheit halber mit 5A, 5B, 50...5& benannt, um nicht jedesmal in umständlichen Beisätzen auf diese Figur hinweisen zu müssen,

Es sei angenommen, daß zum Zeitpunkt t_Q die ersten sieben Bits der erwarteten Binärfolge 80 (Fig. 4·) noch nicht empfangen worden sind, so daß der Ausgang des Festspeichers (Fig. 2) die Bitkombination 0000 -liefert, wie es mit M. im

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Segment 177 der Wellenform 5C gezeigt ist. Die zu diesem Zeitpunkt im Schieberegister 10 gespeicherten sieben Bits werden als N_Q (Segment 169 der Wellenform 5B) bezeichnet und bilden .eine andere Kombination als irgendein N-Tei] der erwarteten Binärfolge.

Zum Zeitpunkt t. wird ein Eingangstaktimpuls 150 der Wellenform 5-D auf cLen Takteingang 149 des Zwischenspeichers 15 (Fig. 1) gegeben, um den Ausgangswert M^ vom Festspei -

.10 eher 12 in den Zwischenspeicher 15 zu geben, wie in der Wellenform 5E gezeigt. Zum Zeitpunkt t₂ wird ein Taktimpuls 159 auf den Eingang 14-6 des Schieberegisters 10 gegeben, um ein weiteres Bit der erwarteten Folge in das Register zu schieben, so daß der Ausgang des Schiebere-

15".. gist er s 10 nun einen W-T eil mit dem Wert NL liefert, wie im Segment 170 der Wellenform 5B eingetragen. Das an den Festspeicher 12 gelegte Adressen signal bekommt d.araufMn die Gestalt NL +EL, wie es im Segment 203 der'Wellenform · 5G eingetragen ist. Die vorherige Adresse war NL+Hq,-.wie im Segment 202 der Wellenform 5G- eingetragen..

Die Eingangsadresse NL+EL für den Festspeicher 12 führt zur Abgabe eines Ausgangswertes NU, der im Segment 17^Ρ· • der Wellenform 5C eingetragen ist und durch den Taktimpuls 152 zum Zeitpunkt t, in den Zwischenspeicher 12 übergeben wird, wie es in der Wellenform 5D und im Segment der Wellenform 5E gezeigt ist. " ■ · ·

Eine Zeitspanne Δ später, zum Zeitpunkt t^, erscheint ein am Eingang zugeführter Taktimpuls an der AusgangstaktM emme 14-7 des Zwischenspeichers 15 und bewirkt, daß der- Inhalt Mp dieses Zwischenspeichers an dessen Ausgangsklemmen c -c_x. erscheint und dann zurück auf die Eingänge bo-bq des Fe.ntspeicbers 12 gegeben wird, so daß der Fest speicher eine Eingangsadresse M₂+N₂ "bekommt, wie es in der Wellenform SG im Segment 204 eingetragen ist.

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* I 1891

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Diese Adressierung Mp+No a^m Festspeicher 12 führt zur Lieferung eines Ausgangswertes M^, wie er im Segment 179 der Wellenform 5^ eingetragen ist und der zum Zeit-■ punkt tj-, wenn der Taktimpuls 153 der Wellenform. 5D erscheint, in den Zwischenspeicher 15 übertragen wird. Anschließend wird beim Erscheinen des Taktimpulses 161 der Wellenform 5-A- dieser im Zwischenspeicher 15 gespeicherte Wert M-, an die Ausgangsklemmen e_o-e^ dieses Spei— • ■ chers gelegt, wie im Segment 196 der Wellenform 5F geschrieben.'Der Pestspeicher 12 erhält dann die Adressierung Μ,+Ν^, wie im Abschnitt 205 der Wellenform 5& eingetragen. "Es sei erwähnt, daß-mit jedem der Taktimpulse 159 bis 166 ein zusätzliches Bit der erwarteten Binärfolge in das Schieberegister 10 nachgeschoben wird, so daß die N-Teile N^, IT₂.. .M_n+1 der Adressen 203, 204, 205.. alle unterschiedlich sind.

Die Adresse M^+N-,(Adresse 205 in der Wellenform 5G) "führt dann zum Zugriff auf einen Speicherplatz im Fest speicher PO 1?, der den M-Teil Μ_Ζμ enthält, wie im Segment 180 d.er Wellenform 50 eingetragen.

Zeitpunkt tn wird der Wert M^ durch den Taktimpuls 154- der Wellenform 5^ in den Zwischenspeicher 15 übergeben und"anschließend durch den Taktimpuls 162 der Wellenform 5A am. Ausgang dieses Zwischenspeichers bereitgestellt, wie im Segment 197 der Wellenform 53? eingetragen. Der vorstehend beschriebene Betrieb geht weiter bis zum Zeitpunkt t , zu dem der Taktimpuls 163 an das System gelegt wird,

SO womit der letzte N-Teil der erwarteten Binärfolge in das Schieberegister 10 nach Fig. 1 eingeschoben ist, wie im Segment 174- der Wellenform ^B eingetragen. Zum Zeitpunkt t_n+1 wird der Wert M_n durch den Impuls 155 der Wellenform 5-D in den Zwischenspeicher 15 übertragen und anschließend,

o5 ' zum Zeitpunkt t_n+p» durch den Taktimpuls 164· der Wellenform ' 5A auf die Ausgangsklemmen des Zwischenspeichers 15 gegeben. Somit ist zum Zeitpunkt t ρ der Pestspeicher 12 mit der

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>l Adresse ^Μ _η+^]^+:Ν _η+'ΐ adressiert, wodurch ein Zugriff auf einen Speicherplatz erfolgt, der den Wert KL enthält, wie im Segment 182 der Wellenform 5C eingetragen. Der Zugriff zum Wort KL stellt den Beginn der Rückkehr doü Systems in den Zustand "1" dar. Es ist dann nur noch notwendig, den Wort M zum Ausgang des Zwischenspeichers 1^r> zu übertragen, um das System in den Zustand "1" zurückzubringen. Diese Übertragung des Wertes KL erfolgt durch. . den [Taktimpuls 156 zum Zeitpunkt t ,, der den Wert KL in den Zwischenspeicher 15 schleust, wie im Segment 190 der Wellenform 5^E eingetragen. Anschließend gibt der Taktimpuls 165 den Wert KL auf den Ausgang des Zwischenspeichers 15 weiter, wie im Segment.200 der-Wellenform 5^ eingetragen.

Die zu den Zeitpunkten t g und t _ erscheinenden Taktimpulse 165 und 166 und die zu den Zeitpunkten t _r. und t η erscheinenden Taktimpuls^ 157 und 15^ dienen ein räch dazu, in das Schieberegister 10 weitere zusätzliche Bits der am Eingang seriell empfangenen 'Datenfolge nachzuschieben, die jedoch außerhalb des erwarteten Stroms von Bits liegen und zu Adressenwörtern führen, mit denen-immer ■ Speicherplätze des Inhalts KL adressiert werden, so daß das System im' Zustand "1" gehalten· wird, bis die nächste erwartete Binärfolge empfangen wird.

Claims

Patentansprüche

Verfahren zum Erfassen des Auftretens einer erwarteten Kombination von L aufeinanderfolgenden Bits innerhalb einer Folge hintereinander erscheinender Bits, wobei L eine ganze Zahl ist, dadurch gekennzeichnet,

daß die hintereinander erscheinenden Bits in Gruppen von jeweils N Bits empfangen werden, wobei N eine ganze Zahl kleiner als L ist, und daß der Empfang jeder weiteren W Bits der Folge eine neue Gruppe von N Bits bdldet, wobei W eine ganze Zahl von 1 bis N ist;

daß an bestimmten Plätzen eines Speichers Zustandswörter aus jeweils M Bits gespeichert werden, die den Empfang solcher N-teiligen Bitgruppen anzeigen, welche innerhalb der erwarteten Kombination von L Bits auftreten und Bits an gegebenen Positionen dieser Kombination entsprechen;

3U8099

daß zusätzliche Zustandswörter aus jeweils M Bits

erzeugt werden, die den Empfang solcher N-teiligen . Bitgruppen anzeigen, welche nicht innerhalb der er?- warteten Kombination von L Bits vorkommen oder wel-'5 ehe nicht Bits an gegebenen Positionen dieser Kombination entsprechen;

daß die jeweiligen Speicherplätze mit-Adressen adressiert werden, "die jeweils aus einer Kombination einer empfangenen M-teiligen Bitgruppe und den M Bits des nächstvorher erzeugten Zustandswortes bestehen;

daß unter den aus dem Speicher ausgelesenen Zustandswörtern eine Anzeige herausgefühlt wird, die besagt, daß die zuletzt erschienene Gruppe von N Bits aus den L aufeinanderfolgenden Bits aufgetreten ist. 15
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Erzeugung der zusätzlichen Zustandswörter die Maßnahme umfaßt, diese zusätzlichen Zustandswörter an anderen bestimmten Plätzen im Speicher zu speichern. '

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3. Anordnung zur Durchführung des Verfahrens nach Anspruch 1 oder'2, dadurch gekennzeichnet,

daß der Speicher (12) N+M Eingangsklemmen zum Empfang einer Adresse hat und M Ausgangsklemmen aufweist, an denen.Bits der aus den jeweiligen Speicherplätzen ausgelesenen Zustandswörter erscheinen;

daß eine erste Einrichtung (1O) vorgesehen ist, die beim Auftreten jedes W-ten Bits innerhalb der seriell erscheinenden Bitfolge jeweils aufeinanderfolgende Bits · der N-teiligen Bitgruppen aus der seriellen Bitfolge parallel an Ή der Eingangsklemmen des Speichers legt; daß eine zweite Einrichtung (17., 15, 1*0 vorgesehen ist, um die M Ausgangsklemmen des Speichers mit M der Eingangsklemmen des Speichers zu verbinden.; daß der Speicher auf das Anlegen aufeinanderfolgender Adressen ah seine Eingangsklemmen anspricht, um nacheinander die Speicherplätze auszulesen, welche die

aufeinanderfolgenden Zustandswörter enthalten, die den Empfang der erwarteten Kombination von L aufeinanderfolgenden Bits anzeigen.
4-. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß eine dritte Einrichtung vorgesehen ist, die anspricht (über 7), wenn in einem der aus dem Speicher (12) aus- · gelesenen Zustandswörter ein bestimmtes Bit einen bestimmten Wert hat, um anzuzeigen, daß die zuletzt erscheinende.N-teilige Bitgruppe aus den L aufeinanderfolgenden Bits aufgetreten ist.
5. Anordnung nach Anspruch 2 oder 3, wobei die. ganze Zahl W gleich 1 ist, dadurch gekennzeichnet, daß eine Taktimpulsquelle (8) vorgesehen ist, um eine Kette von Taktimpulsen mit einer Folgefrequenz f_G zu erzeugen, die gleich der Folgefrequenz des Auftretens aufeinanderfolgender Bits der seriellen Bitfolge ist; daß die erste Einrichtung (10) ein Schieberegister mit N Stufen mit jeweils einer Ausgangsklemme aufweist, um mit der Folgefrequenz f_c der Taktimpulse die aufeinanderfolgenden Bits der seriellen Bitfolge zu empfangen und um den Inhalt seiner Stufen auf die betreffenden Ausgangsklemmen und auf zugeordnete N Eingangsklemmen des Speichers (12) zu geben;

daß die zweite Einrichtung (17, 15, 1'+) die aus einem adressierten Speicherplatz ausseiesonen ZustandBwHrtor eine Zeitspanne Δ nach dem Eintritt eines Bits der seriellen Bitfolge in das Schieberegister auf die M Eingangsklemmen des Speichers (12) gibt, wobei Δ kleiner ist als