DE3136784A1 - Digital-analog-umsetzer - Google Patents

Description

ΤΡΟ-4689

Digital-Analog-Umsetzer

Die Erfindung bezieht sich auf einen preiswerten mit hoher Genauigkeit arbeitenden Digital-Analog-Umsetzer zum Umwandeln eines digitalen Eingangssignals in ein im wesentlichen proportionales Analogsignal, welches in verschiedenen Arten von Kommunikationssystemen und Steuereinrichtungen verwendet wird.

Es gibt bereits verschiedene Vorschläge zur Herstellung eiiioij Ui ij i la J -Analog-Umsetzers (im foLgendcn als DAC bezeichnet) in der Form einer integrierten Schaltung (IC)« Beispielsweise sei auf die folgende Lit^ratursteile verwiesen: llolloway und andere mit ihrem Artikel "A High Yield Second Generation IO Bit Monolithic DAC" in IEEE, ISSCC, Seiten 106-107, Februar 1976. Bei einer integrierten Schaltung ist es leicht, die Anpassungstoleranzen der

auf dem gleichen Chip angeordneten Elemente relativ klein zu machen. Daher ist die integrierte Schaltung zur Herstellung des DAC geeignet. Andererseits ist es unmöglich, bei einem IC die einmal hergestellten Elemente durch ein neues Element oder Elemente zu ersetzen, oder aber ein spezielles Element oder Elemente einzustellen. Es gibt daher eine Grenze hinsichtlich der Verbesserung der Genauigkeit des DAC. Beim derzeitigen Stand der Technik auf diesem Gebiet ist die Genauigkeit des DAC höchstens 12 Bit, wenn keine Eichung vorgesehen ist.

Es wurde bereits ein Analog-Trimmverfahren zur direkten Einstellung von Elementenwerten vorgeschlagen, um die Genauigkeit des DAC zu verbessern. Das Analog-Trimmverfahren realisiert in erfolgreicher Weise eine 13-14 Bit Genauigkeit, benötigt aber eine erhöhte Anzahl von Verfahrensschritten für die Trimmkomponenten, eine erhöhte Anzahl von externen Stiften, ein kompliziertes Trimmverfahren und eine speziell konstruierte Trimmvorrichtung. Insoferne ist diese Lösungsmöglichkeit vom wirtschaftlichen Standpunkt aus nicht vorteilhaft.

Eine weitere kürzlich vorgeschlagene Möglichkeit verwendet ein digitales Trimmverfahren zum digitalen Eichen der Gesamtgenauigkeit ohne irgendein analoges Trimmen der Komponenten. Es wird dabei bezweckt, den analogen Trimmprozeß mittels logischer Schaltungen zu realisieren, und zwar einschließlich ROM-Schaltungen, RAM-Schaltungen, einem digitalen Addierer u.dgl., so daß leicht eine Realisierung in der Form eines IC möglich ist» Die Lösung durch das digitale Trimmverfahren ist insoferne vorteilhaft, als der wirtschaftliche IC-Aufbau verwendet werden kann und daß der digitale Trimmvorgang keine speziell konstruierten elektrischen Vorrichtungen benötigt.

Zur Verbesserung eines Nicht-Linearitätsfehlers des DAC wird beim digitalen Trimmverfahren eine einer geforderten Linearität genügende Analog-Ausgangsgröße aus den Ausgangsgroßen eines DAC mit einer hohen Auflösung aber nicht ausreichender Linearität (als ein originales oder ursprüngliches DAC bezeichnet) ausgewählt, und eine digitale Eingangsgröße des originalen DAC wird in einem entsprechenden Speicher in einer Weise gespeichert, daß das ausgewählte Ausgangssignal erhalten wird. Ein digitales Eingangssignal des originalen DAC, welches als ein digitales Signal entsprechend dem Ausgangspegel gespeichert ist, wird zum Betreiben des DAC ausgelesen, so daß ein DAC mit einer zufriedenstellenden Linearität aber niedrigerer Auflösung als das originale DAC verwirklicht wird.

Fehler beim DAC entstehen vorwiegend durch eine Variation der Werte der Gewichtungselemente bei Bits höherer Ordnung infolge der Herstellungsschwankungen der Gewichtungselemente. Es sei ein Fall betrachtet, wo Bits im Bereich vom niedrigstwertigen Bit (least significant bit - LSB) bis zum Lten Bit, gezählt vom LSB aus, in korrekter Weise gewichtet werden, so daß kein Fehler bei dieser Bit-Bereichsbildung vorliegt, während aber die Bits vom (L+l)ten Bit bis zum höchstwertigsten Bit (most significant bit = MSB) fehlerhaft gewichtet sind, so daß der Gewichtungsfehler auftritt. In diesem Falle haben die Übertragungskennlinien (Charakteristiken) zum DAC einen großen Übergang oder einen Sprung am Übertragspunkt vom Lten Bit zum (L+1)ten Bit im Code des KiiujatHjiiüignals zum DAC. Auf diese Weise eicht ein konventionelles digitales Eichungsverfahren für den DAC durch Addieren oder Subtrahieren einer Analoggröße einer Abweichung von einer idealen Kennlinie. Zu diesem Zweck wird ein analoges Eichsignal erzeugt aus einem zusätzlichen Eich-DAC, angelegt an einen Addier/Subtrahierer für die Eichung. Der Eichvorgang wird digital dadurch ausgeführt,

daß der Eingangscode zum zusätzlichen DAC und ein Steuersignal für den analogen Addierer/Subtrahierer in einem ROM oder RAM gespeichert werden. Ein Beispiel dieser Bauart eines DAC ist in US-PS 3 995 266 beschrieben.

Bei dieser Art eines DAC ist es schwierig, die Fehlerkorrektur des analogen Addierer/Subtrahierers auszuführen, und diese Unmöglichkeit verhindert eine hohe Genauigkeit der Digital- zur Analog-Umwandlung. Um dalier die Linearität zu verbessern, ist ein Addierer/Subtrahierer mit hoher Genauigkeit und ein zusätzliches DAC erforderlich. Insbesondere ist zum Erhalt der analogen Addier/Subtrahier-Funktion eine Polarität-Invertierschaltung und eine Steuerschaltung für die Addition/Subtraktion erforderlich. Es macht es schwer, die Genauigkeit zu erhöhen und die Chipfläche zu vermindern.

Zusammenfassung der Erfindung: Ein Ziel der Erfindung besteht darin, einen Digital- zum Analog-Umsetzer vorzusehen, der mit hoher Geschwindigkeit ohne Verminderung der Geschwindigkeit infolge der Zugriffszeit des ROMSs oder RAMs arbeitet und die Trimmung ausführt durch eine vollkommen digitale Verarbeitung, ohne daß Analog-Schaltungen wie der analoge Addierer/Subtrahierer und der zusätzliche DAC erforderlich sind, was das Erreichen einer hohen Genauigkeit verhindert und eine Verminderung der Chipfläche nicht ermöglicht.

Ein weiteres Ziel der Erfindung besteht darin, einen kompakten, mit hoher Geschwindigkeit arbeitenden Digitalzur Analog-Umsetzer vorzusehen, der die Zulässigkeit eines Nicht-Linearitätsfehlers eines originalen DAC einengt zur Realisierung einer erforderlichen Genauigkeit und in regelmäßger Weise Eichungswerte derart anordnet, daß ein

4b

effektives und einfaches digitales Trimmen ausgeführt •wird.

Gemäß einem weiteren Ziel der Erfindung wird ein Analog-Digital-Umsetzer vorgesehen, bei dem die Digital zur Umwandlungsgeschwindigkeit hoch und die Kapazität einer Speicherschaltung vermindert wird.

Ein weiteres Ziel der Erfindung besteht in einem Digital zu Analog-Umsetzer, der zur Herstellung in der Form einer integrierten Schaltung geeignet ist.

Zur Erreichung der obengenannten Ziele wird gemäß der Erfindung ein Digital zu Analog-Umsetzer vorgesehen, der folgendes aufweist: Einen ersten Digital zu Analog-Umsetzer zur Erzeugung eines Ausgangssignals von Bits höherer Ordnung, einen zweiten Digital-Analog-Umsetzer zur Erzeugung einer Vollbereichs- oder Vollskalenausgangsgröße als ein Ausgangssignal von Bits niedriger Ordnung^, wobei diese Ausgangsgröße stets größer ist als jeder yuanti;sierungspegel des ersten Digital zu Analog-Umsetzers, Addiermittel zum Addieren des Ausgangssignals von dem ersten Digital zu Analog-Umsetzer zum Ausgangssignal vom zweiten Digital zu Analog-Umsetzer, und einen Code-Umwandler zum Anlegen an den ersten und zweiten Digital zu Analog-Umwandler eines Eingangscodes, erhalten durch Verschieben eines digitalen Eingangssignals ,angelegt an die ersten und zweiten Digital zu Analog-Umwandler durch einen gegebenen Wert derart, daß die Beziehung zwischen dem digitalen Eingangssignal und dem analogen Ausgangssignal· im wesentlichen linear gemacht wird.

Der erste Digital zu Analog-Umsetzer kann vorzugsweisec i nc· er.si c Komk'nsutoL ijnoidnuny au I w<· iacn, und

zwar angeordnet mit binärer Gewichtung entsprechend einer Folge von Bits höherer Ordnung des digitalen Eingangssignals, und ferner eine erste Analog-Schalter-Anordnung zum Steuern der Verbindung jedes der Kondensatoren der ersten Kondensator-Anordnung mit einer Bezugsspannung oder Erde, wobei der zweite Digital zu Analog-Umsetzer eine zweite Kondensatoranordnung aufweisen kann, und zwar angeordnet mit Binärgewichtun·.:) entsprechend einer Folge von Bits niedriger Ordnung des digitalen Eingangssignals und mit einer zweiten analogen Schalter-Anordnung zum Steuern der Verbindung jedes der Kondensatoren der zweiten Kondensatoranordnung mit dei ßezugsspannung oder Erde. Die Klemmen der entsprechenden Kondensatoren der ersten Anordnung, die entgegengesetzt zu ihren mit der ersten Analog-Schalt-Anordnung liegenden Klemmen angeordnet sind, sind gemeinsam miteinander verbunden und der gemeinsame Verbindungspunkt wird als ein Ausgangspunkt des ersten Digital zu Analog-Ümsetzers verwendet. Die Klemmen der entsprechenden Kondensatoren der zweiten' Kondensatoranordnung, die entgegengesetzt zu ihrem mit der ersten Analog-Schalter-Anordnung verbundenen Klemmen liegen, sind gemeinsam verbunden und ihr gemeinsamer Verbindungspunkt wird als ein Ausgangspunkt des zweiten Digital zu Analog-Umsetzers verwendet. Die Ausgangspunkte der ersten und zweiten Digital zu Analog-Umsetzer sind durch einen Kopplungskondensator verbunden und die Kapazität des Kopplungskondensators ist in der Weise ausgewählt, daß eine Äquivalenzkapazität bei Betrachtung des zweiten Digital zu Analog-Umsetzers einschließlich des Kopplungskondensators vom Ausgangspunkt des ersten Digital zu Analog-Umsetzers größer ist als die Einheitskapazität des ersten Digital zu Analog-Umsetzers.

Bei einem bevorzugten Ausführungsbeispiel der Erfindung kann der Code-Umsetzer folgendes aufweisen: Eine erste Speicherschaltung zur Speicherung eines Schiebecodes, wenn nur ein Bit aus einer Vielzahl von den Eingangscode zum ersten Digital zu Aiialog-Umsetzer bildenden Bit 1 ist,

einen Digital-Addierer zum sequentiellen Ausführen der Digital-Addition beim Shiftcode, ausgelesen aus der ersten Speicherschaltung,

eine erste Wählschaltung zum selektiven Ableiten des Eingangscodes und der vorhergehenden Additionsausgangsgrosse und der vorliegenden Additionsausgangsgroße vom Digital-Addierer,

eine Verriegelungsschaltung (latch) zum Verriegeln eines Ausgangssignals, selektiv abgeleitet aus der ersten Selektorschaltung zum Anlegen der verriegelten Ausgangsgröße als ein Ausgangssignal vom Codeumwandler (converter) an die ersten und zweiten Digital zu Analog-Umsetzer, und eine Sequenzsschaltung zur Steuerung des Auslesens des Schiebecodes aus der ersten Speicherschaltung, und zwar sequentiell von einem Schiebecode bezüglich Bits höherer Ordnung der Vielzahl von Bits, um zu entscheiden, ob oder ob nicht der Schiebecode, wenn nur ein Bit der Vielzahl von Bits, die den Eingangscode zum ersten Digital zu Analog-Umsetzer bilden, 1 ist, zum Eingangscode hinzuaddiert wird, und um so den Schiebecode zu akkumulieren, wenn die Addition durchgeführt wird, um auf diese Weise die akkumulierte Ausgangsgröße zum Eingangscode hinzuzuaddieren und die Additionsausgangsgroße in der Verriegelungsschaltung zu verriegeln.

Bei einem weiteren bevorzugten Ausführungsbeispiel der Erfindung kann der Codeumsetzer (converter) folgendes aufweisen:

Eine erste Speicherschaltung zum Speichern eines Verschiebecodes, wenn nur ein Bit aus einer Vielzahl von Bits, die den Eingangscode zum ersten Digital zu Analog-Umsetzer bilden, 1 ist,

eine zweite Speicherschaltung zum Speichern des Schiebecodes bezüglich eines Nicht-Linearitatsfehiers, der erzeugt wird durch einen Grund mit Ausnahme von FVhlgewichtungskomponenten, und der einem Eingangscode zu einem ersten Digital zu Analog-Umsetzer entspricht,

einen digitalen Addierer/Subtrahierer zum sequentiellen Ausführen einer Digitaladdition und Subtraktion am aus der ersten Speicherschaltung ausgelesenen Schiebecode, eine erste Selektorschaltung zum selektiven Ableiten des Eingangscodes und der vorhergehenden Additions/Subtraktions-Ausgangsgröße und der vorliegenden Additions/Subtraktions-Ausgangsgröße vom digitalen Addierer/Subtrahierer, eine zweite Selektorschaltung zum Auswählen einer der Ausgangsgrößen der ersten und zweiten Speicherschaltunyen, eine Verriegelungsschaltung (latch) zum Verriegeln eines Ausgangssignals, selektiv abgeleitet von der ersten Selektorschaltung zum Anlegen der verriegelten Ausgangsgröße als ein Ausgangssignal vom Codeumsetzer an die ersten und zweiten Digital zu Analog-Umsetzer, und eine Sequenzschaltung zum Steuern zum Zwecke des Auslesens aus der ersten Speicherschaltung des Schiebecodes, sequentiell von einem Schiebecode, bezüglich Bits höherer Ordnung, der Vielzahl von Bits, um zu entscheiden ob oder ob nicht der Schiebecode, wenn nur ein Bit aus der Vielzahl von den Eingangscode zum ersten Digital zu Analog-Umsetzer bildenden Bits 1 ist, zum Eingangscode hinzuaddiert/subtrahiert wird, und um den Schiebecode zu akkumulieren, wenn die Addition ausgeführt ist, um dadurch die akkumulierte Ausgangsgröße zum/vom Eingangscode zu addieren/subtrahieren, um die Addition/Subtraktion-Ausgangsgröße in der Verriegelungsschaltung zu verriegeln.

sr -

Der digitale Addierer/Subtrahierer spricht auf das Code-Umsetzerausgangssignal von der Verriegelungsschaltung an, um den Schiebecode auszulesen, und zwar basierend auf dem Nicht-Linearitätsfehler von der zweiten Speicherschaltung, und es wird eine Addition bei positivem Schiebecode und: eine Subtraktion bei negativem Schiebecode ausgeführt.

Bei einem weiteren bevorzugten Ausfuhrungsbeispiel kann der Codeumsetzer folgendes aufweisen:

Einen Änderungspunktgenerator zum vorhergehenden Speichern entsprechend jedem Gebiet jeder Digitalgröße, erhalten durch gleiche Segmentierung einer Digital zu Analog-Umsetzkennlinie des originalen Digital zu Analog-Umsetzers durch eine Auflösung, die zweimal höher liegt als die des ersten Digital zu Analog-Umsetzers, wobei ein Änderungspunkt dort vorliegt, wo ein Schiebecode in einem entsprechenden Gebiet in der Kennlinie,geeicht durch die Codeverschiebung, im Codeumsetzer geändert ist, und um auf einen Teil des digitalen Ringangssignales anzusprechen, um die Daten des Änderungspunktes auszulesen,

einen Komparator zum Vergleichen des Teils des digitalen Eingangssignals mit den Daten des Änderungspunktes vom Änderungspunktgenerator, um die Auswahl des einen oder anderen von zwei Schiebecodes zu bezeichnen, wenn zwei Arten von Schiebecodes in dem Gebiet vorhanden sind, einen Schiebecodegenerator zum vorherigen Speichern des Schiebecodes, entsprechend dem Gebiet, wenn eine Art Schiebecode in dem entsprechenden Gebiet vorhanden ist und der Schiebecode durch den Comparator bezeichnet ist, wenn zwei Arten von Schiebecode in dem entsprechenden Gebiet vorhanden sind, und um ferner auf das digitale Eingangssignal anzusprechen, um einen vorbestimmten Schiebecode auszulesen,

und einen Addierer zur Durchführung der digitalen Addit.ion iles aus dem Schiebecodegenerator ausgelesenen Schiebecodes und des digitalen Eingangssignals, um dadurch

- VO

das Ergebnis der Addition an die ersten und zweiten Digital zu Analog-Umsetzer zu liefern.

Gemäß einem weiteren Aspekt der Erfindung weist ein Digital zu Analog-Umsetzer folgendes auf:

Einen originalen oder ursprünglichen Digital zu Analog-Umsetzer zur Erzeugung einer Vollbereichsausgangsgröße eines Teils mit Bit niedriger Ordnung, der stets großer ist als jeder Quantisierungspegel dos Bitteils höherer Ordnung,

und einen Code-Umsetzer zum Anlegen an den originalen Digital zu Analog-Umsetzer eines Eingangscodes, erhalten durch Verschieben des digitalen Eingangssignals um einen vorbestimmten Wert derart, daß eine Beziehung zwischen dem digitalen Eingangssignal und einem analogen Ausgangssignal des originalen Digital zu Analog-Umsetzers im wesentlichen linear ist. Es ist hierbei vorzuziehen, daß der originale Digital zu Analog-Umsetzer eine Kondensatoranordnung aufweist, und zwar angeordnet mit binärer Gewichtung entsprechend einer Folge von Bits höherer und niedrigerer Ordnung des digitalen Eingangssignals, und ferner ist eine analoge Schalteranordnung vorgesehen, um die Verbindung jedes der Kondensatoren der Kondensatoranordnung mit der Bezugsspannung oder Erde zu steuern. Die Klemmen der Kondensatoren der Kondensatoranordnung, die entgegengesetzt zu ihren mit der Analog-Schalteranordnung verbundenen Klemmen liegen, sind miteinander verbunden und ihr gemeinsamer Verbindungspunkt wird als ein Ausgangspunkt des originalen Digital zu Analog-Umsetzers verwendet, von dem eine Digital zu Analog-Umwandlungsausgangsgröße abgenommen wird.

Bei einem bevorzugten Ausführungsbeispiel der Erfindung kann der Code-Umsetzes folgendes aufweisen:

J IJb

- JA -

Eine erste Speicherschaltung zum Speichern eines Schiebecodes, wenn nur ein Bit aus einer Vielzahl von den Einyangscode zum Bitteil höherer Ordnung des originalen Digital zu Analog-Umsetzers bildenden Bit 1 ist, einen Digital-Addierer zum sequentiellen Ausführen der Digitaladdition des Schiebecode, ausgelesen aus der ersten Speicherschaltung,

eine erste Selektorschaltung zum selektiven Abnehmen des Eingangscode, der vorhergehenden AddiLionsausgangsgrdße bzw* der vorliegenden Addi'tionsausgangsgroße vom Digital-Addierer,

eine Verriegelungsschaltung zur Verriegelung eines Ausgangssignals, selektiv abgeleitet von der ersten Selektorschaltung zum Anlegen der verriegelten Ausgangsgroße als ein Ausgangssignal vom Codeumsetzer an den originalen Digital zu Analog-Umsetzer,

und eine Sequenzschaltung zum Steuern, um so aus der ersten Speicherschaltung den Schiebecode auszulesen, und zwar sequentiell aus einem Schiebecode bezüglich Bits höherer Ordnung der Vielzahl von Bits, um zu entscheiden ob oder ob nicht der Schiebecode, wenn nur ein Bit der Vielzahl von Bits, die den Eingangscode zum Bitteil höherer Ordnung des originalen Digital zu Analog-Umsetzers 1 ist, zum Eingangscode hinzuaddiert wird, und um den Schiebecode zu akkumulieren, wenn die Addition gemacht ist, um dadurch die akkumulierte Ausgangsgröße dem Eingangscode hinzuzuaddieren und die Additionsausgangsgröße in der Verriegelungsschaltung zu verriegeln.

Gemäß einem weiteren bevorzugten Ausführungsbeispiel der Erfindung kann der Codeumsetzer folgendes aufweisen: Eine erste Speicherschaltung zum Speichern eines Schiebecodes, wenn nur ein Bit aus einer Vielzahl von den Einyangscode zum Bitteil höherer Ordnung des originalen Digital zu Analoy-Umsetzers 1 ist.

eine zweite Speicherschaltung zum Speichern des Schiebecodes bezüglich eines Nicht-Linearitatsfehlers, erzeugt durch eine Ursache mit Ausnahme von Fehlgewichtungskomponenten, und zwar entsprechend einem Eingangscode zum Bitteil höherer Ordnung des originalen Digital zu Analog-Umsetzers, einen digitalen Addierer/Subtrahierer zum sequentiellen Ausführen der digitalen Addition und Subtraktion des Schiebecodes, ausgelesen aus der ersten Speicherschaltung,

eine erste Selektorschaltung zum selektiven Abnehmen des einen oder anderen Eingangscodes und der vorhergehenden Additions/Sübtr aktionsausgangsgröße , bzw. der vorliegenden Additions/Subtraktionsausgangsgröße vom digitalen Addierer/ Subtrahierer,

eine zweite Selektorschaltung zum Auswählen einer der Ausgangsgrößen der ersten und zweiten Speicherschaltungen, eine Verriegelungsschaltung zum Verriegeln eines Ausgangssignals, selektiv abgenommen von der ersten Selektorschaltung zum Anlegen der verriegelten Ausgangsgröße als ein Ausgungssignal vom Codeumsetzer an clf-n originalen Digital zu Analog-Umsetzer,

eine Sequenzschaltung zur Steuerung, um aus der ersten Speicherschaltung den Schiebecode sequentiell auszulesen, und zwar von einem Schiebecode bezüglich Bits höherer Ordnung aus der Vielzahl von Bits, um zu entscheiden, ob der Schiebecode, wenn nur ein Bit aus der Vielzahl von den Eingangscode zum Bitteil höherer Ordnung des originalen Digital zu Analog-Umsetzers die Zahl 1 ist, dem Eingangscode hinzuaddiert/davon subtrahiert wird, und um den Schi^becode dann zu akkumulieren, wenn die Addition/Subtraktion durchgeführt wird, wodurch die akkumulierte Ausgangsgröße dem Eingangscode hinzuaddiert/davon abgezogen wird, und um die Additions/Subtraktionsausgangsgröße in der Verriegelungsschaltung zu verriegeln . Der digitale Addierer/Subtrahierer spricht auch das Codeumsetzerausqangssignal von der Verriegelungsschaltung an und liest den Schiebecode aus,

basierend auf dem Nicht-Linearitätsfehler von der zweiten Speicherschaltung, wobei eine Addition ausgeführt wird, wenn der Schiebecode positiv ist, während eine Subtraktion dann ausgeführt wird, wenn der Schiebecode negativ ist.

Bei einem weiteren bevorzugten Ausführungsbeispiel der Erfindung kann der Codeumsetzer folgendes aufweisen:

Einen Änderungspunktgenerator für die vorherige Speicherung

- entsprechend jedem Gebiet einer jeden digitalen Größe, erhalten durch gleichmäßige Segmentierung einer Digital zu Analog-Umsetzkennlinie des ursprünglichen Digital zu Analog-Umsetzers mit einer zweifach höheren Auflösung als die des ursprünglichen Digital zu Analog-Umsetzers eines Änderungspunktes, wo ein Schiebecode in dem entsprechenden Gebiet in der Kennlinie geeicht durch die Codeverschiebung im Codeumsetzer geändert ist, und zum Ansprechen auf einen Teil des digitalen Eingangssignals zum Auslesen der Daten des Änderungspunktes, einen Komparator zum Vergleichen des Teiles des digitalen Eingangssignals mit den Daten des Änderungspunktes vom Änderungspunktgenerator, um die Auswahl eines von zwei Schiebecodes zu bezeichnen, wenn in dem Gebiet zwei Arten von Schiebecodes enthalten sind,
einen Schiebecodegenerator zur vorherigen Speicherung

- entsprechend dem Gebiet - des Schiebecodes, wenn eine Art eines Schiebecodes in dem entsprechenden Gebiet vorhanden ist und des Schiebecodes,bezeichnet durch den Komparator , wenn zwei Arten von Schiebecodes in dem entsprechenden Gebiet vorhanden sind, und um auf das Digital-Eingangssignal anzusprechen, um einen vorbestimmten Schiebecode auszulesen,

und einen Addierer zur Ausführung der digitalen Addition des Schiebecodes, ausgelesen aus dem Schiebecodegenerator und des digitalen Eingangssignals, wodurch das Ergebnis

aS

der Addition an den originalen Digital zu Analog-Umsetzer geliefert wird.

Weitere Vorteile, Ziele und Einzelheiten der Erfindung ergeben sich insbesondere aus den Ansprüchen sowie aus der Beschreibung von Ausführungsbeispielen anhand der Zeichnung; in der Zeichnung zeigt:

Fig. IA und IB Diagramme zur Darstellung eines Fehlers

eines originalen DAC und die Möglichkeit seines Tr immens in einem konventionellen DAC;

Fig. 2 eine graphische Darstellung des Ergeb

nisses einer Monte Carlo-Analyse der Elementen Anpassungstoleranz einer Kondensatoranordnung DAC und eines Fehlers der DAC?

Fig. 3 ein Blockdiagramm des Aufbaus eines

digitalen Trimm-DACs in üblicher Bauweise;

Fig. 4 ein Blockdiagramra des Grundaufbaus

eines erfindungsgemäßen DAC;

Fig. 5 ein Diagramm zur Erläuterung der Genauig

keitsverbesserung eines erfindungsgemäßen DAC;

Fig. 6 ein Schaltbild eines erfindungsgemäßen

DAC;

Fig. 7 ein Schaltdiagramm eines weiteren Aus

führ ungsboispiels eines erfindungsgemäßen DAC;

3 Ί 3 b 7 ö

Fig. 8 eine graphische Darstellung einer Kennlinie

eines 3-Bit MDAC zur Erläuterung des Prinzips der Codeumwandlung oder Codeumsetzung gemäß einem weiteren Ausführungsbeispiel der Erfindung;

Fig. 9 eine graphische Darstellung, die einen Teil der in Fig. 8 gezeigten graphischen Darstellung vergrößert wiedergibt;

Fig. 10 ein Flußdiagramm zur Erläuterung des erfindungsgemäßen Codeumwandiungsverfahrens;

Fig. 11 ein Blockdiagramm eines Ausführungsbeispiels eines Codeumwandlers oder Codeumsetzers in einem erfindungsgemäßen DAC;

Fig. 12 ein Diagramm, welches die Arbeitsweise der

Sequenzschaltung im Codeumsetzer gemäß Fig.11 veranschaulicht;

Fig. 13 und 14 Schaltbilder von Ausführungsbeispielen der zwei in Fig. 11 gezeigten Sequenzschaltungen;

Fig. 15 ein Zeitdiagramm mit Wellenformen zur Erläuterung der Arbeitsweisen der Sequenzschaltungen gemäß Fig. 6 und 7;

Fig. 16 ein Blockdiagramm des Grundaufbaus eines Codeumsetzers in einem erfindungsgemäßen DAC;

Fig. 17 eine graphische Darstellung zur Erläuterung des Prinzips der Codeumwandlung gemäß der Erfindung;

- 16 -

Fig. 18 ein Blockdiagrairan eines Ausführungsbeispiels eines Digital-Komparators gemäß Fig. 16;

Fig. 19, 20 und 21 Blockdiagramme von drei Ausführungsbeispieles eines Schlebecodegenerators;

Fig. 22 eine graphische Darstellung zur Erläuterung des Arbeitsprinzips des in Fig. 21 gezeigten Schiebecodegenerators;

Fig. 23 ein Blockdiagrairan eines weiteren Ausführungsbeispiels eines DAC gemäß der Erfindung=

Im folgenden seien nunmehr die bevorzugten Ausführungsbeispiele beschrieben. In einem Digital/Analog-Umsetzer (digital to analog converter = DAC) unter Verwendung des digitalen Trimmverfahrens ist ein originaler DAC erforderlich, der hinsichtlich seiner Kennlinie die folgenden Bedingungen erfüllen muß. Um durch Auswahl der richtigen Ausgangsgrößen aus den diskreten Ausgangsgrößen des originalen DAC einen DAC zu erhalten, der eine zufriedenstellende Linearität besitzt, obwohl der DAC eine niedrigere Auflösung als der originale DAC besitzt, muß der originale DAC eine Reihe dieser richtigen Ausgangsniveaus oder Pegel besitzen.

Ein zulässiger Bereich für die Ausgangspegel, erzeugt wenn der Fehler des originalen DAC innerhalb 1 LSB des DAC beim Trimmen begrenzt ist, ist in Fig. 1A dargestellt. In Fig. 1A bezeichnet das Bezugszeichen A einen idealen Ausgangspegel des zu bildenden DAC, B bezeichnet eine ideale Kennlinie des originalen DAC und C bezeichnet 1 LSB eines DAC, zu erhalten beim Trimmvorgang. In der Fig. 1A muß ebenfalls mindestens ein Ausgangspegel in

ο' b / ö

einem gestrichelten Gebiet existieren, und zwar definiert durch jf1/2 LSB bezüglich des idealen Ausgangspegels A.

Die Wahrscheinlichkeit, daß dieser Ausgangspegel in dem

4 gestrichelten Gebiet existiert beträgt 1 - (1/2) *- 9.3,75%, wie man in Fig. 1A erkennt. Demgemäß kann den obigen Bedingungen nicht in vollkommener Weise Genüge getan werden. Um diese Bedingungen vollständig zu erfüllen, muß der Nicht-Linearitätsfehler eines DAC beim Trimmen innerhalb +1/2LSB liegen, wie dies in Fig. 1B dargestellt ist. Die Wahrscheinlichkeit des Vorhandenseins eines gegebenen Ausgangspegels in dem gestrichelten Gebiet in Fig. 1B beträgt 1-1/4x0 χ 1/4.χ 1/2 = 1. In diesem Falle sind diese Bedingungen vollkommen erfüllt.

Wenn die Auflösung eines DAC erhöht wird, während die Gewichtungselemente bildenden Einheitselemente im DAC gleiche Anpassungstoleranzen besitzen, so wird allgemein ein Absolutwert des Fehlers entsprechend dem Auflösungsanstieg reduziert. Selbst wenn die Anpassungstoleranz eine nicht zufriedenstellende Linearität bei der Auflösung des dem Trimmen unterworfenen DAC vorsieht, kann daher der Linearitätsfehler des originalen DAC auf einen Wert innerhalb + 1/2 LSB begrenzt werden, wenn das originale DAC eine Auflösung besitzt, die relativ höher liegt als das dem Trimmvorgang unterworfene DAC, so daß eine zufriedenstellende Linearität des dem Trimmvorgang unterworfenen DAC durch den oben beschriebenen Trimmvorgang erreicht werden kann. Andererseits bedeutet die Tatsache, daß der Linearitätsfehler auf eine Größe innerhalb des Bereichs von j+1/2 LSB des dem Trimmvorgang unterworfenen DAC durch Vergrößerung der Auflösung den Anstieg der Anzahl der Einheitselemente. Anders ausgedrückt wird die Anpassungstoleranz auf 1//n entsprechend der erhöhten Anzahl (n mal) der Einheitselemente reduziert. Somit wird bei diesem Verfahren

3 13678k

as

η -

der Fehler durch Reduzierung der Anpassungstoleranz klein gemacht.

Fig. 2 zeigt eine Beziehung zwischen einer Anpassungstoleranz eines Einheitselements und einem Ausgangs-Nichtlinearitätsfehler, erhalten durch eine Monte Carlo-Analyse bezüglich eines einfachen Kondensator-DAC, bei dem die Einheitskondensatoren mit 1, 2, 4, 8, gewichtet sind.

Wenn die Auflösung von beispielsweise 12 auf 14 Bits geändert wird, d.h. wenn die Anzahl der Einheitselemente um das Vierfache erhöht wird, so ist der Nicht-Linearitätsfehler gleich dem (der erhalten wird), wenn die Anpassungstoleranz um die Hälfte reduziert wird. Zur vollkommenen Sicherstellung des Trimmvorgangs durch das oben erwähnte Verfahren ist es demgemäß erforderlich, daß eine gewünschte (bestimmte) Linearität erhalten wird« Das Trimmverfahren führt daher das tatsächliche Trimmen nicht aus. Ein Effekt des digitalen Trimmverfahrens besteht darin, daß ein DAC mit einer Auflösung so hoch wie möglich und einer zufriedenstellenden Linearität erhalten wird aus einem originalen DAC mit einer schlechten Arbeitsweise, und zwar geschieht dies durch einen einfachen Trimmprozeß. Das konventionelle Verfahren ist jedoch problematisch insoferne, als, wie oben erwähnt, der digitale Trimmvorgang nicht erfolgreich durchgeführt werden konnte. Das Vorhandensein eines ordnungsgemäßen (richtigen) Pegels ist eine Frage der Wahrscheinlichkeit. Wenn daher die Linearität eines originalen DAC schlechter wird, so wird der Eichungsprozeß zur Auffindung des richtigen Pegels komplizierter und schwieriger» Infolgedessen wird der Trimmvorgang in ineffektiver Weise ausgeführt, da der digitale Trimmvorgang im wesentlichen mit einem komplizierten Trimmverfahren einhergeht.

Zur Lösung dieses Problems und zum Zwecke der Verbesserung des Trimmwirkungsgrades im höchstmöglichen Ausmaße wird

■3 Ί 3 b¹/8-4

die in Fig. 3 gezeigte Anordnung gemäß dem Stand der Technik verwendet. Fig. 3 zeigt eine digitale Eingangssignal-* klemme 1, eine Analogausgangssignalklemme 2, eine Eingangsklemme 3 eines zusätzlichen DAC, einen Analog-Addierer/Subtrahierer 4, einen originalen DAC 5 und einen zusätzlichen DAC 6 zur Erzeugung eines Werts entsprechend einem Linearitätsfehler des originalen DAC 5. Der Linearitätsfehler wird durch den Addierer/Subtrahierer 4 beseitigt. In diesem Falle ist die folgende Bedingung für den zusätzlichen DAC 6 erforderlich. Nimmt man an, daß der Addierer/Subtrahierer 4 keinen l'elilor erzeugt, so muß die Kennlinie (Charakteristik) des zusätzlichen DAC von solcher Art sein, daß ihr Stufenwert 1 LSB des dem Trimmvorgang unterworfenen DAC ist, ferner muß sein Fehler +1/4 LSB oder weniger sein und der volle Bereich (die volle Skala) ist größer als der Maximalfehler des originalen DAC 5. Diese konventionelle Anordnung zeigt jedoch ein Problem hinsichtlich der tatsächlichen Ausbildung des zusätzlichen DAC 6, da die Auflösung des zusätzlichen DAC 6 derart ausgewählt werden muß, daß man den Maximalfehler des originalen DAC 5 berücksichtigt. Ferner kann ein Fehler des analogen Addierers/Subtrahierers 4 nicht dem Trimmvorgang unterworfen werden, so daß sich ein ernstes Problem insoferne ergibt, als die Genauigkeit des DAC nicht durch das digitale Trimmverfahren verbessert wird.

Das oben beschriebene konventionelle Trimmverfahren besitzt eine erhöhte Anzahl von Fehlerquellen, wie beispielsweise den zusätzlichen DAC und den Addierer/Subtrahierer, und es ist schwierig, den Fehler beim derzeitigen Stand der Schaltungstechnologie zu reduzieren. Es besteht daher eine Grenze hinsichtlich der Verbesserung der DAC-Genauigkeit durch den Trimmvorgang, so daß das Trimmen nicht in effektiver Weise ausgeführt werden kann.

Zur Lösung dieser Probleme sieht die Erfindung einen Digital zu Analog-Umsetzer vor, der folgendes aufweist:

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Ein DAC zur Erzeugung einer Ausgangsgröße von Bits höherer Ordnung und einen DAC zur Erzeugung einer Ausgangsgröße von Bits niedriger Ordnung, wobei die Ausgangsgrößen dieser DAC zur Bildung einer DAC-Ausgangsgröße addiert werden. Gemäß einer Kennlinie oder Charakteristik dieses Digital zu Analog-Umsetzers wird die DAC-Ausgangsgröße stets zu dem Zeitpunkt reduziert, wo ein übertrag von den Bits niedriger Ordnung zu den Bits höherer Ordnung erzeugt wird.

Fig. 4 ist ein das Grundprinzip der Erfindung erläuterndes Blockschaltbild. In Fig. 4 ist folgendes dargestellt? Eine Digitaleingangssignalklemme 1, eine Analogausgangssignalklemme 2, ein DAC (im folgenden als MDAC bezeichnet) 7 zur Erzeugung einer Ausgangsgröße entsprechend Eingangsgröße von Bits höherer Ordnung, ein DAC (im folgenden als LDAC bezeichnet) 8 zur Erzeugung einer Ausgangsgröße entsprechend einer Eingangsgröße von Bits niedriger Ordnung, ein analoger Addierer/Subtrahierer 9 und ein Codeumwandler oder Codeumsetzer 10.

Wenn ein voller Bereich des LDAC 8 größer ist als 1 LSB des MDAC 7 und seiner Linearität mit einer Auflösung des LDAC 8 Genüge getan ist, so wird in der Schaltungsanordnung eine Kennlinie erhalten, bei der das DAC-Ausgangssignal dann reduziert wird, wenn ein übertrag vom LDAC 8 zum MDAC 7 erzeugt wird. Ein Beispiel einer derartigen Kennlinie des DAC ist in Fig. 5 dargestellt. In Fig. 5 bezeichnet das Bezugszeichen 11 eine Digital-Eingangs/Analog-Ausgangs-Kennlinie des LDAC 8, mit 12 ist eine Digital-Eingangs/Analog-Ausgangs-Kennlinie des MDAC 7 bezeichnet und mit 13 ist ein Schiebecode einer Digital-Eingangsgröße bezeichnet,während mit 14 eine Eingangs/Ausgangs-Kennlinie des DAC bezeichnet ist, wenn die Digital-Eingangsgröße verschoben ist, und mit 15 schließlich ist eine ideale

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3Ί -

Kennlinie des ursprünglichen DAC bezeichnet. Eine Gesamtkennlinie der DAC-Anordnung besitzt einen Sprung in negativer Richtung, wie dies in Fig. 5 gezeigt ist, wenn ein Übertrag vom LDAC 8 zum MDAC 7 erzeugt wird und jedes Segment der Gesamtkennlinienkurve wird gebildet durch Überlagerung der Kennlinienkurve des LDAC 8 auf jeden Schritt der Kennlinienkurve des MDAC 7, wobei die Position des Sprungs der Startpunkt für die Überlagerung ist. Wie man aus der Darstellung erkennt, wird dann, wenn eine Digital-Eingangsgröße um eine durch die Pfeile 13 angegebene Größe in einer Richtung, angegeben durch die Pfeile 13, verschoben wird, eine Kennlinienkurve erhalten, welche der Linearität der Kennlinie 14 genügt. Die Verschiebung der Digital-Eingangsgröße wird durch den Codeumsetzer 10 (Fig. 4) ausgeführt.

Fig. 6 zeigt ein Ausführungsbeispiel eines erfindungsgemäßen Digital zu Analqg-Umsetzers. In Fig. 6 ist folgendes dargestellt:

Eine digitale Eingangsklemme 1, eine Analog-Ausgangssignalklemme 2, eine Klemme 3 für eine Bezugsspannung Vref,

Analogschalter S_LQ, S^ , S₁^_-1, S_M0, S_M1, ,

^SMm-1' Kondensatoren C_Q0, C^, C^ C^_-1 im LDAC 8

und Kondensatoren C^, ^ ..... C^_{1 ±m MIAC ?> Der} Ausgang des LDAC 8 von £ Bits in der Form einer Kondensatoranordnung C₁^, C - C „ _i , angeordnet in Binär-Gewich-

OU JjO JjC ~* I

tung entsprechend den Bits des digitalen Eingangs ist durch einen Kopplungskondensator C mit dem Ausgang des MDAC 7 der m Bits in der Form einer Kondensatoranordnung C "C_-1 gekoppelt, wobei letztere angeordnet ist in einer Binär-Gewichtung entsprechend den Bits der digitalen Eingangsgröße. Wenn in der Schaltungsanordnung eine Kapazität des Kopplungskondensators C einschließlich der Kondensatoranordnung des LDAC 8 auf der LSB-Seite - gesehen von

rechten Klemme des Kopplungskondensators aus - äquivalent zu einer Einheitskapazität ist, d.h. wenn C = £2 ^t"/(2^t"-1)\x (Einheitskapazität C ) ist, so dient das in Rede stehende DAC als ein DAC üblicher Bauart mit einer Auflösung von i + m Bits, da das Ausgangssignal des LDAC 8 mit 1/2 durch den Kopplungskondensator C multipliziert und zum Ausgang des MDAC 7 addiert wird. Somit wird die Analog-Addition der Ausgangsgrößen des MDAC 7 und des LDAC 8 durch den Kopplungskondensator C , rxu:;geführt. Demgemäß bestimmt die Kapazität des Kopplungskondensators C die Neigung der Eingangs/Ausgangs-Kennlinie des LDAC 8. Wenn insbesondere die Kapazität des Kondensators C größer ist als L2^L /(2^t-1)^ χ (Einheitskapazität C) ,so ist die Neigung der Kennlinienkurve größer als die der idealen Kurve. Wenn in diesem Fall die Kapazität des Kopplungskondensators C in ordnungsgemäßer Weise ausgewählt wird, so geht eine Pegeländerung, hervorgerufen durch einen Übertrag von LDAC 8 zum MDAC 7 stets ins Negative, obwohl ein Fehler,hervorgerufen durch das MDAC 7, betrachtet wird. Wenn demgemäß der Kopplungskondensator C auf einen Wert eingestellt wird, der in der entsprechenden Weise größer ist als der ideale Wert, d.h. i2^L/(2^C- 1)} χ (Einheitskapazität C), so tritt kein positiver Sprung in der Ausgangskennlinie des originalen DAC auf. Wenn ein Nicht-Linearitätsfehler des LDAC 8 auf einen Betrag innerhalb 1/2 LSB der 2^ Auflösung begrenzt ist und die Kapazität des Kopplungskondensators C derart ausgewählt ist, daß der Fehler des MDAC 7 abgedeckt wird, so existiert ein Pegel, bei dem die Linearität 1 LSB des LDAC 8 in der analogen Ausgangsgröße entspricht. Es wird daher ein DAC mit einer zufriedenstellenden Linearität erhalten, und zwar durch Umwandlung des digitalen Eingangssignals in eine digitale Eingangsgröße des originalen DAC, welches zur Erzeugung einer zufriedenstellenden Linearität in der Lage ist.

- S3 -

Fig. 7 zeigt eine weitere DAC-Anordnung, die durch eine einzige Anordnung einer Kondensatoranordnung aufgebaut ist, und zwar anders als beim DAC in Fig. 6, wo zwei gesonderte Kondensatoranordnungen mit Kondensatoren höherer und niederer Ordnung vorgesehen sind. Bei der Schaltung gemäß Fig. 7 werden die Analogschalter S_T_, S_{T Λ} ...... _r S₁. _Λ,

JjU Xi I Xj C. — I

S_Mn/ S_M1 ... S_-1 in Fig. 6 gesteuert, um eine sukzessive Approximation auszuführen. Die Kondensatoren C,--., C₁ ....

UU Ij I

^Ct v _i' ^MO' ^CM1 ···' ^CMm-1 ^wer^^en jeweils mit den folgenden Werten angenommen: 1,1C, 1,1C, 2,2C, ...., dj x 2 ~ )C;

2^Lc, 2^U+1C, , 2^m+e"~¹C,. Der Teil niedriger Ordnung

mit den Kondensatoren C... .... C ₁ entspricht dem LDAC 8.

UU Jj Ι-— I

Ein voller Bereich (Skala) des Teils niedriger Ordnung ist beispielsweise (8,8C/128,8C)·Vref, wenn £ = 3, und ist größer als ein Schritt in den Kondensatoren C„_n bis C_M _.. im Teil höherer Ordnung entsprechend dem MDAC 7 beispielsweise (8C/128,8C).Vref, wenn m = 4 ist. Der DAC im vorliegenden Ausführungsbeispiel· kann anstelle des MDAC 7 und LDAC 8 gemäß Fig. 4 zur Bildung eines ähnlichen DAC verwendet werden.

Wie oben beschrieben wird bei der vorliegenden Erfindung nur der Linearität des LDAC im originalen DAC Genüge getan, und die Kapazität des in Fig. 6 gezeigten Kopplungskondensators C ist beispielsweise größer eingestellt als der Idealwert, so daß das Ausgangssignal stets zu der Zeit abnimmt, wo ein übertrag des Eingangscodes vom LDAC zum MDAC gebildet wird. Infolgedessen kann die Existenz eines Ausgangspegels des DAC, ausgesetzt dem Trimmvorgang, vollständig sichergestellt werden. Der DAC des vorliegenden Ausführungsbeispiels bildet in großem Umfang die Bedingungen des originalen DAC, die das digitale Trimmen gestatten, d.h. die Anpassungstoleranzen der Gewichtungselemente und den Fehler infolge des Analog-Addierers, so daß der digitale Trimmvorgang in effektiver Weise ausyeführt wird.

Im Prinzip kann ein Eichwert oder ein Schiebecode einfach dadurch erhalten werden, daß man der Reihe nach (sequentiell) Pegeldifferenzen addiert, und zwar zum Zeitpunkt, wo ein übertrag des Eingängscodes vom LDAC zum MDAC gebildet wird. Demgemäß ist das Trimmverfahren einfach. Im Falle eines DAC mit einer Kondensatoranordnung kann auch die Chipfläche für den DAC in einem Ausmaß entsprechend der Abschwächung der Toleranzen der Gewichtungselemente reduziert werden, was eine hohe Betriebsgeschwindigkeit für den DAC zur Folge hat. Ferner kann eine perfekte Eichung im Prinzip dadurch erhalten werden, daß man die Zahl der Überträge des Eingangscode vom LDAC zum MDAC speichert oder die Anzahl der Bits des MDAC, d.h. 2 Eichwerte. Demgemäß kann die Kapazität der Speicherschaltung reduziert werden. Dies trägt auch zu einer Verminderung der Chipfläche des DAC bei. Daher kann der erfindungsgemäße DAC in der Form eines IC hergestellt werden.

Fig. 8 zeigt ein Beispiel einer Kennlinie für drei Bit im MDAC. Wie man aus dieser Figur erkennt, hat der Ausgang des DAC stets einen negativen übergang an jedem Übertragspunkt einer Eingangsgröße vom LDAC zum MDAC. Zur Korrektur der Kennlinie auf die ideale Kennlinie gemäß Fig.8 muß die folgende Codeumwandlung vorgenommen werden. Es sei angenommen, daß die Eingangscodes an den Änderungspunkten der Eichungswerte J_, Jw J- ···· sind. Die Eichwerte werden abhängig von den Eingangscode in der Weise ausgewählt, daß ein Eichungswert C ( = 0) ausgewählt wird für den Eingangscode 0 bis J_Q, der Eichungswert C₁ ist für den Eingangscode J_Q bis J₁ ausgewählt usw., und demgemäß werden die ausgewählten Eichungswerte den jeweiligen Eingangscodes hinzuaddiert.

In diesem Falle ist es notwendig, ein Segment der durch J_n bis J₁, J₁ bis J₇ definierten zu finden, zu dem

ein Eingangscode gehört. Im Prinzip wird der Eingangscode sukzessiv mit den Änderungspunktscodes J , Jw J- -.-J verglichen, um einen Code J zu finden, der kleiner ist als der Eingangscode. Sodann wird beurteilt, daß der Eingangscode zu einem Segment J_-1 bis J gehört. In einem extremen Fall erreicht jedoch die Anzahl der Vergleiche die Anzahl der Änderungspunkte J , oder die Zahl entsprechend einer Auflösung des MDAC. Info]gedessen besteht ein Nachteil, daß der obige DAC eine larujo Verarbeitungszeit erforderlich macht. Zudem kann der grundsätzliche Vergleichsvorgang in einer Weise ausgeführt werden, daß einen Änderungspunkt repräsentierende Daten aus einer Speicherschaltung ausgelesen werden und das 2'-Komplement der Daten wird zu den Eingangsdaten hinzuaddiert. Der Vergleichsvorgang benötigt jedoch eine Zugriffszeit zur Speicherschaltung, eine Inversion der ausgelesenen Daten und zwei Additionsverarbeitungen, was somit eine noch längere Verarbeitungszeit zur Folge hat. Dies bedeutet eine starke Verhinderung der Reduktion der Digital zu Analog-Umwandlungszeit im DAC der Fig. 4. Zudem gibt es Probleme insoferne, als der Aufbau der logischen Schaltung zur Durchführung dieser Verarbeitung kompliziert ist, daß insbesondere die Speisekapazität der Speicherschaltung erhöht wird.

Im Hinblick auf obige Ausführungen wird im folgenden ein erfindungsgemäßes Ausführungsbeispiel eines Digital zu Analog-Umsetzers beschrieben, bei dem in erfolgreicher Weise die obengenannten Probleme gelöst sind; dieser erfindungsgemäße Digital zu Analog-Umsetzer kann schnell einen Änderungspunkt bestimmen, und zwar auf der Basis eines Digital-Signals als Teil des Eingangscodes, wodurch die Digital zu Analog-Umwandlungsgeschwindigkeit erhöht und das Ausmaß der Speicherschaltung verhindert wird.

Es sei wiederum auf Fig. 8 Bezug genommen, wo das erfindungsgemäße Codeumwandlungsprinzip in einem erfindungsgemäßen DAC dargestellt ist; Fig. 8 zeigt eine ideale Kennlinie und eine Kennlinie des originalen DAC, wobei die Änderungspunkte der Eichwerte mit J , J.., J₂ .... bezeichnet sind und die Eichwerte oder Shiftcodes sind mit C_Q, Cj ι Qj ···· bezeichnet. In dieser Figur ist die Anzahl m der Bits des MDAC = 3, d.h. m = 3, und ferner sind die Dezimalwerte M des Eingangscodes und die Binärwerte entsprechend den Dezimalwerten enthalten. Ein Fehler C zum Zeitpunkt jedes Übertrags des originalen DAC von η = xn + jl Bits als eine Kombination des MDAC von m Bit und des LDAC von E. Bit ist die Summe eines Fehlers infolge der Verbindung des MDAC mit dem LDAC und eines Fehlers infolge der Gewichtungselemente des MDAC. Wenn der erstere der Fehler mit T„ bezeichnet wird und der letztere mit E_M, entsprechend den Codes des MDAC bezeichnet wird, so ergibt sich die folgende Beziehung.

η M M

Wenn der Fehler des DAC nur durch die Fehlgewichtung von Komponenten hervorgerufen ist oder nicht von der Klemmenspannung und dem Zweigstrom der Schaltungselemente im DAC abhängt, so können die Fehlerkomponenten T_M und E_M wie folgt ausgedrückt werden.

' t_m - τ - M - τ - C Js_{0 2}p-i 3 ₍₂₎

^EM M pio EB_p) (3)

Hierbei ist T ein Digitalwert entsprechend einem negativen übergang der Ausgangskennlinie zurzeit eines Übertrags des Eingangscodes vom LDAC zum MDAC und M ist ein Code

- 27

des MDAC, ausgedrückt in einem Dezimalwert, ρ bezeichnet eine Ordnung individueller Bits, wenn die Anzahl der Bits M (in der Form einer Dezimalzahl) des MDAC entwickelt wird in eine Binärform, und * p_^ ist die Summe der 1 bil-

P^O ²

denden Codes, d.h. ein binär-zu-dezimal umgewandelter Wert. EBp bezeichnet einen Fehler infolge des Gewichtungselements, wenn nur jedes der Bits 1 ist. Die Jj_n EBp ist die Summe der Codes, wenn die Codes in der Binärform entsprechend M 1 ist.

Unter Verwendung der Gleichungen (2) und (3) kann die Gleichung (1) wie folgt umgeschrieben werden:

^Cn - ^T * C pio²^¹) ⁺ p!o^EBP ■

P=O' - pin C T · 2P"¹ + EBp) (4)

i P"¹

Die Fehler C sind gleich einander, wenn die MDAC-Codes im originalen DAC identisch sind. Demgemäß ist für den Schiebecode C_M das Mte Bit C_n = C^, Da ferner T · 2^P~ + EBp ein Schiebe- oder Shiftcode ist, wenn nur das pte Bit des MDAC 1 ist, so kann, wenn dieser Schiebecode mit C bezeichnet wird, die Gleichung (4) durch die folgende Gleichung (5) ausgedrückt werden:

^Cn - ^CM " pio ^Cp

Der Eichungswert C eines willkürlichen Eingangscodes ist die Gesamtsumme des Shiftcodes C der MDAC-Codes in den

P Eingangscodes, die 1 sind. Folglich gilt, wie in Fig.

gezeigt, folgendes:

31 3 G 78.4

Fig. 8, C₁ = C₁, C₂ = C₂, C₃ = C₁ + C₂, C₄ = C₄, C₅ = C₄ + C C₆ = C₄ + C₂, C₇ - C_{4 +} C₂ + C₁.

Fig. 9 zeigt eine vergrößerte Ansicht eines Änderungspunktes der MDAC-Eingangsgröße im originalen DAC und seinen benachbarten Teil; diese Figur ist ähnlich wie Fig. 8 zweckmäßig zur Erläuterung des der Erfindung zugrunde liegenden Prinzips. In Fig. 9 erkennt man, daß ein korrektes Analogsignal dann erhalten wird, wenn der Eingangscode M größer ist als der Code am Änderungspunkt J_M, den Änderungspunkt J kreuzt, wobei der Eichwert C-. im Eingangscode M hinzuaddiert wird und das Ergebnis der Addition als eine Original DAC-Eingangsgröße verwendet wird. In diesem Falle ruft eine Beurteilung, ob der Eingangscode M größer oder kleiner ist als der Code am Änderungspunkt J_M eine Frage hervor. Der Schiebecode C_M kann jedoch genau bekannt sein. Wenn daher der Eichwert C_M dem Eingangscode M hinzuaddiert wird und sodann das Ergebnis der Addition im Bereich von M + 1 in Fig. 9 eingeschlossen ist, so wird beurteilt, daß der Eingangscode M größer ist als der Code am Änderungspunkt J

Ein Eichwert kann daher wie folgt erhalten werden. Ein Eichwert oder Shiftcode wird sukzessive aus einem Bii; höherer Ordnung erzeugt, wenn nur das Bit 1 ist und der Eichwert wird dem Eingangscode hinzuaddiert. Sodann wird beurteilt, ob der Wert des in Rede stehenden Bits des Werts als Ergebnis der Addition des Schiebecodes zum Eingangscode 1 unter 0 ist. Wenn der Wert 1 ist, so wird der Schiebecode akkumuliert, um den Eichwert zu bilden.

Ein Fluß dieses Codeumwandlungsverfahrens gemäß der Erfinding basiert auf dem obenerwähnten in Fig. 10 gezeigten Prinzip. In der Flußdarstellung repräsentiert D_TN einen Eingangscode, D_r__N einen konvergierten Code (einschließlich

eines Codes nach der Umwandlung, erhalten am Ende des Flußvorgangs in Fig. 10), m die Anzahl der Bits des MDAC und C-. einen Schiebecode des Aten Bits. Eine Berechnung des Schiebecodes wird erläutert unter Verwendung eines Beispiels, wo eine ideale Analog-Ausgangsgröße A ideal ist, wenn D als die Digital-Eingangsgröße angelegt wird. Als erstes wird der Schiebecode C, der Digltal-Eingangsgröße D hinzuaddiert. Da das entsprechende Bit in dem MDAC zu diesem Zeitpunkt, d.h. das höchstwertige Bit (A = m = 3) 1 ist, wie man aus Fig. 8 erkennt, so wird der Wert D1 als Resultat der Addition des Schiebecodes C^ zum Eingangscode D als der Code D.,-,, angenommen. Sodann wird der Schiebecode C« zum Code D_{r N} zum Erhalt eines Eingangscodes D₂ hinzuaddiert. Das entsprechende Bit im Code D~, d.h. das zweite Bit (A = 3-1 - 2), gezählt vom MSB aus ist 1, wie man in Fig. 8 erkennt. Demgemäß wird der Code D modifiziert zu D„_ +C. + C_ mit einer weiteren Addi-

IN 4 2

tion des Schiebecodes C₂- D.h. der Schiebecode ist C^ + C₃. In gleicher Weise ist das dritte Bit, gezählt vom MSB aus, wenn der Schiebecode C₁ zu D__._T oder D₀ hinzuaddiert wird gleich 0, so daß der Schiebecode C. + C~ bleibt, ohne eine Addition von C₁, und der Schiebecode C₄ + C₂ wird dem Eingangscode D hinzuaddiert,_ um D„ als den Code D nach der Umwandlung zu erhalten.

Fig. 11 zeigt ein Ausführungsbeispiel eines Codeumsetzers oder Umwandlers in einem Digital zu Analog-Umsetzer gemäß der Erfindung. In Fig. 11 sind folgende Elemente dargestellt: Eine Digital-Eingangsklemme 101, eine Analog-Ausgangsklemme 102, ein Digital-Addierer 104, Speicherschaltungen 105A und 105B in der Form von beispielsweise ROM's, und zwar mit Speicherkapazitäten 2^m χ D (wobei D die Anzahl der Bits ist, die einen Einheitseichwert am Änderungspunkt des MDAC ausdrücken können) bzw. m χ C ,

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(wobei C die Anzahl der Bits angibt, die in der Lage sind, einen Einheitseichwert für jeden Bit anzugeben), Bus-Selektorschaltungen 106A und 106B, Sequenzschaltungen 107A und 1O7B, eine Verriegelungsschaltung 108 und Steuersignalleitungen 109A bis 109G.

Die Tabelle in Fig. 12 veranschaulicht die Arbeitsvorgänge an den entsprechenden Teilen der in Fig. 11 gezeigten Schaltung, und zwar gesteuert durch die Sequenzschaltungen 107A und 107B bezüglich der. Zustände der zwei Bus-Selektorschaltungen (Bus-Selektoren) 106A und 106B. Im ersten Schritt (1) wird ein Steuersignal, geliefert von der Sequenz schaltung 1Q7b an den Bus-Selektor 106A über den Bus-Selektor 106Aangelegt, wodurch die Eingangsklemme C ausgewählt wird. Infolgedessen wird der von der Klemme 101 angelegte Eingangscode D_n in der Verriegelungsschaltung 108 verriegelt. Im nächsten Schritt (2) wählt der Bus-Selektor 1O6B die Eingangsklemme B aus, so daß das ROM 105B zum Auslesen eines Äusgangssignals angesteuert wird, welches zum Addierer 104 übertragen wird, und zwar über die Eingangsklemme B des Bus-Selektors 106B. Im Addierer 104 wird das Ausgangssignal zum Eingangscode D ,verriegelt in Verriegelungsschaltung 108, hinzuaddiert. Die Shiftcodes werden, wenn die einzelnen Bits angelegt werden, beispielsweise die Shiftcodes C-, C₂ und C₄ gemäß Fig. 8 und C_M in Gleichung (5) zuvor im ROM 105B gespeichert. Das ROM 105B ist derart gesteuert, daß die Shiftcodes sequentiell vom MSB ausgelesen werden. Im Schritt (3) beurteilt die Sequenzschaltung 107A, ob der Inhalt eines Bit (A = das m-te Bit) entsprechend dem MSB des ursprünglichen DAC 1 oder Q "ist infolge des Additionsergebnisses. Wenn das Additionsergebnis 1 ist, so wird der Bus-Selektor derart gesteuert, daß die Eingangsklemme A ausgewählt wird, und das Ergebnis der Addition wird zur Verriegelungsschaltung 108 übertragen, wo das Ergebnis verriegelt wird. Wenn das Ergebnis der

Addition 0 ist, so wird der Bus-Selektor 106A derart gesteuert, daß die Eingangsklemme B ausgewählt wird, und der Eingangscode verbleibt in einem verriegelten Zustand in der Verriegelungsschaltung 108. In einem Schritt (4) bleibt die Sequenzschaltung 107A eine Verschiebung vom höchstwertigsten Bit (MSB) zum nächsten Bit (A = A-1), und die Schritte (2) und (3) werden wiederum ausgeführt. Darauffolgend werden die Schritte (2), (3) und (4) wiederholt m mal entsprechend der Anzahl der Bits höherer Ordnung im originalen DAC wiederholt. Das Ergebnis der Addition wird sukzessive in der Verriegelungsschaltung 108 verriegelt. Darauffolgend auf dieses Verfahren wird der Schritt (5) ausgeführt, bei dem der Bus-Selektor 106B seine Eingangsklemme A auswählt, so daß das ROM 105A zum Auslesen eines Inhalts angesteuert wird, der zu dem Code hinzuaddiert wird, der durch die wiederholten Operationen der Schritte (2), (3) und (4) erhalten wurde. Damit dann, wenn bei nicht sichergestellter Linearität ein Fehler in das originale DAC zur Durchführung der Eichung gelangt, wird der Shiftcode infolge des Nicht-Linearitätsfehlers zu diesem Zeitpunkt in dem ROM 105A gespeichert, und zwar entsprechend dem Eingangscode zum Original DAC. Durch das Verfahren des Schritts (5) wird die obenerwähnte Addition für die Eichung ausgeführt. Im Schritt (5) wählt der Bus-Selektor 106B seine Ausgangsklemme A aus und die geeichte Ausgangsgröße wird zur Verriegelungsschaltung 108 übertragen, wo die geeichte Ausgangsgröße verriegelt wird.

In der in Fig. 11 gezeigten DAC-Schaltung können im Handel verfügbare übliche geeignete IC-Komponenten für den Addierer 104, die ROMs 105A und 105B, die Bus-Selektoren 106A und 106B und die Verriegelungsschaltung 108 verwendet werden. Die Seguenzschaltung 107A kann beispielsweise in der inFig.13 gezeigten Weise aufgebaut sein. In der Fig. 13 bezeichnen

- IA -

die Bezugszeichen 111 bis 118 NAND-Gatter, 119 und 120 bezeichnen UND-Gatter, 121 ist ein Inverter, 122 ein üblicher Decodierer, und 123 ist ein üblicher Binärzähler, dessen Ausgangsgröße an den Decodierer 122 angelegt ist. Das Bezugszeichen 124 bezeichnet allgemein m ROM-Treibersignalklemmen zum Anlegen eines Ausgangssignals vom Decodierer 122 an das ROM 105B. 125 bezeichnet die Eingangsklemmen zum Empfang eines Signals entsprechend den Bits höherer Ordnung (m Bits) im Ausgangssignal (m +^ Bits) vom Digitaladdierer 104. 126A und 126B bezeichnen Selektorsignalausgangsklemmen zum Bus-Selektor 106A. Wenn die Wahl- oder Selektsignale an den Klemmen 126A und 126B "1" bzw. "0" sind, so wird die Eingangsklemme A des Bus-Selektors 106A ausgewählt. Wenn die Selektsignale "0" bzw. "1" sind, so wird die Eingangsklemme B des Bus-Selektors 106Aausgewählt. Wenn die Selektsignale an beidenKlemmen 126A und 126B beide "0" sind, und wenn das Signal an der Signalleitung 109C "1" ist, so wird die Eingangsklemme C des Bus-Selektors 106A ausgewählt. Das Bezugszeichen 127 bezeichnet eine Schaltsignaleingangsklemme zum Umschalten zwischen den Eingangsklemmen A und B und C des Bus-Selektors 106A. Das Schaltsignal wird zu den UND-Gattern 119 und 120 übertragen. Bezugszeichen 128 bezeichnet eine Takteingangsklerame zum Zähler 112 und Bezugszeichen 129 bezeichnet eine Rückstelleingangsklemme zu einem Zähler 112„ Das Ausgangssignal vom Decodierer 122 und ein Signal von der Klemme 125 werden an die NAND-Gatter 112 bis 118 geliefert. Die NAND-Ausgangssignale von den NAND-Gattern 112 bis 118 werden an das Vielfacheingangs-NAND-Gatter 111 angelegt, dessen NAND-Ausgangsgröße direkt an das UND-Gatter 119 über den Inverter 121 und UND-Gatter 120 angelegt ist. Entsprechende Signale für die Klemmen 127, 128 und 129 werden von der Sequenzschaltung 107B geliefert, die im einzelnen unter Bezugnahme auf Fig. 13 beschrieben wird.

Ein Taktsignal wird gemäß Fig. 15 über die Klemme 128 an dem Zähler 123 angelegt. Das Ausgangssignal vom Zähler 123 wird an den Decoder 122 geliefert, der seinerseits m Decodeausgangssignale erzeugt, und zwar sukzessiv ausgehend vom größten Wert, und zwar infolge des Taktsignals. Infolge der entsprechenden Decodersignale wird das ROM 105B derart betrieben, daß es wiederholt die in Fig. 12 gezeigten Schritte (2) bis (4) ausführt. Die Zählungen durch den Zähler 123 werden durch m Bits des MDAC ausgeführt. Wenn der Zählerstand des Zählers 123 die Anzahl m der Bits übersteigt, so wird der Zähler 123 durch die Klemme 129 rückgestellt. Die Additionsausgangsgröße entsprechend den Bits m höherer Ordnung des originalen DAC und die Decoderausgangsgröße werden über die NAND-Gatter 112 bis 118 an das NAND-Gatter 111 angelegt. Sodann erzeugt dann, wenn der entsprechende Bit-Wert "1" infolge der Digitaladdition ist, das NAND-Gatter 111 ein "1" Ausgangssignal.

Fig. 14 zeigt ein Ausführungsbeispiel einer Schaltungsanordnung der Sequenzschaltung 107B, wobei RS Flip-Flops 131, 132 133, D Flip-Flops mit Rückstellung 134 bis 141, ein Inverter 142 und ein UND-Gatter 143 vorgesehen sind. Die Flip-Flops 131, 134, 135 ... 140, 141 sind in Kaskade geschaltet, und ein Startsignal ST wird an eine Setz-Eingangsklemme an das Flip-Flop 131 der ersten Stufe von außen angelegt. Ein Takt- oder Clock-Signal CLK wird an die Flip-Flops 134 bis 141 und den Inverter 142 von außen angelegt. Ein Q-Ausgangssignal vom Flip-Flop 134 wird an die Klemme 129 und ebenfalls an die Rückstelleingangsklemme des Flip-Flops 131 angelegt. Ein Q-Ausgangssignal vom Flip-Flop 135 wird zur Signalleitung 109C übertragen. Eine Q-Ausgangsgröße vom Flip-Flop 136 wird an die Rückstelleingangsklemmen der Flip-Flops 132 und 133 angelegt. Eine Q-Ausgangsgröße des Flip-^Flops 140 wird an die Rückstelleingangsklemme

MS

des Flip-Flops 132 angelegt. Eine Q-Ausgangsgröße des Flip-Flops 141 wird an seine Rückstelleingangsklenune und an die Rückstelleingangsklenune des Flip-Flop 133 angelegt. Eine Q-Ausgangsgröße des Flip-Flop 132 wird an die Signalleitung iO9Dund das UND-Gatter 143 angelegt, und eine Q-Ausgangsgröße des Flip-Flop 133 wird an die Klemme 127 geliefert. Ein Ausgangssignal vom Inverter 142 wird an das UND-Gatter 143 angelegt, dessen Ausgangssignal an die Klemme 128 geliefert wird. Es sei angenommen, daß die Anzahl der Flip-Flops 136 bis 139 m ist und wenn der MDAC 8 Bits besitzt, so wird m = 8 erhalten.

Durch Lieferung des Taktsignals CLK und des Startsignals ST - wie in Fig. 15 gezeigt - an die Sequenzschaltung 107B gemäß Fig. 14, erscheinen die in Fig. 15 gezeigten Signale an den Klemmen 127, 128 und 129 und an den Signalleitungen 109C und 109D.

Wie oben beschrieben, erzeugt der Codeconverter gemäß der Erfindung ein Digital-Signal auf (m + £)Bits, wobei das Digitaleingangssignal D _N mit diesem Signal geeicht ist. Diο Diqital-AuHqnnqsqröße vom Cocioumwctndlc<r oder Codeumsetzer wird an den MDAC 7 und den LDAC 8, wie in Fig. 6 gezeigt, angelegt, oder aber die Teile höherer Ordnung und niedriger Ordnung des Einzel-DAC gemäß Fig. 7»

Erfindungsgemäß wird durch die obige Anordnung des Codekonverters die Kapazität der Speicherschaltung beträchtlich vermindert. Die Kapazität der erfindungsgemäßen Speicherschaltung wird wie folgt ausgedrückt (Zahl der Bits des MDAC) χ (Anzahl der den Schiebecode repräsentierenden Bits), wenn der DAC keinen Linearitätsfehler durch eine Ursache erzeugt aufweist, mit Ausnahme des Gewichtens der Komponente. Für den Fall, daß sämtliche Änderungspunkte und die Ver-

Schiebungscodes entsprechend der Auflösung des MDAC gespeichert sind, gilt für die Kapazität der Speicherschaltung folgendes: (Auflösung des MDAC) χ (Anzahl der den Schiebecode repräsentierenden Bits) + (Auflösung des MDAC) χ (Anzahl der die Änderungspunkte repräsentierenden Bits). Man erkennt somit, daß erfindungsgemäß die Speicherkapazität beträchtlich vermindert wird. Wenn der DAC nur den durch die Fehlergewichtungskomponente hervorgerufenen Fehler besitzt, so ist die Speicherkapazität die folgende: (die Anzahl des MDAC) χ (die Anzahl der den Schiebecodes jedes Bit repräsentierenden Bits) + (Auflösung des MDAC) χ (Anzahl der den Schiebecode entsprechend dem Nicht-Linearitätsfehler repräsentierenden Bits). Ein Schiebecode bezüglich eines willkürlichen Codes hängt größtenteils vom negativen übergang/ aber wenig vom Nicht-Linearitätsfehler ab. Wenn ein negativer übergang 10 LSB ist und die Anzahl der Bits des MDAC 8 Bits beträgt, so ist der maximale negative Übergang 256 χ 8 LSB, d.h. entspricht 11 Bits, wohingegen der Nicht-Linearitätsfehler auf einem Bereich innerhalb 3 bis 5 Bits begrenzt werden kann. Demgemäß ist auch in diesem Fall die Verbesserung des Nicht-Linearitätsfehlers bemerkenswert.

Erfindungsgemäß reicht es aus, daß der Zugriff zur Speicherschaltung eine Anzahl von Malen erfolgt, die gleich der Anzahl der Bits des MDAC ist, und daß das Auslese-Ausgangssignal für die Addition usw. verarbeitet wird. Demgemäß wird die Umwandlungszeit in bemerkenswerter Weise vermindert, und zwar verglichen mit einem Fall, wo der Zugriff zur Speicherschaltung, die die Anderungspunkte speichert, eine Anzahl von Malen erfolgt, welche gleich der Anzahl entsprechend der Auflösung des MDAC ist, so daß die ausgelesene Ausgangsgröße mit dem Eingangscode verglichen wird, wie im DAC, in dem sämtliche Anderungspunkte und die Schiebecodes entsprechend der Auflösung des MDAC gespeichert sind.

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Fig, 16 zeigt ein weiteres Ausführungsbeispiel eines erfindungsgemäSen Codekonverterε, verwendet in einem erfindungsgemäßen Digital au Analog-Umsetzer,, In der Zeichnung ist mit dem Bezugszeichen 201 eine Digital-Eingangssignalkienrne bezeichnet, 202 bezeichnet eine Codeumwandlungs-Äusgangssignalklemme sum originalen DAC, 203 ist ein Digital-Komparator, 204 ist eine Jlnderungspunktgeneratorschaltung, 205 ist eine Schiebecodegeneratorschaltung und 206 bezeichnet einen Digital-Addierer. Zur Erläuterung der Arbeitsweise der Schaltung sei angenommen, daß die Anzahl der Bits des Original - DAC η ist, daß die Anzahl der Bits des'MDAC im Original~DÄC m ist, und daE die Anzahl der Bits des LDAC t = η - m ist. Wenn die Anzahl der Bits nach der Eichung k ist, so ist offensichtlich die Ansah! der Bits nach der Eichung kleiner als vor der Eichung- Daher ist k < n. Gebiete in Figo· 17. entsprechen einer Auflösung,, die zweimal höher ist als die Auflösung 2^m des MDAC im originalen DAC, d„h» 2 (πι+1) ^ ^₀ ^_aß ^^_e g^iet© durch ein Signal des eine höhere Ordnung besitsenden (m + 1) Bit im Eingangscode diskriminiert werden können. Somit wird, wie in Fig„ 17 gezeigt, ein Signal der eine niedrigere Ordnung aufweisenden Cη - (m + 1)3 Bits an den Änderungspunktcodes J_Q, J^₁ J₂? ··· zuvor in der Hnderungspunktgeneratorschaltung 204, wie beispielsweise einem ROM gespeichert, und zwar entsprechend einem Signal der eine höhere Ordnung aufweisenden (m + 1) Bits im Eingangscode» Wenn in diesem Gebiet kein Änderungspunkt existiert, so wird in der Schaltung 2O4 0 gespeichert. In gleicher Weise wird der Schiebecode C_ s³ 0, C., C„, ... in diesem Gebiet zuvor in der Schiebecodegeneratorschaltung 205 gespeichert, und war entsprechend einem Signal der eine höhere Ordnung aufweisenden (m■ + 1) Bits»

Wenn der Digital-Elngangscode an die Klemme 201 angelegt wird, so wird das Signal der eine höhere Ordnung besitzenden

I J b V ö

(m + 1) Bits an die Änderungspunktgeneratorschaltung 204 geliefert, so daß ein Gebiet bezeichnet wird. Die Änderungspunktgeneratorschaltung 204 erzeugt ein Signal der eine niedrigere Ordnung besitzenden (n - m - 1) Bits, wenn ein Änderungspunkt in dem Gebiet existiert, und wenn der Änderungspunkt nicht in dem Gebiet existiert, so erzeugt die Generatorschaltung 204 ein 0. Der Digitalkomparator 203 vergleicht die Codedaten der eine niedrige Ordnung besitzenden (n - m - 1) Bits im digitalen Eingangssignal mit dem Ausgangssignal von der Änderungspunktgeneratorschaltung 204. Wenn die Eingangscodedaten größer sind als das Ausgangssignal, so wird ein Übertragssignal vom Digitalkomparator 203 erzeugt. D.h., wenn ein Änderungspunkt im Gebiet existiert, so existieren zwei Arten von Schiebecodes im Gebiet, und daher wird ein gewünschter der beiden Schiebecodes durch den Vergleichsvorgang ausgewählt. Es sei angenommen, daß der kleinere Schiebecode dieser Schiebecodes entsprechend dem Gebiet in der Schiebecodegeneratorschaltung 205 gespeichert wird, wobei die Schiebecodegeneratorschaltung 205 derart betrieben wird, daß die den gespeicherten Schiebecode dann erzeugt, wenn der Eingangscode klein ist und einen Schiebecode entsprechend dem nächsten Gebiet dann erzeugt, wenn der Eingangscode groß ist. Wenn andererseits der größere Schiebecode dieser Schiebecodes entsprechend dem Gebiet in der Schiebecodegeneratorschaltung 205 gespeichert wird, so wird diese Schiebecodegeneratorschaltung 2O5 derart betrieben, daß sie den gespeicherten Schiebecode dann erzeugt, wenn der Eingangscode groß ist, und daß ein Schiebecode entsprechend dem vorhergehenden Gebiet dann erzeugt wird, wenn der Eingangscode klein ist. Durch die obige Arbeitsweise kann ein Schiebecode zum Eichen eines Eingangscodes entsprechend jedem Eingangscode aus der Schiebecodegeneratorschaltung 205 erhalten werden. Schließlich werden der Schiebecode und der Eingangscode durch den Digital-

Addierer 206 addiert und die Additionsausgangsgröße wird an den originalen DAC (nicht gezeigt) angelegt, und zwar als ein geeichter Eingangscode, geeicht entsprechend dem Eingangscode, so daß das originale DAC eine Analogausgangsgröße in richtiger Weise dem Eingangscode entsprechend erzeugt. Es sei darauf hingewiesen, daß die Anzahl der Bits des Eingangscodes kleiner ist als diejenige des originalen DAC₁, und der Schiebecod® wird auf die Auflösung des origi™ . nalen DÄC derart eingestellt, daß der Addierer 206 die Addition in einer Weise ausführt, daß die MSBs miteinander zusammenfallen.

Fig» 18 zeigt ein Blockschaltbild eines Ausführungsbeispiels des Digitalkomparators 2O3 „ v/obsi mit 211 ein Übertragsaddierer bezeichnet ist, um nur ein Übertragssignal zu erzeugen» Die Änderungspunktganeratorschaltung 204 im vorliegende» Ausführungsbeispiel ist durch eine Speicherschaltung sur Speicherung von 2-=Komplimenten aufgebaut» Im Übertragsaddierer 211 werden dann 2-Komplimsnts eines der A-Bit-Digitalwerte sum anderen A-Bit-Digitalwert hinzuaddiert, und der Digitalvergleich wird dadurch ausgeführt, daß man beurteilt, ob sich sich eine Übertragsausgangsgröße zum (A + 1)ten Bit der Addition ergibt» Somit kann der Vergleichsvorgang dadurch realisiert werden, daß man das 2-Kompliment des Digitalcodes der eine niedrige Ordnung aufweisenden (n - m = 1)-Bits im Digitalcode an einem Änderungspunkt in der Ändsrungspunktgeneratorschaltung 204 speichert, und zwar durch einfache Verwendung des Übertragsaddierers 211.

unter Bezugnahme auf die Figuren 19, 20 und 21 werden drei Ausführungsbsispiele der Schiebecodegeneratorschaltung 205 beschrieben» In diesen Ausführungsbaispielen sei angenommen, daß der kleinere Schiebecode bezüglich eines Gebiets gespeichert ist» In Pig» 19 bezeichnet 211 eine Speicher-

O 10 0/04

In Fig. 19 bezeichnet 211 eine Speicherschaltung und einen Addierer. Die Schiebecodes werden aufeinanderfolgend in der Speicherschaltung 221 gespeichert, und zwar entsprechend einem Signal der eine höhere Ordnung aufweisenden (m + 1) Bits im Eingangscode. Wenn die Daten der eine niedrigere Ordnung aufweisenden (n - m - 1) Bits im Eingangscode großer ist als der Wert des Änderungspunkts, so wird eine logische "1" vom Komparator 203 an den Addierer 222 angelegt, und diese logische "1" wird dem Eingangscode von der Klemme 1 hinzuaddiert. Dies bedeutet, daß das Gebiet des Schiebecodes um eins verschoben wird, wodurch ein in korrekter Weise geeichter Schiebecode aus der Speicherschaltung 221 erhalten wird. Im umgekehrten Sinne erzeugt der Komparator 203 eine logische "0" und der Schiebecode in dem Gebiet wird aus der Speicherschaltung 221 erhalten.

Bei dem in Fig. 20 gezeigten Ausführungsbeispiel wird die Additionsbetriebsgeschwindigkeit in Fig. 19 beseitigt, wodurch die Geschwindigkeit des Umwandlungsvorgangs erhöht wird. Die Schiebecodegeneratorschaltung 205 weist eine Speicherschaltung 231, einen Bus-Selektor 232 und einen Addierer 233 auf, und zwar für die vorherige Durchführung der Addition von +1. Beim vorliegenden Ausführungsbeispiel gilt wie beim Ausführungsbeispiel gemäß Fig. 19 folgendes: Wenn die Komparatorausgangsgröße "1" ist, so wird ein Signal in dem +1 stets an den Eingangscode angelegt ist, durch die Eingangskleinme A des Bus-Selektors 232 ausgewählt, um Zugriff zur Speicherschaltung 231 zu erhalten. Demgemäß kann derSchiebecode im nächsten Gebiet entsprechend dem Eingangscode aus der Speicherschaltung 231 erhalten werden. Im umgekehrten Fall wird die Eingangsklemme B des Bus-Selektors 232 ausgewählt, so daß der Schiebecode entsprechend bei dem Kingangscode aus der Speicherschaltung 231 erzeugt wird. In dieser Anordnung trägt die Betriebsgeschwindigkeit des Bus-Selektors anstelle einer Ansprech-

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zeit des Addierers 222 im Auüführungsboispiöl gemäß Ki<j. zu einer Gesamtcodeumwandlungsgeschwindigkeit bei. Normalerweise kann die Arbeitsgeschwindigkeit oder Betriebsgeschwindigkeit des Bus-Selektors verkürzt werden, so daß die Codeumwandlungsgeschwindigkeit in diesem Ausmaß schneller gemacht werden kann.

Das Ausführungsbeispiel gemäß Fig. 21 ist derart ausgelegt,, daß das Auftreten von Verzögerungszeiten im Addierer und bei der Speicherschaltung vermieden werden, wodurch die Codeumwandlungszeit verbessert i^ird. Die Schiebecodegeneratorschaltung 205 besteht aus zwei Speicherschaltungen 241 und 242, dem Bus-Selektor 243, einem exklusiven ODER-Gatter 244 und einem Addierer 245, um stets +1 hinzuzuaddieren. Der ordnungsgemäße Eichwert entsprechend den eine höhere Ordnung aufweisenden η-Bits des Eingangscodes wird in der Speicherschaltung 242 gespeichert, was im folgenden noch beschrieben wird. Die Daten der (m + 1) Bits höherer Ordnung im Eingangscode werden an den Addierer 245 geliefert, wo diesen Daten +1 hinzuaddiert wird, und aus dem Ergebnis der Addition wird das Borgen eines Bits durchgeführt, so daß man eine Ausgangsgröße von m Bitü höherer Ordnung erhält. Entsprechend dieser m Bitausgangsgröße wird ein richtiger oder ordnungsgemäßer Eichwert oder Verschiebecode in die Speicherschaltung 241 eingeschrieben, was im folgenden noch erläutert wird. An das exklusive ODER-Gatter 244 wird ein Signal des mten Bit geliefert, und zwar gezählt ausgehend vom MSB im Eingangscode, und das Ausgangssignal vom Komparator 203. Ein Exklusiv- oder Ausgangssignal vom exklusiven ODER-Gatter 244 wird als ein Selekt- oder Wähl-Signal an den Bus-Selektor 243 angelegt. An die. Eingangsklemmen A und B des Bus-Selektors 243 werden Ausgangssignale angelegt, die aus den Speicherschaltungen 241 bzw. 242 ausgelesen sind. Als Ergebnis wird eines der Auslese-Signale

3Ί307

entsprechend einem Selekt-Signal ausgewählt und sodann an den Addierer 206 geliefert.

Im folgenden wird die Arbeitsweise der Schaltungsanordnung gemäß Fig. 21 unter Bezugnahme auf Fig. 22 beschrieben. In Fig. 22 ist die Beziehung zwischen einem Gebiet dargestellt, welches in gleichmäßiger Weise durch die Auflösung der m Bits des MDAC und der Schiebecodes und der Änderungspunkte segmentiert ist, und ferner eine Beziehung zwischen einem Gebiet, welches gleichmäßig segmentiert ist durch die Auflösung der (m + 1) Bits, die zweimal höher liegt als die des MDAC und der Schiebecodes und Änderungspunkte. Es sei angenommen, daß ein Gebiet 2 in gleicher Weise durch m Bits segmentiert ist. Das Gebiet 2 besitzt zwei Änderungspunkte J„ und J₃, und sein Gebiet kann drei Schiftcodes C₂, C₃ und C₄ besitzen. Die Änderungspunkte werden als J„ und J, für die Gebiete 3 und 4 gleichmäßig segmentiert durch die Auflösung von (m + 1) diskriminiert. Wenn demgemäß der Code des (m + 1)ten Bit,gezählt vom MSB aus gleich "0" ist, so ist der Schiebecode C₉, wenn die- (n - m - 1) Bits der niedrigen Ordnung im Eingangscode kleiner sind als der Code der(n - m - 1) Bits niedriger Ordnung am Änderungspunkt J-. Wenn andererseits die erstgenannte Größe größer ist als die letztgenannte, so ist der Schiebecode C^. In einem Falle, wo der Code des (m + l)ten Bit vom MSB "1" ist, so ist der Schiebecode C₃, wenn die (η - m - 1) Bits niedriger Ordnung im Eingangscode kleiner sind als der Code der (n - m - 1) Bits niedriger Ordnung am Änderungspunkt J₃₁ Wenn andererseits die erstgenannte Größe größer ist als die letztgenannte, so ist der Schiebecode C..Wenn ein Gebiet gleichmäßig segmentiert durch m Bits zwei Schiebecodes enthält, so wird der größere Schiebecode dieser beiden Codes in der Speicherschaltung 242 gespeichert. Das Gebiet enthält drei Schiebecodes, wobei

der Zwischenschiebecode, d.h. C. in diesem Falle, in der Speicherschaltung 242 gespeichert ist und der Schiebecode, der der niedrigste in der Ordnung ist, d.h. in diesem Falle C₂, wird in der anderen Speicherschaltung gespeichert. C-, wird im nächsten Gebiet der Speicherschaltung 242 gespeichert. Es i:.t demgemäß möglich, zwischen den Schiebecodes C₃, C₃ und C₄ zu diskriminieren, und zwar durch Betreiben der Speicherschaltung 241 mit dem m Bitsignal im Eingangscode„ Im Falle der Schiebecodes C₂ und C, oder der Schiebecodes C₃ und C₄ kann diskriminiert werden, und zwar abhängig davon, ob der Wert der (m + 1) Bits im Eingangscode geradzahlig oder ungeradzahlig isit. Ferner kann die Kombination von C₉ und C₃ oder C₃ und C. durch die Ausgangsgröße vom Komparator 203 diskriminiert werden, und abhängig davon, ob der Wert der (m + 1) Bits im Eingangscode 1 oder 0 ist.Ob der Wert des (m + l)ten Bit im Eingangscode 1 oder 0 ist, kann dadurch beurteilt werden, daß man prüft, ob ein Übertrag zum nächsten Bit vorliegt, wenn +1 zum Wert des (in + l)ten Bit hinzuaddiert wird.

Wenn der Wert 1 ist, so hat der Addierer 245 keinen übertrag und der Einqangscode zur Speicherschaltung 241 ist koirtzident mit dem Eingangscode zur Speicherschaltung 242. In diesem Falle erzeugt die Speicherschaltung 241 den Schiebecode C_„ Im Falle daß der Wert 0 ist, besitzt der Addierer 245 einen Übertrag und «Jie Adresse in der Speicherschaltung 241 wird um 1 verschoben, so daß der Schiebecode C. aus der Speicherschaltung 241 erzeugt wird. Die

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Speicherschaltung 242 erzeugt den Schiebecode C₃ unabhängig von der 0 oder 1. Somit werden entsprechend mit einer 0 oder 1 des Signals der (m + 1) Bits höherer Ordnung im Eingangscode die geeichten Werte der zwei Kombinationen _t d.h. C₂ und C₃ bzw. C₃ und C₄ durch die Speicherschaltungen 241 und 242 erzeugt. Die Diskrimination oder Unterscheidung der Kombination von C₉ und C, oder C-, und C. kann da-

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durch realisiert werden, daß man ein Exklusiv- oder Ausgangssignal des Komparatorausgangssignals und des Signals des (m + 1)ten Bits im Eingangssignal erhält, wie dies in Fig. 21 gezeigt ist. Somit werden beim Aufbau gemäß Fig. 21 die Speicherschaltungen 241 und 242 gleichlaufend mit dem Betrieb der Speicherschaltung 204 betrieben, um Änderungspunkte zu erzeugen. Demgemäß wird die Betriebsgeschwindigkeit des Gesamtcodekonverters durch die langsamere Betriebsgeschwindigkeit dieser Speicherschaltung 204 oder der Speicherschaltung 241 und 242 bestimmt. Die Betriebsgeschwindigkeit der Speicherschaltung als der Anderungspunktgeneratorschaltung 204 ist im wesentlichen von gleicher Größenordnung wie die Betriebsgeschwindigkeit der Speicherschaltungen. Infolgedessen erkennt man, daß für die Schiebecodegeneratorschaltung 20 5 die Schaltungsanordnung der Fig. 21 eine niedrigere Geschwindigkeit der Speicherschaltung als die Schaltanordnung der Fig. 19 oder 20 gestattet. Die gesamte Kapazität der Speicherschaltungen 241 und 242 in Fig. 21 ist 2^m+1 χ K (K ist die Anzahl der Bits, die zum Ausdrucken des Schiebecodes in der Lage sind), wie dies auch im Falle der Fig. 19 oder 20 zutrifft.

Fig. 23 zeigt ein Ausführungsbeispiel eines Digital zu Analog-ümwandlers gemäß der Erfindung, in dieser Figur verwendet der Digital zu Analog-ümwandler die jeweils entsprechenden Teile, wobei Einzelheiten in den Fig. 16, 18 und 21 offenbart sind, und somit gleiche Bezugszeichen benutzt werden, um auf die entsprechenden Teile der Fig. 16, 18 und 21 Bezug zu nehmen. In dieser Schaltungsanordnung wird ein Ausgangssignal vom Digital-Addierer 206 von 15 Bit an einen originalen DAC 250 geliefert. Der originale DAC 250 besitzt in diesem Ausführungsbeispiel einen MDAC 251 und

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einen LDAC 252, wobei jeder eine Serienschaltung aus einer Kondensatoranordnung und einer Analogschalteranordnung aufweist, und wobei ferner eine Bezugsspannungsquelle 253 , im Kopplungskondensator 254 und ein Operationsverstärker 255 vorgesehen sind. Kin Analog-Umwandlungausgangssignal wird an der Ausgangsklemme 256 gebildet.

Wenn bei dieser Anordnung der volle Boreich oder die voLle Skala: des LDAC 25 2 größer als 1 LSB des MDAC 251 ist und seiner Linearität bei der Auflösung des LDAC 252 Genüge getan ist, so wird eine Kennlinie erhalten, bei der eine Analog-Ausgangsgröße zum Zeitpunkt eines Übertrags des Eingangscodes vom LDAC 252 auf den MDAC 251 abnimmt. Ein negativer Übergang tritt auf zum Zeitpunkt eines Übertrags des Eingangscodes vom LDAC 252 zum MDAC 251, und die Gesamtkennlinie ist als die Kurve aufgetragen, wo die Kennlinienkurve des LDAC 252 mit der Kennlinie des MDAC 251 überlagert ist, und zwar ausgehend von einem Startpunkt, wo der Übertrag des Eingangscodes vom LDAC 252 zum MDAC 251 erzeugt wird. Bei dieser Anordnung ist eine Kennlinie mit einer hinreichenden Linearität erhältlich, und zwar durch Verschieben der Digital-Eingangsgröße durch den Codeumsetzer.

In Fig. 23 sind die Bits der höheren Ordnung und die Bits der niedrigeren Ordnung im originalen DAC 25Ü jeweils 8 Bits und der Codekonverter führt die Eichung aus, wodurch ein 15-Bit Digital zu Analog-Konverter gebildet wird. Die DA-Unuvandlungsgeschwindigkeit dieses Ausführungsbeispiels wird bestimmt durch die Summe der entsprechenden Geschwindigkeiten der ROMSs 241 und 242, des Übertragsaddierers 211, des Bus-Selektors 243, des 15-Bit-Addierers und des originalen DAC 250. Wenn beispielsweise der in Fig. 23 gezeigte Digital zu Analog-Konverter oder Umsetzer

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in der Form eine^LSI unter Verwendung eines üblichen CMOS-Prozesses hergestellt wird, so sind die Betriebsgeschwin-' digkeiten der entsprechenden Teile die folgenden: 300 bis 500 ns, 100 ns, 100 ns,100 ns und 1 bis 1,5 -us. Die Betriebsgeschwindigkeiten des originalen DAC 250 von 1 bis 1,5 ils werden später beschrieben. Als Ergebnis erhält man eine Gesamtumwandlungszeit von 1,6 bis 2,3 us oder ungefähr 500 bis 600 ksps (kilo samples (Tastungen) pro Sekunde).

Der DAC des vorliegenden Ausführungsbeispiels ist insbesondere dann effektiv, wenn die Geschwindigkeit des ROM klein ist. Hinsichtlich der Geschwindigkeit des originalen DAC sei folgendes ausgeführt: Wenn ein Einheitskondensator in der Kondensatorreihe IpF ist, die Elementenger: nauigkeit im LSI ungefähr 1,26% beträgt und ein Fehler in den 8 Bits niederer Ordnung 0_r04 LSB beträgt, so ist der Eichbedingung bei der Erfindung hinreichend Genüge get'an. Die Beruhigungszeit der Kondensatoranordnung kann ungefähr 500 bis 700 ns betragen, obwohl dies von der Abmessung der Schalter abhängt. Die Betriebsgeschwindigkeit des Addierers kann ungefähr 500 bis 800 ns betragen, und somit ist die BeLriebszeit für den gesamten originalen DAC ungefähr 1 bis 1,5 Ais. ." - .

Eine derartig bemerkenswerte Geschwindigkeitsverbesserung kann auch in dem Fall erreicht werden, wo die Schiebecodegeneratorschaltung gemäß Fig. 19 oder 20 verwendet wird.

Der MDAC 251 und der LDAC 252 im originalen DAC 250 gemäß Fig. 23 kann die Schaltungsanordnung gemäß Fig. 6 oder 7 verwenden.

Wie man aus der vors behenden Beschreibung erkennt,kann die Umschaltung des Schiebecodes gemäß der Erfindung inner-

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halb einer kurzen Zeit erfolgen, und zwar auf der Basis eines digitalen Signals, welches ein Teil des Eingangscodes ist, so daß der DAC mit einer hohi;n Auflösung und hoher Genauigkeit hergestellt werden kann, und zwar in der Form der LSI mit einer weiteren Verbesserung der Umwandlungsgeschwindigkeit (Konversionsgeschwindigkeit) de« DAC.

Zusammenfassend sieht somit die Erfindung einen Digital zu Analog-Umsetzer vor, der einen ersten Digital zu Analog-Umsetzer zur Erzeugung eines Ausqangssignals mit Bits höherer Ordnung aufweist* ferner ist ein zweiter Digital zu Analog-Umsetzer vorgesehen, um eine Vollbereichsausgangsgröße als ein Ausgangsignal der Bits niedrigerer Größenordnung vorzusehen, und zwar stets größer als der Ausgangswert (1 LSB) entsprechend einem Bit einer Digital-Eingangsgröße des niedrigstwertigen Bits des ersten Digital zu Analog-Umsetzers. Ferner sind Additionsmittel vorhanden, um das Ausgangssignal vom ersten Digital zu Analog-Umsetzer zum Ausgangssignal vom zweiten Digital zu Analog-Umsetzer hinzuzuaddieren, um ein analoges Ausgangssignal zu erzeugen. Schließlich ist. ein Codeumwandler vorhanden, um an die ersten und zweiten Digital zu Analog-Umsetzer einen Eingangscode anzulegen, der erhalten wurde durch Verschieben eines Digital-Eingangssignals, angelegt an die ersten und zweiten Digital zu Analog-Umsetzer um einen gegebenen Wert derart, daß eine Beziehung zwischen dem digitalen Eingangssignal und dem analogen Ausgang^siynal im wesentlichen linear gemacht wird. Das erfindungsgeniaße Trimmverfahren erfolgt in perfekter Weise digital, und zwar ohne einen analogen Addierer/Subtrahierer und ohne zusätzlichen Digital zu Analog-Umsetzer. Daher wird die Digital zu Analog-Umwandlung mit einer hohen Geschwindigkeit mit hoher Genauigkeit ausgeführt. Der Digital zu Analog-Umsetzer kann durch die IC-Technik hergestellt werden.

Claims (10)

Patentansprüche

1. Digital zu Analog-Umsetzer, gekennzeichnet durch: .

einen ersten Digital zu Analog-Umsetzer (7) zur Erzeugung eines Ausgangssignals von Bits höherer Ordnung?

einen zweiten Digital zu Analog-Umsetzer (8) zur Erzeugung einer Vollbereichsausgangsgroße als ein Ausgangssignal von Bits niedriger Ordnung, wobei diese stets großer ist als jeder Quantisierungspegel des ersten Digital zu Analog-Umsetzers (7);

Additionsmittel zum Addieren des Ausgangssignals von dem ersten Digital zu Analog-Umsetzer zum Ausgangssignal vom zweiten Digital zu Analog-Umsetzer zur Bildung eines analogen Ausgangssignals und

einen Codeumwandler zum Anlegen an die ersten und zweiten Digital zu Analog-Umsetzer eines Eingangscodes, erhalten durch Verschieben eines Digital-Eingangssignals, angelegt an die ersten und zweiten Digital zu Analog-Umsetzer durch einen vorbestimmten Wert derart, daß die Beziehung zwischen dem digitalen Eingangssignal und dem analogen Ausgangssignal im wesentlichen linear gemacht wird.

2. Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß der erste Digital zu Analog-Umsetzer eine erste Konden~utoranordnung aufweist, und zwar mit Kondensatoren, angeordnet mit einer binären Gewichtung entsprechend eiiiur Folge von Bits höherer Ordnung des digitalen Eingangssignals und mit einer ersten Analog-Schaltungsanordnung mit Analog-Schaltern zur Steuerung der Verbindung

jedes der Kondensatoren der ersten Kondensatoranordnung mit einer Bezugsspannung oder Erde, wobei der zweite Digital zu Analog-Umsetzer eine zweite Kondensatoranordnung aufweist, und zwar mit Kondensatoren angeordnet mit einer Binärgewichtung entsprechend einer Folge von Bits niedriger Ordnung des digitalen Eingangssignals, wobei ferner eine zweite Analog-Schalteranordnung vorgesehen ist, die Analog-Schalter aufweist, um die Verbindung jedes der Kondensatoren der zweiten Kondensatoranordnung mit der Bezugsspannung oder Erde zu steuern, wobei ferner die entsprechenden Klemmen der Kondensatoren in der ersten Kondensatoranordnung, die entgegengesetzt zu ihren mit den Arialog-Schaltern in der ersten Analog-Schalteranordnung verbundenen Klemmen liegen, gemeinsam in Verbindung stehen und wobei der gemeinsame Verbindungspunkt als ein Ausgangspunkt des ersten Digital zu Analog-Umsetzers Verwendung findet und wobei ferner die Klemmen der Kondensatoren der zweiten Kondensatoranordnunq, die entgegengesetzt zu ihren mit den Analog-Schaltern in der zweiten Analog-Schalteranordnung verbundenen Klemmen liegen, gemeinsam miteinander verbunden sind, wobei dieser gemeinsame Verbindungspunkt als ein Ausgangspunkt des zweiten Digital zu Analog-Umsetzers Verwendung findet, wobei schließlich die Ausgangspunkte der ersten und zweiten Digital zu Analog-Umsetzer durch einen Kopplungskondensator in Verbindung stehen, dessen Kapazität derart ausgewählt ist, daß eine Äquivalentkapazität hei Betrachtung des zweiten Digital zu Analog-Umsetzers einschließlich des Kopplungskondensators vom Eingangspunkt des ersten Digital zu Analog-Umsetzers größer ist als eine Einheitskapazität des ersten Digital zu Analog-Umsetzers.

3. Umsetzer nach Anspruch 1 und/oder 2, dadurch gekennzeichnet , daß der Codeumsetzer folgendes aufweist:

eine erste Speicherschaltung zum Speichern eines Schiebecodes, dann, wenn ein Bit aus einer Vielzahl von Bits, die den Eingangscode zum ersten Digital zu Analog-Umsetzer bilden 1 ist;

einen Digital-Addierer zum sequentiellen Ausführen einer Digital-Addition des Schiebecodes, ausgelesen aus der ersten Speicherschaltung;

eine erste Selektorschaltung zum selektiven Ableiten des Eingangscodes, der vorhergehenden Additionsausgangsgröße oder der vorliegenden Additionsausgangsgröße von dem Digital-Addierer;

eine Verriegelungsschaltung zur Regelung eines Ausgangssignals, selektiv abgeleitet aus der ersten Selektorschaltung, um die verriegelte Ausgangsgröße als ein Ausgangssignal von dem Codeumsetzer an die ersten und zweiten Digital zu Analog-Umsetzer anzulegen und

eine Sequenzschaltung zum Steuern in der Weise, daß aus der ersten Speicherschaltung der Schiebecode ausgelesen wird, und zwar sequentiell von einem Schiebecode bezüglich der Bits höherer Ordnung aus der Vielzahl der Bits, um zu entscheiden, ob oder ob nicht der Schiebecode ^ wenn nur ein Bit der Vielzahl von Bits, die den Eingangscode zu dem ersten Digital zu Analog-Umsetzer bilden, 1 ist, dem Eingangscode hinzuaddiert wird, und um den Schiebecode dann zu akkumulieren, wenn die Addition durchgeführt wird, wodurch die akkumulierte Ausgangsgröße zum Eingangscode hinzuaddiert wird und um die Additionsausgangsgröße in der Verriegelungsschaltung zu verriegeln.

4. Umsetzer nach einem oder mehreren der vorhergehenden Ansprüche, insbesondere nach Anspruch 1, dadurch gekennzeichnet , daß der Codeumsetzer (code converter) folgendes aufweist:

eine erste Speicherschaltung zum Speichern eines Schiebecodes, wenn nur ein Bit aus einer Vielzahl von Bits, die den Eingangscode zu dem ersten Digital zu Analog-Umsetzer bilden 1 ist;

eine zweite Speicherschaltung zum Speichern des Schiebecodes bezüglich eines Nicht-Linearitätsfehlers., der erzeugt wurde durch eine Ursache mit Ausnahme von Fehlgewichtungskomponenten und einem Eingangscode zu dem ersten Digital zu Analog-Umsetzer entspricht;

einen digitalen Addierer/Subtrahierer zur sequentiellen Durchführung einer digitalen Addition/Subtraktion des Schiebecodes,'der aus der ersten Speicherschaltung ausgelesen wurde;

eine erste Seltktorschaltung zum selektiven Ableiten des Eingangscodes, der vorhergehenden Additions/Subtraktions-Ausgangsgröße oder der vorliegenden Additions/Subtraktions-Ausgangsgröße von dem digitalen Addierer/Subtrahierer;

eine zweite Solektorschaltung zum Auswählen einer der Ausgangsgrößen der ersten und zweiten Speicherschaltung;

eine Verriegelungsschaltung zur Verriegelung eines Ausgangssignals selektiv abgeleitet von der ersten Selektorschaltung, um die verriegelte Ausgangsgröße als ein Ausgangssignal von Codeumwandler an die ersten und zweiten Digital zu Analog-Umsetzer .anzulegen und

eine Sequenzschaltung zur Steuerung für das Auslesen aus der ersten Speicherschaltung des Schiebecodes, und zwar sequentiell aus einem Schiebecode bezüglich der Bits höherer Ordnung aus der Vielzahl von Bits, um zu entscheiden, ob oder ob nicht der Schiebecode, wenn nur ein Bit der Vielzahl den Eingangscode zum ersten Digital zu Analogumsetzer bildenden Bits 1 ist, dem Eingangscode hinzuaddiert oder von diesem abgezogen wird, um den Schiebecode bei Durchführung der Addition zu akkumulieren, wodurch die akkumulierte Ausgangsgröße dem Eingangscode hinzuaddiert oder von diesem abgezogen wird, und um schließlich die Additions/Subtraktions-Ausgangsgröße in der Verriegelungsschaltung zu verriegeln, wobei

der digitale Addierer/Subtrahierer auf das Codeumsetzer-Ausgangs signal von der Verriegelungsschaltung anspricht, um den Schiebecode auszulesen, und zwar basierend auf dem Nicht-Linearitätsfehler von der zweiten Speicherschaltung, und wobei eine Addition dann durchgeführt wird, wenn der Schiebecode positiv ist, während eine Subtraktion dann durchgeführt wird, wenn der Schiebecode negativ ist.

5„ Umsetzer nach einem oder mehreren der vorhergehenden Ansprüche, insbesondere nach Anspruch 1, dadurch gekennze i chnet , daß der Codeumsetzer folgendes aufweist:

eine Änderungspunktgeneratorschaltung zur vorherigen Speicherung - entsprechend jedem Gebiet jeder digitalen Größe, erhalten durch gleichmäßige Segmentierung einer Digital zu Analog-Umwandlungskennlinie des originalen Digital zu Analog-Umsetzers um eine Auflösung, die zweimal höher liegt als die des ersten Digital zu Analogümsetzers - eines Änderungspunktes, wo ein Schiebecode

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in dem entsprechenden Gebiet in der Kennlinie durch den Schiebecode in dem Codeumsetzer geändert ist und um auf einen Teil des Digital-Eingangssignals anzusprechen, um Daten des Änderungspunktes auszulesen;

eine Vergleichsschaltung zum Vergleichen des Teils des digitalen Eingangssignals mit den Daten des Änderungspunktes von der Änderungspunktgeneratorschaltung, um die Auswahl des einen oder anderen von zwei Schiebecodes dann zu bezeichnen, wenn die beiden Schiebecodearten in dem erwähnten Gebiet sich befinden;

eine Schiebecodegeneratorschaltung zur vorherigen Speicherung, entsprechend dem Gebiet des Schiebecodes dann, wenn eine Art Schiebecode im entsprechenden Gebiet vorliegt, und um den Schiebecode, bezeichnet durch die Vergleichsschaltung dann zu speichern, wenn zwei Arten von Schiebecodes in dem entsprechenden Gebiet vorliegen, und um auf das erwähnte digitale Eingangssignal anzusprechen, um einen vorbestimmten Schiebecode auszulesen, und

einen Addierer zur Ausführung einer digitalen Addition des Schiebecodes, ausgelesen aus der Schiebecodegeneratorschaltung und dem digitalen Eingangssignal, wodurch das Ergebnis der Addition an die ersten und zweiten Digital zu Analog-Umwandler oder Umsetzer geliefert wird.

6. Digital zu Analog-Umsetzer, gekennzeichnet durch

einen originalen Digital zu Analog-Umsetzer zur Erzeugung einer Vollbereichsausgangsgröße eines Bitteils niederer Ordnung, der stets größer ist als jedes·

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Quantisierungsniveau eines Bitteils höherer Ordnung, und

einen Codeumsetzer zum Anlegen an den originalen Digital zu Analog-Umsetzer eines Eingangscodes, erhalten durch Verschieben des digitalen Eingangssignal^ um einen vorbestimmten Wert, so daß die Beziehung zwischen dem digitalen Eingangssignal zum originalen Digital zu Analog-Umsetzer und einem analogen Ausgangssignal im wesentlichen linear ist.

7. Umsetzer nach einem oder mehreren der vorhergehenden Ansprüche, insbesondere nach Anspruch 6, dadurch gekennzeichnet , daß der originale Digital zu Analog-Umsetzer eine Kondensatoranordnung aufweist, und zwar mit Kondensatoren, angeordnet mit Binärgewichtung entsprechend einer Folge von Bits höherer und niedriger Ordnung des digitalen Eingangssignals und mit einer Analogschalteranordnung mit Analogschaltern zur Steuerung der Verbindung jedes der Kondensatoren in der Kondensatoranordnung mit einer Bezugsspannung oder Erde, wobei die entsprechenden Klemmen der Kondensatoren in der Kondensatoranordnung, die entgegengesetzt zu ihren mit den Analogschaltern in der Analogschaltanordnung verbundenen Klemmen liegen, gemeinsam miteinander verbunden sind und deren gemeinsamer Verbindungspunkt als ein Ausgangspunkt des originalen Digital zu Analog-Umwandlers verwendet wird, wobei von dort aus eine Digital zu Analog-Umwandlungsausgangsgröße abgeleitet wird.

8.Umsetzer nach einem oder mehreren der vorhergehenden Ansprüche, insbesondere nach Anspruch 6, dadurch gekenn ζ eichnet, daß der Codeumwandler folgendes aufweist:

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eine erste Speicherschaltung zum Speichern eines Schiebecodes nur dann, wenn ein Bit aus einer Vielzahl von Bits/ die den Eingangscode zum Bitteil höherer Ordnung des originalen Digital zu Analog-Umwandlers bilden, 1 ist;

einen Digital-Addierer zur sequentiellen Durchführung der digitalen Addition des aus der ersten Speicherschaltung ausgelesenen Schiebecodes;

eine erste Selektorschaltung zum selektiven Ableiten des Eingangscodes, der vorhergehenden Additionsausgangsgröße oder der vorliegenden Additionsausgangsgröße vom Digital-Addierer;

eine Verriegelungsschaltung zum Verriegeln eines Ausgangssignals , selektiv abgeleitet von der ersten Selektorschaltung zum Anlegen der verriegelten Ausgangsgröße als ein Ausgangssignal von dem Codeumwandler an den originalen Digital zu Analog-Umwandler;

eine Sequenzschaltung zur Steuerung zum Zwecke des Auslesens des Schiebecodes aus der ersten Speicherschaltung, und zwar sequentiell von einem Schiebecode bezüglich Bits höherer Ordnung aus der Vielzahl von Bits, um zu entscheiden ob oder ob nicht der Schiebecode dann, wenn nur ein Bit aus dt;r Vielzahl von Bits, die den Eingangscode zum Bitteil höherer Ordnung des originalen Digital zu Analog-Umsetzers bilden, 1 ist, dem Eingangscode hinzuaddiert wird, und um den Schiebecode dann zu akkumulieren, wenn die Addition ausgeführt wird, um die akkumulierte Ausgangsgröße' zum Eingangscode hinzuzuaddieren und um die Additionsausgangsgröße in der Verriegelungsschaltung zu verriegeln.

9. Digital zu Analog-tJmsetzer nach Anspruch 6, dadurch gekennzeichnet, daß der Codeumwandler (Converter) folgendes aufweist:

eine erste Speicherschaltung zum Speichern eines Schiebecodes ,wenn nur ein Bit aus einer Vielzahl von Bits, die den Eingangscode zum Bitteil höherer Ordnung des originalen Digital zu Analog-Umwandlers, 1 ist, eine zweite Speicherschaltung zum Speichern des Schiebecodes bezüglich eines Nicht-Linearitätsfehlers, der durch eine Ursache hervorgerufen wurde mit Ausnahme von Fehlgewichtungskomponenten und entsprechend einem Eingangscode zum höheren Bitteil des originalen Digital zu Analog-Umsetzers,

einen digitalen Addierer/Subtrahieren zum sequentiellen Ausführen einer digitalen Addition/Subtraktion mit dem Schiebecode ausgelesen aus der ersten Speicherschaltung, eine erste Selektorschaltung zum selektiven Auswählen des Eingangscodes, der vorhergehenden Additions/Subtraktions-Ausgangsgröße und der vorliegenden Additions/Subtraktions-Ausgangsgröße aus dem Digitaladdierer/Subtrahierer, eine zweite Selektorschaltung zum Auswählen einer der Ausgangsgrößen der ersten und zweiten Speicherschaltungen, eine Verriegelungsschaltung zum Verriegeln eines Ausgangssignals selektiv abgenommen von der ersten Selektorschaltung, um die verriegelte Ausgangsgröße als ein Ausgangssignal vom Codeumwandler an den originalen Digital zu Analog-Umwandler anzulegen, und

eine Sequenzschaltung zum Steuern des Auslesens aus der ersten Speicherschaltung des Schiebecodes sequentiell aus einem Schiebecode bezüglich der bitshöherer Ordnung der Vielzahlr von Bits, um zu entscheiden, ob der Schiebecode, wenn nur ein Bit aus der Vielzahl von Bits, die den Eingangscode zu dem Bitteil höherer Ordnung des originalen Digital zu Änalog-Umsetzers, 1 ist, im Eingangscode hinzu addiert oder

U / U

von diesem subtrahiert wird, und um den Schiebecode dann zu akkumulieren, wenn die Addition/Subtraktion ausgeführt wird, wodurch die akkumulierte Ausgangsgröße dem Eingangscode hinzu addiert oder davon subtrahiert wird, und um ferner die Additions/Subtraktions-Ausgangsgröße in der Verriegelungsschaltung zu verriegeln, wobei der digitale Addierer/Subtrahierer auf das Codeumwand ler- Aus gangs signal von der Verriegelungsschaltung anspricht, um den Schiebecode abzulesen, und zwar basierend auf einem Nicht-Linearitätsfehler von der zweiten Speicherschaltung, und Durchführung einer Addition dann,wenn der Schiebecode positiv ist und einer Subtraktion dann, wenn der Schiebecode negativ ist.

10. Umsetzer nach Anspruch 6, dadurch gekennzeichnet, daß der Codeumwandler folgendes aufweist:

eine Änderungspunktgeneratorschaltung zur vorherigen Speicherung eines Änderungspunktes, entsprechend jedem Gebiet jeder digitalen Größe erhalten durch gleichmäßige Segmentierung einer Digital zu Analog-Umwandlungskennlinie des originalen Digital zu Analog-Umsetzers mit einer Auflösung zweimal höher als die des originalen Digital zu Analog-ümsetzers, wo ein Schiebecode in dem entsprechenden Gebiet in der Kennlinie geeicht durch den Schiebecode in dem Codeumwandler geändert ist, und zum Ansprechen auf einen Teil des Digital-Eingangssignals zum Auslesen der Daten des Änderungspunktes,

eine Vergleichsschaltung zum Vergleichen des erwähnten Teiles des erwähnten digitalen EingangsSignaIs mit den Daten des Änderungspunktes von der Änderungspunktgeneratorschaltung und zur Bezeichnung der Auswahl eines der beiden Schiebecodes, wenn zwei Arten von Schiebecodes in dem Gebiet vorhanden sind,

eine Schiebecodegeneratorschaltung zur vorherigen Speicherung des Schiebecodes entsprechend diesem Gebiet, wenn

eine Art eines Schiebecodes in dem entsprechenden Gebiet vorliegt und des Schiebecodes bezeichnet durch die Vergleichsschaltung, wenn zwei Arten von Schiebecodes in dem entsprechenden Gebiet vorliegen, und zum Ansprechen auf das digitale Eingangssignal zum Auslesen eines vorbestimmten Schiebecodes, und

einen Addierer zur Ausführung der Digitaladdition des aus der Schiebecodegeneratorschaltung ausgelesenen Schiebecodes und des digitalen Eingangssignals, wodurch das Ergebnis der Addition an den originalen Digital zu Analog-Umsetzer geliefert wird.