DE3105782C2 - Analog-Digitalumsetzer - Google Patents

Analog-Digitalumsetzer

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DE3105782C2
DE3105782C2 DE3105782A DE3105782A DE3105782C2 DE 3105782 C2 DE3105782 C2 DE 3105782C2 DE 3105782 A DE3105782 A DE 3105782A DE 3105782 A DE3105782 A DE 3105782A DE 3105782 C2 DE3105782 C2 DE 3105782C2
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Abstract

Für einen schnellen Analog/Digitalumsetzer mit einer Mehrzahl von A/D-Wandlern wird vorgeschlagen, jedem A/D-Wandler (4, 6) ein Taktsignal (18) mit unterschiedlicher Phasenlage zuzuführen, um die äquivalente Tastfrequenz zu erhöhen. Zur Aufrechterhaltung der korrekten Phasenbeziehung wird ein Bezugssignal, beispielsweise ein linear ansteigendes Sägezahnsignal (18), verwendet und mittels einer veränderbaren Verzögerungsschaltung (26) lassen sich Fehler aufgrund von unterschiedlichen elektrischen Kennwerten der einzelnen A/D-Wandler beseitigen. Die erwünschte Phasenkorrektur erfolgt in einzelnen Schritten und automatisch unter Verwendung einer Recheneinheit (20), bevor das in Digitalformat umzusetzende analoge Eingangssignal auf den Analog/Digitalumsetzer geschaltet wird.

Description

2. Analog-Digitalumsetzer nach Anspruch 1, dadurch gekennzeichnet, daß der Bezugssignalgenerator ein Sägezahngenerator ist.
3. Analog-Digitalumsetzer nach Anspruch 2, dadurch gekennzeichnet, daß die Steuerschaltung eine Recheneinheit (20) umfaßt, welche die Differenzen der durch die A/D-Wandler digitalisierten digitalen Ausgangssignale zu aufeinanderfolgenden Zeitpunkten vergleicht
4. Analog-Digitalumsetzer nach Anspruch 3, dadurch gekennzeichnet daß die Rechenschaltung den Mittelwert der zu verschiedenen Abschnitten des Bezugssignals digitalisierten digitalen Ausgangssignale berücksichtigt.
5. Analog-Digitalumsetzer nach Anspruch 1, gekennzeichnet durch einen Multiplexschalter (14) zur Umsetzung der in Parallelform vorliegenden digitalen Ausgangssignale der Mehrzahl von A/D-Wandlern in ein serielles Ausgangssignal.
6. Analog-Digitalumsetzer nach Anspruch 1, mit einem ersten und einem zweiten A/D-Wandler, gekennzeichnet durch
— eine Schalteinrichtung (32), über welche dem ersten und zweiten A/D-Wandler entweder ein analoges Eingangssignal oder das Bezugssignal vom Bezugssignalgenerator (30) zuführbar ist, und
— eine Phasenregelschaltung zur Überwachung der relativen Umsetzerzeit des ersten bzw. zweiten A/D-Wandlers in Abhängigkeit von den digitalisierten Daten des Bezugssignals.
7. Analog-Digitalumsetzer nach Anspruch 6, gekennzeichnet durch einen Multiplexer zur Umwandlung
der digitalen Ausgangssignale vom ersten und zweiten A/D-Wandler in eine Folge von seriellen Digitaldaten.
8. Analog-Digitalumsetzer nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß die Taktsignalquelle (8) ein Flip-Flop (42) enthält, welches eine komplementäre Rechtecksignalwelle abgibt, die dem ersten bzw. zweiten A/D-Wandler zuführbar ist.
9. Analog-Digitalumsetzer nach Anspruch 8, dadurch gekennzeichnet, daß die komplementäre Rechteckwelle dem ersten A/D-Wandler über eine Verzögerungsleitung (28) mit fest eingestellter Verzögerungszeit und dem zweiten Analogwandler zuführbar ist, dessen Verzögerungszeit über eine Phaseneinstellschaltung variabel einstellbar ist (F i g. 4).
10. Analog-Digitalumsetzer nach Anspruch 8, dadurch gekennzeichnet, daß die Phaseneinstellschaltung die Phase des einem der A/D-Wandler zuzuführenden analogen Eingangssignals festlegt.
11. Verfahren zur Umsetzung eines Analogsignals in ein Digitalsignal mit Hilfe von einem ersten und einem zweiten A/D-Wandler, dadurch gekennzeichnet, daß
— ein Bezugssignal beiden A/D-Wandlern zugeführt wird,
— das Bezugssignal zu aufeinanderfolgenden unterschiedlichen Zeitpunkten durch Zuführung eines Taktsignals mit unterschiedlicher Phase zu einem Steuereingang des ersten bzw. zweiten A/D-Wandlers digitalisiert wird,
— die von den A/D-Wandlern gelieferten sequentiellen Digitaldaten einer arithmetischen Verknüpfung unterzogen werden,
— daß die Phase des Taktsignals für den zweiten A/D-Wandler so geregelt wird, daß die Datenumsetzung exakt zum Mittenzeitpunkt zwischen zwei aufeinanderfolgenden Digitalumsetzerzeiten des ersten A/D-Wandlers erfolgt, und
— die Zuführung eines analogen Eingangssignals zum ersten bzw. zweiten A/D-Wandler erst nach der Einstellung der Digitalisierungszeit erfolgt.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die digitalen Ausgangssignale des ersten und zweiten A/D-Wandlers multiplexiert werden, um ein einziges serielles Digitalausgangssignal zu erhalten.
Die Erfindung betrifft einen Analog-Digitalumsetzer nach dem Oberbegriff des Patentanspruchs 1 mit einer Mehrzahl von Analog-Digital-Wandlern (A/D-Wandlern).
Die Umsetzung von Analogsignalen in Digitalformat hat in den letzten Jahren zunehmend an Bedeutung gewonnen, und insbesondere wurden die möglichen Verarbeitungsfrequenzen sowohl auf der Seite der Analog-
signale als auch bei den daraus gebildeten Signalen im Digitalformat immer höher. Es besteht jedoch nach wie vor die Notwendigkeit, Analog-Digitalumsetzer (im folgenden A/D-Konverter) immer rascher, d. h. für immer höhere Tastfrequenzen tauglich zu machen. Die Entwicklung schneller A/D-Konverter stößi jedoch auf technische Schwierigkeiten. Eine übliche Technik, mit der diesem Probem begegnet werden kann, besteht in der Verwendung einer Mehrzahl von A/D-Wandlern in Parallelschaltung. Ein Taktsignal mit unterschiedlichen Phasen wird jedem einzelnen der A/D-Wandler zugeführt, so daß das Eingangssignal zu unterschiedlichen Zeiten durch die einzelnen A/D Wandler digitalisiert wird, um dann die einzelnen digitalisierten Ausgangssignale zeitmäßig in sequentielle Folge zu bringen, so daß insgesamt eine höhere Tastfrequenz gegeben ist.
Die Fig. 1 zeigt eine prinzipielle Blockschaltbild-Anordnung für die bekannte Technik. Ein analoges Eingangssignal wird über eine Eingangsklemme 2 einer Mehrzahl (im gegebenen Beispiel zwei) A/D-Wandlern 4 und 0 angeboten, welche dieses Analogsignal in Abhängigkeit von Taktsignalen a 1 und a 2 von einem mehrphasigen Taktsignalgenerator 8 in Digitalformat umsetzen. Die digitalisierten Ausgänge gelangen jeweils auf einen Hochgeschwindigkeitsspeicher 10 bzw. 12. Die an den Ausgängen der Speicher 10 und 12 parallel auslesbaren Digitaldaten werden durch einen Multiplexer 14 (im folgenden MUX) in ein serielles Digitalsignal umgesetzt, um dann einer rachfolgenden (nicht gezeigten) Schaltung über eine Ausgangsklemme 16 angeboten zu werden.
Ersichtlicherweise kann wenigstens im Prinzip die Tastfrequenz um den Faktor N erhöht werden, wenn N A/D-Wandier verwendet werden (N ä 2 und ganzzahlig. Die Auflösung wird damit auf das A/-fache erhöht, verglichen mit einem einzigen A/D-Wandler.
Tasten die beiden in F i g. 1 dargestellten A/D-Wandler beispielsweise das Sägezahnsignal 18 gemäß F i g. 2 zu festgelegten Zeitpunkten ta—1 bis r/j + 4 ab (z. B. a I = tn—\, tn+\, tn + 3,.... al = tn, tn+2, tn + A,...), so werden korrekte digitale Ausgangssignale dn—\ bis dn+4 erhalten. In der Praxis jedoch können sich die
Abtastzeilpunkte tn, f/i + 2, tn+4... verschieben, beispielsweise auf die Zeitpunkte tn', tn'+2, in'+4 so daß
sich verschobene, unrichtige digitale Ausgangssignale dn', dn'+2, dn'+A,... ergeben, beispielsweise weil (1) die Taktsignale mit einem Phasenfehler behaftet sind oder (2) unterschiedliche Durchlaßcharakteristiken bestimmend sind, beispielsweise unterschiedliche Verzögerungszeiten bei einer Mehrzahl von A/D-Wandlern. Auch eine Überlagerung der beiden aus (1) und (2) resultierenden Effekte kann vorliegen. Dies führt insbesondere bei Meßgeräten zu Schwierigkeiten, da die Meßgenauigkeit nicht, wie sich durch die hohe Abtastfrequenz erwarten läßt, bei Verwendung einer Vielzahl von A/D-Wandlern verbessert wird.
Der Erfindung liegt damit die Aufgabe zugrunde, einen Analog-Digitalumsetzer zu schaffen, der die aufgezeigten, durch Laufzeiten, unterschiedliche Schaltgeschwindigkeiten, unterschiedlichen Phasen von Taktsignalen usw. auftretenden Probleme bei der Verwendung einer Mehrzahl von parallel geschalteten A/D-Wandlern nicht mehr besitzt, mit dem sich also sehr hohe Tastgeschwindigkeiten oder in anderen Worten sehr hohe Umsetzerfrequenzen fehlerfrei verwirklichen lassen.
Die erfindungsgemäße Lösung ist in Patentanspruch 1 angegeben.
Vorteilhafte Weiterbildungen des Erfindungsgedankens sind in Unteransprüchen gekennzeichnet.
Ein erfindungsgemäßer Analog-Digital-Umsetzer enthält eine Anzahl N von A/D-Wandlern (N i 2) zur Umwandlung eines Analogsignals in ein Digitalsignal. Ein Taktsignalgenerator führt jedem der /VA/D-Wandler Taktsignale mit unterschiedlicher Phasenlage zu und eine Verarbeitungsschaltung verarbeitet die Ausgänge der A/D-Wandler bei Zuführung eines Bezugssignals oder zu den Wandlern. Eine Phasenüberwachungsschaltung oder Phasenregelschaltung überwacht die Phasendifferenz zwischen den Taktsignalen und den analogen Eingangssignalen in Abhängigkeit vom Ausgang der Verarbeitungsschaltung.
Die Erfindung und vorteilhafte Einzelheiten werden nachstehend unter Bezug auf die Zeichnung in beispielsweisen Ausführungsformen näher erläutert. Es zeigt
F i g. 1 die bereits erläuterte bekannte Analog-Digitalumsetzer-Schaltung;
F i g. 2 ein graphisches Schaubild zur Erläuterung der Arbeitsweise von Analog-Digital-Umsetzern der hier in Rede stehenden Art;
F i g. 3 das Blockschaltbild einer ersten Ausführungsform der Erfindung;
F i g. 4 und 5 Detailschaltbilder wesentlicher Baugruppen der Blockschaltbilddarstellung von F i g. 3, und
F i g. 6 das Blockschaltbild einer zweiten Ausführungsform der Erfindung.
Im nachfolgend zunächst erläuterten Schaltbild der Fig. 3 sind folgende, durch umrandete Blöcke gekennzeichnete Baugruppen enthalten:
4,6... zwei Analog'Digital-Wandler (A/D-Wandler),
8... Taktsignalgenerator
20... Zentrale Verarbeitdngseinheit (CPU)
22... Datenregister bzw. Datenspeicher
24 ... Digital/Analog-Wandler (D/A-Wandler)
26... Variable Verzögerungsschaltung
28 ... Fest eingestelltes Verzögerungsglied
10,12... Zwei schnelle Speicher
... 14... Multiplexer
2,16... Ein-bzw. Ausgangsklemme
30... Bezugssignalgenerator
32... Umschalteinrichtung.
Die im Schaltbild der F i g. 3 dargestellte Ausführungsform der Erfindung unterscheidet sich von der Schaltung nach Fig. 1 im wesentlichen durch die Ergänzung um eine Verarbeitungsschaltung mit der CPU 200 und dem D/A-Wandler 24. Zu einer Regelschleife gehören außerdem die variable Verzögerungsschaltung 26 zur
Phaseneinstellung, die fest eingestellte Verzögerungsleitung 28, der Bezugssignalgenerator 30 und die Umschalteinrichtung 32.
Die Schaltung nach F i g. 3 arbeitet wie folgt:
Zunächst wird der Umschalter 32 so geschaltet, daß die Verbindung zwischen dem Bezugssignalgenerator 30 und den Eingängen der A/D-Wandler 4, 6 hergestellt ist. Der Bezugssignalgenerator 30 gibt beispielsweise ein Sägezahnsignal 18 ab. Liegen die Tastzeitpunkte der Taktsignale a 1 und a 2 vom Taktsignalgenerator 8 richtig, so werden die A/D-Wandler 4 und 6 zu den zutreffenden Zeiten tn— 1 ~ tn + 4 getastet. Das analoge Eingangssignal wird also in gewünschter Weise in ein digitales Ausgangssignal dn— 1 ~ dn+4 umgesetzt. Es sei nun angenommen, daß die Tastzeitpunkte, wie in F i g. 2 gezeigt, zu tn', tn'+2, tn'+4,... verschoben sind aufgrund eines Phasenfehlers des Taktsignals a 2, so daß die digitalen Ausgangssignale dn', dn'+2, dn'+4,... im Speicher 12 und die digitalen Ausgangssignale dn—\, dn+\,dn + 3,...\m Speicher 10 gespeichert werden. Die Beziehung zwischen der Phasenverschiebung des Taktsignals und dem Fehler des digitalen Ausgangssignals läßt sich durch die folgende Beziehung verdeutlichen:
ta = tn—tn'.
worin mit ta der Phasenfehler bezeichnet ist.
Das Bezugssignal 18 läßt sich durch den folgenden Ausdruck darstellen:
dv/dt=K.
Damit läßt sich folgende Gleichungsbeziehung aufstellen:
Die CPU 20 errechnet den der Gleichung (1) entsprechenden Ausdruck aufgrund der von den Speichern 10 und 12 gelieferten Digitaldaten. Die Beziehung einer Spannung Vs zur Verzögerungszeit der veränderbaren Verzögerungsleitung 26 sei mit
M = (Verzögerungszeit)/(Spannung Vs)
bezeichnet, während die Beziehung digitale Eingangsspannung Vs/Ausgangsspannung des D/A-Wandlers 24 mit L = (Spannungsausgang)/(Digitaleingang)
bezeichnet sei.
Damit lassen sich Korrekturdaten Vc für die CPU 20 zur Korrektur des Regelsignals vom Datenregister 22 durch den folgenden Ausdruck darstellen:
Vc = -—!— (dn+\-dn'\-(d '-d -1) (2)
Die Gleichung (2) läßt sich mittels dreier digitaler Ausgangswerte bestimmen. Das Minus-Vorzeichen in der dargestellten Gleichung ergib* sich unter Berücksichtigung von zwei Digitaidaten bei Auftreten des Taktsignal a 1 und eines einzelnen weiteren Datenwerts zum Zeitpunkt eines weiteren Taktsignals a 2. Das Vorzeichen wechselt jedoch zum positiven Vorzeichen, wenn die Berechnung auf der Grundlage eines digitalen Datenwerts beim Taktsignal a 1 sowie zweier digitaler Datenwerte beim Auftreten des Taktsignals a 2 vorgenommen wird.
Lassen sich die Korrekturdaten mit drei digitalen Datenwerten nicht erhalten, so kann die Berechnung auch mit drei Daten, die zeitlich unterschiedlichen Werten zugeordnet sind, erfolgen, bevor die Mittelwertbildung vorgenommen wird. Erfolgt die Berechnung beispielsweise für NZeitpunkte, so läßt sich der Durchschnittswert Vc'entsprechend der folgenden Gleichung bestimmen:
Vc' = !J TVTTT Σ (W"+1 - dn') - U"' - dn-\)}. (3)
N 2KLM „ι
Auf dieser Berechnungsgrundlage erfolgt die Bestimmung des Stellsignals zur Regelung der Verzögerungszeit über die veränderbare Verzögerungsleitung. Ergibt sich ein Korrekturwert NULL, so wird die Phase des Taktsignals exakt korrigiert, d. h. der Umsetzer steht jetzt zur Analog-Digitalumsetzung des analogen Eingangssignals bereit, wenn der Umschalter 32 unter Steuerung von der CPU 20 aus auf die Eingangsklemme 2 umgelegt wird. Ergibt sich dagegen ein von NULL abweichender Korrekturwert, so werden die im Datenregister 22 in Digitalformat gespeicherten Stell- oder Kontrolldaten nach Umsetzung in ein Analogsignal über den D/AWandler 24 der variablen Verzögerungsleitung 26 zugeführt Der neue Korrekturwert Vc oder Vc'wird, wie zuvor beschrieben, wiederum auf der Grundlage der korrigierten Digitaldaten bestimmt Dieser Vorgang wird so lange wiederholt bis der Korrekturwert NULL erreicht ist Sodann wird der Umschalter 32 beispielsweise von der CPU 20 aus umgeschaltet, so daß das zu digitalisierende Eingangssignal über die Eingangsklemme 2 auf die A/D-Wandler 4,6 gelangt.
Es sei betont, daß die Verzögerungsleitung 28 im Signalweg des Taktsignals a 1 nicht in jedem Fall benötigt wird. Sie dient jedoch dazu, sicherzustellen, daß das Taktsignal a 2 hinsichtlich des Taktsignals a I in seiner Phase voreilt, so daß der ablaufende Korrekturprozeß für die Phase erleichtert wird. Außerdem wird die Phasenkorrektur des Taktsignals unter bestimmten Voraussetzungen weiter vereinfacht, wenn die Verzögerungszeit der Verzögerungsleitung 28 manuell veränderbar ist.
Die Fig.4 zeigt wesentliche Baugruppen der Fig. 3 in Einzelheiten. Den Eingängen A\ bis A 8 des D/A-Wandlerchips 30, das dem D/A-Wandler 24 in F i g. 3 entspricht, wird der entsprechend den obigen Gleichungen (2) oder (3) berechnete digitale Stellwert vom Datenregister 22 zugeführt. Der Regelsignalstrom vom Ausgang k des D/A-Wandlerchips 30' fließt über einen Widerstand 32' nach Umsetzung in ein Analogsignal nach Masse. Der Spannungsabfall über dem Widerstand 32' aufgrund des Regelsignalstroms bestimmt den Schwellenpegel eines Komparators 34 an dessen Bezugsklemme 34ö. Die in der Zeichnung erkennbaren Schaltungsnetzwerke 36 und 38 enthalten Induktivitäten und Kapazitäten und stellen eine Entkopplung für die Spannungsquellen + V und — Vsicher. Die Schaltung 40 entspricht einem Teil des Taktsignalgenerators 8 in F i g. 3. Ein D-Flip-Flop 42 liefert Taktsignale a 1 und a 2, die gegeneinander um 180° in der Phase verschoben sind. Das Flip-Flop 42 stellt die erwähnten Taktsignale al und a 2 an seinen Ausgangsklemmen Q und Q in Abhängigkeit von einem Taktsignal bereit, das an seiner Taktklemme CL anliegt, Das Taktsignal a 1 gelangt über die Verzögerungsleitung 28 auf den A/D-Wandler 4 in F i g. 3, um eine Verzögerungszeit entsprechend der Hälfte eines vollständigen Verzögerungszeitbereichs der veränderbaren Verzögerungsschaltung 26 zu kompensieren; das Signal gelangt sodann über einen Pufferverstärker 44 mit offenem Emitter auf eine Klemme 46. Andererseits liegt am invertierenden Eingang 48a des Komparators 48 das Taktsignal a 2 an. Mittels eines Kondensators 50 und eines Widerstands 52 wird die Abfallflanke des Taktsignals a 2 verändert, so daß sich ein logarithmisches Signal mit der Zeitkonstante r ergibt. Das invertierte Ausgangssignal vom Komparator 48 gelangt sodann auf den invertierenden Eingang 34a des Komparators 34 mit durch einen Kondensator 50' und einen Widerstand 52' logarithmisch angepaßter Anstiegsflanke. Wie erwähnt, liegt an den anderen Eingängen 486 bzw. 346 der Komparatoren 48 bzw. 34 der Schwellenpegel als Funktion des Ausgangssignals vom D/A-Wandlerchip 30'. Damit wird durch den Komparator 48 die Rückflanke des Taktsignals a 2 und durch den Komparator 34 die Anstiegsflanke des Taktsignals a 2 verzögert.
Am Ausgang des Komparators 34 ergibt sich damit ein Taktsignal a 2' mit gleicher Pulsbreite wie das Taktsignal a 2, jedoch um die Zeitspanne « verzögert, die durch den Schwellenpegel festgelegt ist. Das verzögerte Taktsignal a 2' gelangt am Anschluß 54 auf den A/D-Wandler 6 gemäß F i g. 3. Die Kondensatoren 56,56' und 58 dienen zur Gleichstromstabilisierung und der Kondensator 60 zur Entkopplung.
Die F i g. 5 zeigt ein Schaltungsbeispiel für den Bezugssignalgenerator 30 in F i g. 3. Ein Transistor 64 und die zugeordneten Schaltkreiselemente bilden eine Konstantstromquelle 62. Die Transistoren 68 und 70 mit den zugeordneten und dargestellten Bauelementen bilden in bekannter Weise einen Stromschalter 66 zur alternierenden An- und Abschaltung in Abhängigkeit von einem an der Klemme 72 liegenden Taktsignal. Ist der Transistor 70 gesperrt (Ausschaltzustand), so wird der Kondensator 74 durch die Konstantstromquelle 62 geladen. Erreicht die Spannung am Kondensator 74 einen festgelegten Pegel, so schaltet eine Schottky-Diode 76 durch und es entsteht über einen Verstärker 78 an einem Ausgang 80 ein Sägezahn-Bezugssignal. Der Ausgangsanschluß 80 ist mit dem Schalter 32 in F i g. 3 verbunden.
Das Blockschaltbild der F i g. 6 verdeutlicht eine zweite Ausführungsform der Erfindung. Diese Schaltung unterscheidet sich von der nach F i g. 3 darin, daß die Phase des dem A/D-Wandler zuzuführenden Taktsignals wie bei der ersten Ausführungsform korrigiert wird, dagegen die Phase des dem A/D-Wandler zuzuführenden Analogsignals entsprechend der hier beschriebenen zweiten Ausführungsform der Erfindung nachgestellt wird. Ein variables Verzögerungselement 82 zur Verzögerung der Analoggröße ist mit dem Eingang des A/D-Wandlers 6 verbunden. Das Verzögerungselement kann auch mit dem Taktsignal s 2 beaufschlagt oder mit dem Eingang des A/D-Wandlers 4 verbunden sein. Die dargestellte zweite Ausführungsform der Erfindung arbeitet im Prinzip genau so wie die Schaltung nach Fig.3, so daß eine erneute detaillierte Beschreibung erübrigt werden kann.
Es ist selbstverständlich möglich, die Takt- und Analog-Eingangssignale gleichzeitig zu korrigieren durch Kombination der Phasenkorrekturtechnik gemäß den beiden beschriebenen Ausführungsformen. Zur Korrektür der Phasendifferenz zwischen den Taktsignalen und den analogen Eingangssignalen kann im Prinzip jede geeignete Phasenkorrekturmöglichkeit eingesetzt werden.
Mit den Schaltungen nach den Fig. 3 und 6 läßt sich eine sehr viel genauere Analog/Digitalumsetzung aufgrund der erläuterten Phasenkorrektur der Digitalausgänge der A/D-Wandler 4 bis 6 erreichen, und zwar durch periodische Annäherung bis zum Korrekturwert NULL, also nach beendeter Korrektur, wenn der Umschalter 32 auf die Eingangsklemme 2 geschaltet wird. Wie bereits erwähnt, kann der Schalter 32 automatisch betätigt werden.
Zur Mittelung unterschiedlicher Daten zur Verbesserung der Korrekturgenauigkeit kann das Bezugssignal im Prizip beliebige Form aufweisen, also nicht nur im vorerwähnten Sinn ein Sägezahnsigna] sein, solange die N Daten symmetrisch in bezug auf einen mittleren Datenwert am Zeitpunkt (N+1 )/2 vorliegen.
Als wesentliche Schaltelemente für das variable Verzögerungsglied können spannungsveränderbare Kapazitätsdioden verwendet werden oder der Operationsausgang der CPU 20 kann nach Analog-Digitalumsetzung direkt in einem Analogspeicher festgehalten werden.
Bei der beschriebenen ersten und zweiten Ausführungsform der Erfindung werden lediglich zwei A/D-Wandler eingesetzt. Für den Fachmann ist jedoch ersichtlich, daß die Anzahl der A/D-Wandler nicht beschränkt ist.
Der Bezugssignalgenerator 30 kann überdies entfallen, wenn im analogen Eingangssignal ein Bezugssigna! enthalten ist.
Wie sich aus der obigen Beschreibung ergibt, läßt sich jede Phasendifferenz zwischen Takt- und den analogen
Eingangssignalen automatisch korrigieren. Dies impliziert, daß irgendwelche notwendigen Veränderungen der Verzögerungszeit aufgrund von Abweichungen des Taktsignals, durch Temperatureinflüsse, Langzeitdrift einzelner Schaltkreiselemente in den A/D-Wandlern usw. zutreffende korrigierbar sind, so daß sich auch über lange Zeiträume eine präzise Analog-Digitalumsetzung mit sehr hoher Schaltfrequenz garantieren läßt.
Hierzu 5 Blatt Zeichnungen

Claims (1)

Patentansprüche:
1. Analog-Digitalumsetzer mit einer Mehrzahl von A/D-Wandlern (4,6), die durch eine Taktsignalquelle (8) mit unterschiedlichen Phasen wirksam geschaltet werden, gekennzeichnet durch
— einen Bezugssignalgenerator (30), der ein durch die A/D-Wandler zu digitalisierendes Bezugssignal liefert und
— eine Steuerschaltung (20-28; 20-24,82), welche bei Zuführung des Bezugssignals die Phase des von der Taktsignalquelle gelieferten und den A/D-Wandlern zuzuführenden Taktsignals in Abhängigkeit von
ίο den A/D-Wandler-Ausgangssignalen für die Dauer von Korrektur-ZeitintervaHen bei Digitalisierung
des Bezugssignals einstellt, während bei korrekten Abtastphasen ein analoges Eingangssignal digitalisiert wird.
DE3105782A 1980-02-18 1981-02-17 Analog-Digitalumsetzer Expired DE3105782C2 (de)

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JP (1) JPS56115026A (de)
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