DE3038067A1 - Halbleitervorrichtung und verfahren zu ihrer herstellung - Google Patents

Halbleitervorrichtung und verfahren zu ihrer herstellung

Info

Publication number
DE3038067A1
DE3038067A1 DE19803038067 DE3038067A DE3038067A1 DE 3038067 A1 DE3038067 A1 DE 3038067A1 DE 19803038067 DE19803038067 DE 19803038067 DE 3038067 A DE3038067 A DE 3038067A DE 3038067 A1 DE3038067 A1 DE 3038067A1
Authority
DE
Germany
Prior art keywords
silicon nitride
semiconductor
groove
layer
separating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE19803038067
Other languages
English (en)
Inventor
Masahiko Kobe Hyogo Denda
Hiroshi Kawanishi Hyogo Harada
Yoshihiro Amagasaki Hyogo Hirata
Koichi Osaka Hyogo Nagasawa
Natsuro Kawanishi Hyogo Tsubouchi
Masahiro Yoneda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE3038067A1 publication Critical patent/DE3038067A1/de
Ceased legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Formation Of Insulating Films (AREA)

Description

  • HALBLEITERVORRICHTUNG
  • UND VERFAHREN ZU IHRER HERSTELLUNG Die Erfindung betrifft eine Halbleitervorrichtung, insbesondere mit einer Isolier- bzw. Trennanordnung für in einer integrierten Halbleiterschaltung vorgesehene Schaltkreiselemente. Außerdem betrifft die Erfindung ein Verfahren zur Herstellung einer solchen Trennanordnung.
  • Für die Herstellung von Isolier- bzw. Trennanordnungen der genannten Art sind selektive Oxidationsverfahren unter Verwendung einer Siliziumnitridschicht als Maske für die selektive Oxidation bekannt. Wenn beispielsweise bei integrierten Bipolarschaltkreisen eine dicke Trennoxidschicht ausgebildet werden soll, wird das sog. Aussparung-Oxidverfahren angewandt, bei dem durch Atzen Trennbereiche oder -zonen hergestellt und sodann zur Verkürzung der Oxidationszeit die freigelegten Siliziumoberflächen oxidiert werden.
  • Dieses Verfahren ist aber mit dem Nachteil behaftet, daß die entstehende Fläche nicht eben ist und konvexe, buckelförmige Bereiche aufweist, während dabei die Oxidation in Querrichtung so schnell fortschreitet, daß sich die Breite jeder Trennzone über eine Größe hinaus erweitert, die durch die der angewandten Photolithographietechnik eigene Grenze bestimmt wird, Dieses Verfahren ist weiterhin deshalb nachteilig, weil die resultierenden Eigenschaften durch Diffusion von Verunreinigungen bzw. Fremdatomen, mit denen z.B. eine erdfreie Kollektorzone dotiert worden ist, in den auf dieser Zone befindlichen Halbleiterbereich aufgrund der bei erhöhter Temperatur und über einen längeren Zeitraum zur Bildung einer dickeren Oxidschicht vorgenommenen Oxidation beeinträchtigt werden.
  • Aufgabe der Erfindung ist somit die Schaffung einer Halbleitervorrichtung mit verbesserter Isolier- bzw.
  • Trennanordnung, die bei niedriger Temperatur in kurzer Zeit mit ebener und kleiner Oberfläche ohne Umverteilung der Diffusion und ohne eingeführte Kristallfehler ausgebildet werden kann.
  • Die Erfindung bezweckt zudem die Schaffung eines verbesserten Verfahrens zur Herstellung einer Halbleitervorrichtung der vorstehend angegebenen Art.
  • Diese Aufgabe wird bei einer derartigen Halbleitervorrichtung gelöst durch ein Halbleitersubstrat, durch einen auf diesem angeordneten Halbleiterbereich mit zwei Schaltkreise bzw. Schaltkreiselemente bildenden Zonenbereichen, die durch eine sich durch den Halbleiterbereich bis zum Halbleitersubstrat erstreckende Trennrille voneinander getrennt bzw. gegeneinander isoliert sind, und durch eine in der Trennrille durch Ablagerung einer Siliziumnitridschicht in ihr ausgebildete Isolier-bzw. Trennzone.
  • Vorzugsweise kann die Trennrille eine auf ihrer Innenfläche vorgesehene Oxidschicht und in ihre Sohle eingeführte Kanalunterbrechungsfremdatome aufweisen.
  • Das erfindungsgemäße Verfahren zur Herstellung einer solchen Halbleitervorrichtung ist dadurch gekennzeichnet, daß zunächst ein Halbleiterbereich auf einem Halbleitersubstrat vorgesehen wird, daß sodann eine sich in einem vorbestimmten Muster oder Schema durch den Halbleiterbereich hindurch bis zum Halbleitersubstrat erstreckende Trennrille ausgebildet und dadurch der Halbleiterbereich in zwei Zonenbereiche zur Bildung von Schaltkreiselementen unterteilt wird, und daß durch Ablagerung einer Siliziumnitridschicht in der Trennrille eine Isolier- oder Trennzone in der Trennrille geformt wird.
  • Vorzugsweise kann dabei eine Siliziumdioxidschicht in einem vorbestimmten Muster auf dem Halbleiterbereich angeordnet werden. Die Trennrille wird dann unter Verwendung der Siliziumdioxidschicht als Maske nach einem Ionenätzverfahren hergestellt.
  • Bevorzugt kann die Siliziumnitridschicht in der Trennrille durch chemische Unterdruck-Aufdampfung abgelagert werden.
  • Im folgenden ist die Erfindung anhand der beigefügten Zeichnung, in deren Figuren gleiche Teile mit jeweils denselben Bezugsziffern bezeichnet sind, näher erläutert. Es zeigen: Fig. 1 bis 5 in vergrößertem Maßstab gehaltene Teillängsschnittansichten eines Halbleitersubstrats zur Veranschaulichung der Fertigungsschritte bei einem Ausführungsbeispiel eines Verfahrens gemäß der Erfindung zur Ausbildung einer Isolier- bzw. Trennanordnung.
  • Mit dem Ziel, die MA~nc,el des Stands der Technik auszuschalten, bezweckt die Erfindung die Ausbildung einer Isolier- bzw. Trennzone in einer Trennrille für in bzw.
  • auf einem Halbleitersubstrat angeordnete Schaltkreiselemente durch Ablagerung einer Siliziumnitridschicht (Si3N4) in der Trennrille.
  • Nachstehend ist eine Ausführungsform der erfindungsgemäßen Halbleitervorrichtung anhand der Fig. 1 bis 5 in Anwendung auf eine integrierte Bipolarschaltung beschrieben. Die in Fig. 1gezeigte Vorrichtung umfaßt ein p-Typ-Halbleitersubstrat 10 aus Silizium, eine auf der einen Fläche, nämlich der Oberseite des Halbleitersubstrats 10 gemäß Fig. 1 angeordnete erdfreie n -Typ-Kollektorzone 12, eine auf letzterer gezüchtete n -Typ-Epitaxieschicht 14 und eine Siliziumdioxid-bzw. SiO2-Schicht 16, die in einem vorbestimmten Muster oder Schema auf der Epitaxieschicht 14 angeordnet ist, die mit der Zone 12 einen Halbleiterbereich 18 bildet.
  • Die erdfreie n+-Kollektorzone 12 kann in der Weise geformt werden, daß entweder Arsen (As) in hoher Fremdatomkonzentration in die obere Hauptfläche des Substrats 10 eindiffundiert wird oder Arsen ionen in hoher Fremdatomkonzentration in diese Hauptfläche implantiert werden. Die Epitaxischicht 14 besitzt normalerweise einen spezifischen Widerstand von 1 Ohm/cm und eine Dicke von 2#m; in einem späteren Verfahrensschritt wird in ihr eine Kollektorzone mit einem Schichtwiderstand von 10 - 20 Ohm/cm ausgebildet.
  • Zunächst wird auf der Gesamtoberfläche der Epitaxieschicht 14 nach einem chemischen Aufdampf- oder einem thermischen Oxidationsverfahren die Siliziumdioxidschicht 16 mit einer Dicke von etwa 4000 A ausgebildet. Sodann wird nach an sich bekannten Photolithographie- und Ätzverfahren in der Siliziumdioxidschicht 16 in einem vorbestimmten Muster oder Schema ein Fenster ausgebildet, in welchem eine Trennzone im Halbleiterbereich 18 geformt wird. Bei der dargestellten Ausführungsform besitzt das Fenster vorzugsweise eine Breite von2 Wm.
  • Wenn die Siliziumdioxidschicht 16 auf der Epitaxieschicht 14 nach einem thermischen Oxidationsverfahren geformt wird, kann ihre Oberfläche teilweise erhaben sein, weil das in der erdfreien Kollektorzone 12 enthaltene n -Fremdatom, d.h. Arsen (As) bei der dargestellten Ausführungsform, weiter in die auf der Kollektorzone 12 befindliche Epitaxieschicht 14 eindiffundiert. Zur Verhinderung einer solchen Flächenerhöhung erfolgt die thermische Oxidation vorzugsweise bei niedriger Temperatur.
  • Anschließend wird unter Verwendung der Siliziumdioxidschicht 16 als Ätzmaske die Anordnung gemäß Fig. 1 in einer Atmosphäre aus gasförmigem Kohlenstofftetrafluorid bei einem Druck von etwa 50 mTorr durch reaktive Ionenätzung oder Ionenätzung mit Argon selektiv geätzt, so daß gemäß Fig. 2 eine Trennrille 20 gebildet wird, die sich durch den Halbleiterbereich 18 hindurch bis zum Halbleitersubstrat 10 erstreckt. Beim dargestellten Ausführungsbeispiel besitzt die Trennrille 20 eine Tiefe von etwa 2,5 ßm.
  • Es ist darauf hinzuweisen, daß dann, wenn Silizium nach einem der genannten Verfahren weggeätzt wird, die entstehende Öffnung eine größere lotrechte Tiefe und praktisch parallel zueinander liegende, gegenüberstehende Seitenflächen bzw. Flanken erhält.
  • Hierauf werden unter erneuter Anwendung des genannten thermischen Oxidationsverfahrens gemäß Fig. 3 eine dünne Siliziumdioxidschicht 22 auf der Gesamtinnenfläche der Trennrille 20 sowie eine Siliziumdioxidschicht auf der Siliziumdioxidschicht 16 ausgebildet. Diese Siliziumdioxidschicht ist dabei in die Schicht 16 einbezogen und ebenfalls mit 16 bezeichnet.
  • Sodann werden nach einem Ionenimplantations- bzw.
  • -spickverfahren Borionen (B) in den auf der Sohle der Trennrille 20 befindlichen Teil der Siliziumdioxidschicht 22 als Kanalunterbrechungsverunreinigung für eine in einem späteren Verfahrensschritt auszubildende Isolier- bzw. Trennzone implantiert.
  • Daraufhin wird durch chemisches Unterdruck-Aufdampfen in einer Atmosphäre eines Gasgemisches aus Dichlorsilan, Silan, H2Si, Ammoniak (NH3) und Stickstoff (N2) bei einer Temperatur von 7500 C und unter einem Druck von 0,5 Torr eine Siliziumnitrid- bzw. Si3N4-Schicht 24 in die mit der dünnen Siliziumdioxidschicht 22 bedeckte Trennrille 20 eingeführt und in ihr abgelagert, bis sich die Siliziumnitridschicht 24 in einer Dicke von etwa 1,2 Fm auch auf der Siliziumdioxidschicht 16 befindet.
  • Das auf diese Weise hergestellte Gebilde ist in Fig. 4 dargestellt.
  • Da die so abgelagerte Siliziumnitridschicht 24 von der Oberflächenreaktion herrührt, wird sie sehr zuverlässig auf der die Trennrille 20 bedeckenden Siliziumdioxidschicht 22 abgelagert. Die Oberfläche der eingelassenen Siliziumnitridschicht 24 ist daher im wesentlich flach bzw. eben.
  • Zu Vergleichszwecken wurde versuchsweise die Ablagerung der Siliziumnitridschicht nach dem normalen chemischen Aufdampfverfahren durchgeführt. Die dabei erhaltene Oberfläche der Siliziumnitridschicht ist jedoch nicht so flach bzw. eben wie die Oberfläche der nach dem chemischen Unterdruck-Aufdampf#erfahren ausgebildeten Schicht. Es wird angenommen, daß dieser Umstand zu den unterschiedlichen Mechanismen der Schichtbildung bei diesen beiden Verfahren beitragt.
  • Nachdem die Siliziumnitridschicht 24 auf der Siliziumdioxidschicht 16 mit einer größeren als der für die vollständige Füllung der Trennrille 20 erforderlichen Dicke ausgebildet worden ist (vergleiche Fig. 4), wird sie durch Plasmaätzung oder Ätzung mit heißer Phosphorsäure weggeätzt, bis die Siliziumdioxidschicht 16 freiliegt. Auf diese Weise werden zwei Zonenbereiche 28 und 30 zur Bildung von Schaltkreiselementen im Halbleiterbereich durch eine aus der Siliziumnitridschicht 24 gebildete Isolier- bzw. Trennzone 32,deren Oberfläche bündig mit den beiden Zonenbereichen 28 und 30 abschließt, voneinander getrennt.
  • Ersichtlicherweise entsprechen die Schaltkreiselemente bildenden, durch die Trennzone voneinander getrennten Zonenbereiche bezüglich ihrer Querschnittsform den Zonenbereichen , die durch eine nach üblichen Verfahren zur Herstellung von integrierten Bipolarschaltungen ausgebildete Trennoxidschicht voneinander getrennt bzw. gegeneinander isoliert sind. Die Anordnung nach Fig. 5 kann mithin nach den herkömmlichen Verfahrensschritten mit Basis- und Emitterzonen versehen werden, worauf die Halbleitervorrichtung fertiggestellt ist.
  • As der vorstehenden Beschreibung geht hervor, daß mit der Erfindung eine Isolier-bzw. Trennanordnung für Schaltkreiselemente geschaffen wird, die eine Trennzone mit im Vergleich zu den bisherigen Konstruktionen ebener Fläche und kleiner Oberfläche aufweist. Darüber hinaus kann die erfindungsgemäße Trennanordnung bei niedriger Temperatur in kurzer Zeit ausgebildet werden, wobei eine Diffusionsumverteilung und das Auftreten von induzierten Kristallfehlern verhindert werden können.
  • Obgleich die Erfindung vorstehend nur in einem bevorzugten Ausführungsbeispiel dargestellt und beschrieben ist, ist sie innerhalb des erweiterten Schutzumfangs selbstverständlich verschiedenen Änderungen und Abwandlungen zugänglich. Beispielsweise ist die Erfindung ebenso auf groß integrierte MOS-Schaltkreise anwendbar, bei denen in vielen Fällen selektive Oxidationsverfahren unter Verwendung einer Siliziumnitridschicht angewandt werden.
  • Um die entstehende Oberfläche flacher auszubilden und die Fläche der Trennzone zu verkleinern, kann eine Siliziumdioxidschicht, welche die Außenfläche des betreffenden Halbleiter-Chips bildet, mit in einem vorbestimmten Muster angeordneten und den Chip erreichenden Trennrillen versehen werden, wonach durch Diffusion oder nach einem Ionenimplantationsverfahren Kanalunterbrechungsfremdatome auf der Sohle jeder Trennrille abgelagert werden und hierauf alle Trennrillen mit einer dünnen Siliziumdioxidschicht bedeckt und mit einer abgelagerten Siliziumnitridschicht ausgefüllt werden, wie dies durch die Erfindung gelehrt wird.
  • Leerseite

Claims (10)

  1. PATENTANSPRÜCHE 1,./ Halbleitervorrichtung, gekennzeichnet durch ein Halbleitersubstrat (10), durch einen auf diesem angeordneten Halbleiterbereich (18) mit zwei Schaltkreise bzw. Schaltkreiselemente bildenden Zonenbereichen (28, 30), die durch eine sich durch den Halbleiterbereich (18) bis zum Halbleitersubstrat (10) erstreckende Trennrille (20) voneinander getrennt bzw. gegeneinander isoliert sind, und durch eine in der Trennrille (20) durch Ablagerung einer Siliziumnitridschicht (24)in ihr ausgebildete Isolier- bzw. Trennzone (32).
  2. 2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Trennrille durch Ionenätzung ausgebildet worden ist.
  3. 3..Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet,daß die Trennrille eine mit einer Oxidschicht bedeckte Innenfläche und einen Boden bzw. eine Sohle mit einverleibter Kanalunterbrechungsverunreinigung aufweist.
  4. 4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Siliziumnitridschicht nach einem chemischen Unterdruck-Aufdampfverfahren in der Trennrille abgelagert worden ist.
  5. 5. Verfahren zur Herstellung einer Halbleitervorrichtung, dadurch gekennzeichnet, daß zunächst ein Halbleiterbereich auf einem Halbleitersubstrat vorgesehen wird, daß sodann eine sich in einem vorbestimmten Muster oder Schema durch den Halbleiterbereich hindurch bis zum Halbleitersubstrat erstreckende Trennrille ausgebilaet und dadurch der Halbleiterbereich in zwei Zonenbereiche zur Bildung von Schaltkreiselementen unterteilt wird, und daß durch Ablagerung einer Siliziumnitridschicht in der Trennrille eine Isolier- oder Trennzone in der Trennrille geformt wird.
  6. 6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Trennrille durch Ionenätzung geformt wird.
  7. 7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß weiterhin selektiv auf dem Halbleiterbereich eine Siliziumdioxidschicht angeordnet wird und daß das Ionenätzen unter Verwendung der Siliziumdioxidschicht als Maske durchgeführt wird.
  8. 8. Verfahren nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß weiterhin eine Oxidschicht an der Innenfläche bzw. Flanke der Trennrille vorgesehen und in ihren Boden bzw. ihre Sohle eine Kanalunterbrechungsverunreinigung eingeführt werden.
  9. 9. Verfahren nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß die isolierende Siliziumnitridschicht nach einem chemischen Unterdruck-Aufdampfverfahren in der Trennrille abgelagert wird.
  10. 10. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die Siliziumnitridschicht unter vollständiger Ausfüllung der Trennrille in dieser abgelagert wird, daß weiterhin auf der Siliziumdioxidschicht eine Siliziumnitridschicht abgelagert wird und daß anschließend die Siliziumnitridschicht zur Freilegung der Siliziumdioxidschicht von dieser abgetragen wird.
DE19803038067 1979-10-09 1980-10-08 Halbleitervorrichtung und verfahren zu ihrer herstellung Ceased DE3038067A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP13038079A JPS5654049A (en) 1979-10-09 1979-10-09 Semiconductor device

Publications (1)

Publication Number Publication Date
DE3038067A1 true DE3038067A1 (de) 1981-04-23

Family

ID=15032948

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19803038067 Ceased DE3038067A1 (de) 1979-10-09 1980-10-08 Halbleitervorrichtung und verfahren zu ihrer herstellung

Country Status (2)

Country Link
JP (1) JPS5654049A (de)
DE (1) DE3038067A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0116789A1 (de) * 1982-12-27 1984-08-29 Fujitsu Limited Verfahren zum Herstellen einer Halbleitereinrichtung mit isolierenden Bereichen zwischen den Elementen

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6115428Y2 (de) * 1980-10-17 1986-05-13
JPS5848936A (ja) * 1981-09-10 1983-03-23 Fujitsu Ltd 半導体装置の製造方法
JPS5882532A (ja) * 1981-11-11 1983-05-18 Toshiba Corp 素子分離方法
JPS61239641A (ja) * 1985-04-16 1986-10-24 Agency Of Ind Science & Technol 半導体装置の製造方法
JPH0199233A (ja) * 1987-10-13 1989-04-18 Fujitsu Ltd 半導体装置およびその製造方法
JP6583081B2 (ja) * 2016-03-22 2019-10-02 東京エレクトロン株式会社 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0116789A1 (de) * 1982-12-27 1984-08-29 Fujitsu Limited Verfahren zum Herstellen einer Halbleitereinrichtung mit isolierenden Bereichen zwischen den Elementen
US4611386A (en) * 1982-12-27 1986-09-16 Fujitsu Limited Method of producing a semiconductor device

Also Published As

Publication number Publication date
JPS5654049A (en) 1981-05-13

Similar Documents

Publication Publication Date Title
DE3841588C2 (de)
EP0010624B1 (de) Verfahren zur Ausbildung sehr kleiner Maskenöffnungen für die Herstellung von Halbleiterschaltungsanordnungen
DE19837395C2 (de) Verfahren zur Herstellung eines eine strukturierte Isolationsschicht enthaltenden Halbleiterbauelements
DE3129558C2 (de)
DE2744059A1 (de) Verfahren zur gemeinsamen integrierten herstellung von feldeffekt- und bipolar-transistoren
EP0005166B1 (de) Verfahren zur Herstellung von Halbleiteranordnungen mit isolierten Bereichen aus polykristallinem Silicium und danach hergestellte Halbleiteranordnungen
DE60131926T2 (de) Verfahren zur Herstellung von selbjustierenden L-förmigen Seitenwand-Abstandsstücken
DE2615754C2 (de)
DE2539073B2 (de) Feldeffekt-Transistor mit isolierter Gate-Elektrode und Verfahren zu dessen Herstellung
DE2449012C2 (de) Verfahren zur Herstellung von dielektrisch isolierten Halbleiterbereichen
DE2238450B2 (de) Verfahren zur herstellung einer integrierten halbleiteranordnung
DE3788120T2 (de) Verfahren zur herstellung gestapelter mos-strukturen.
DE2420239A1 (de) Verfahren zur herstellung doppelt diffundierter lateraler transistoren
DE2510593C3 (de) Integrierte Halbleiter-Schaltungsanordnung
DE10107012A1 (de) Verfahren zur Herstellung eines Polysilicium-Kondensators unter Verwendung von FET- und bipolaren Basis-Polysiliciumschichten
DE69738558T2 (de) Verfahren zur Herstellung eines Transistors mit selbstausrichtenden Kontakten
DE2225374B2 (de) Verfahren zum herstellen eines mos-feldeffekttransistors
DE2645014C3 (de) Verfahren zur Herstellung einer integrierten MOS-Schaltungsstrukrur mit doppelten Schichten aus polykristallinem Silizium auf einem Silizium-Substrat
DE69032074T2 (de) Verfahren zur Herstellung eines Halbleiterbauteils
DE69022710T2 (de) Verfahren zum Herstellen einer Halbleitervorrichtung.
DE3038067A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE3039009C2 (de) Sperrschicht-Feldeffekttransistor
DE2927227C2 (de) Verfahren zur Herstellung von Halbleiter-Bauelementen
DE69509698T2 (de) Verfahren zur Herstellung eines Feldeffekttransistors mit isoliertem Gate und kurzem Kanal, und entsprechender Transistor
DE4019967A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8128 New person/name/address of the agent

Representative=s name: KERN, R., DIPL.-ING., PAT.-ANW., 8000 MUENCHEN

8131 Rejection