DE3005384A1 - Verfahren zum herstellen einer monolithischen integrierten halbleiterschaltung - Google Patents

Verfahren zum herstellen einer monolithischen integrierten halbleiterschaltung

Info

Publication number
DE3005384A1
DE3005384A1 DE19803005384 DE3005384A DE3005384A1 DE 3005384 A1 DE3005384 A1 DE 3005384A1 DE 19803005384 DE19803005384 DE 19803005384 DE 3005384 A DE3005384 A DE 3005384A DE 3005384 A1 DE3005384 A1 DE 3005384A1
Authority
DE
Germany
Prior art keywords
mos
component
zone
zones
components
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19803005384
Other languages
English (en)
Other versions
DE3005384C2 (de
Inventor
Patrick A Curran
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US06/012,267 external-priority patent/US4325180A/en
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Priority to DE3051200A priority Critical patent/DE3051200C2/de
Priority claimed from DE3051200A external-priority patent/DE3051200C2/de
Publication of DE3005384A1 publication Critical patent/DE3005384A1/de
Application granted granted Critical
Publication of DE3005384C2 publication Critical patent/DE3005384C2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
    • H03K19/01825—Coupling arrangements, impedance matching circuits
    • H03K19/01831—Coupling arrangements, impedance matching circuits with at least one differential stage
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Description

  • Verfahren zum Herstellen einer monolithischen integrierten Halbleiterschaltung Die Erfindung bezieht sich allgemein a.uf Halbleiterschaltungen und insbesondere auf ein Verfahren zum Herstellen monolithischer integrierter Halbleiterschaltungen, die vertikale NPN-,laterale NPN, laterale PNP, Substrat-PNP-, P-MOS-, N-MOS-,D-MOS, und JFET-Bauelemente enthalten, wobei die Integration so durchgeführt wird, daß durch PN-0bergänge isolierte Schaltungen entstehen, die mit Spannungswerten über 100 Volt betrieben werden können. Das Herstellungsverfahren ermöglicht die kostengünstige Fabrikation von digitalen Schaltungen, Präzisions-Steuerschaltungen und Hochspannungs-Schnittstellenschaltungen auf einem einzigen Halbleiterplättchen. Der eingeschlagene Lösungsweg ergibt eine beträchtliche Vergrößerung des Integrationsgrades, wobei analoge und digitale Schaltungen auf einem einzigen Halbleiterplcittchen möglich sind, so daß das elektrische Leistungsvermögen verbessert wird, während gleichzeitig beträchtliche Kosteneinsparungen erzielt werden.
  • Die Erfindung umfaßt mehrere Ausführungsbeispiele, in denen die Bipolartechnik mit einfach- und doppeltintegrierten MOS-Strukturen kombiniert ist. In den beschriebenenAusführungsbeispielen werden MOS-Bauelemente mit Gate-Elektroden aus Metall benutzt. Die Erfindung umfaßt auch die Verwendung von Gate-Elektroden und Leitungsverbindungen aus polykristallinem Silizium, was Hochspannungs-Feldplatten, MOS-Gate-Elektroden, nichtangeschlossene Gate-Elektroden und spezielle Speicherstrukturen, Leitungsverbindungen in zwei Ebenen und eine verbesserte -Zuverlässigkeit auf Grund der Steuerung örtlicher elektrischer Felder ergibt.
  • Ein Aspekt der Erfindung ist in einem Verfahren zum Herstellen einer monolithischen integrierten Halbleiterschaltung mit doppeltdiffundierten MOS-Bauelementen (D-MOS-Bauelementen) und mit vertikalen NPN-Hochleistungsbauelementen verwirklicht.
  • Ein wichtiges Merkmal der Erfindung ist in der kompatiblen Herstellung vertikaler, bipolarer Hochleistungsbauelemente und doppeltdiffunierter MOS-Hochleistungsbauelemente in einem Simultanverfahren zu sehen. Zur Erzielung eines Hochleitungsverhaltens ist es notwendig, die Kenngrößen der Bauelemente, wie die Gleichstromverstärkung, die Schwellenspannung, die Steilheit, die Sfteukapazität, die Basistlefe und die Basiskonzentration, d.X.e Durchbruohspannungen und dergleichen unabhängig voneinander zt: steuern. Das Verfahren beginnt mit dem selektiven Biden einer -Zone an der Oberfläche eines monokristallinenS pblcitenden Halbleitersübstrats, an Jeder Stelle, an der ein vertikales NPN-Bauelement hergestellt werden soll, und vorzugsweise an jeder Stelle, an der ein D-MOS-Bauelement hergestellt werden soll. Ein D-MOS-Bauelement ist zwar ein laterales Bauelement, doch dient die vergrabene N+-Schicht dabei zur Absenkung des verteilten Drain-Widerstandes der Drift-Zone Im Anschluß daran wird auf dem Substrat durch epitatclsches Aufwachsen eine n-leitende Oberflächenschicht gebildet, die Jede Stelle bedeckt,andr eine N+-Zone gebildet ist.
  • Zonen werden dann in selektiver Weise so gebildet, daß sie sich durch die epitaktische Schicht erstrecken und Isolations-PNP-Ubergänge zwischen Bauelementen bilden.
  • In dem isolierten Bereich der epitaktischen Schicht in dem D-MOS-Bauelemente herges+.ellt werden sollen,wird dann eine schwach dotierte, p-leiteno.e Zone gebildet, die anschließend als D-Mulde(D-Well) eue~eichnet wird. Zumindest teilweise innerhalb der schwach dotierten p-leitenden D-Multi wird dann eine mitteldotierte, leitende Zone erzeugt, die den rückseitigen D-MOS-Gate-Kontakt bildet; gleichzeitig wird innerhalb des isolierten Bereichs der epitaktischen Schicht, in dem die vertikalen NPN-Bauelemente hergestellt werden sollen, eine mitteldotierte, p-leitende Zone erzeugt, die die Basiszone der NPN-Bauelemente bildet.
  • Hierbei ist wichtig zu beachten, daß nach der Erfindung die den Kanal im Halbleitermaterial (D-Mulde)bildende pleitende Zone vor der Bildung der Diffusion für den rückseitigen Gate-Kontakt und die Basis erzeugt wird; bei Jeder angewendeten Verfahren zur Herstellung von D-MOS-Bauelementen werden diese Schritte in deruumgekehrten Reihenfolge durchgeführt. Für den Emitter des vertikalen NPN-Bauelements, den Kollektorkontakt des NPN-Bauelements und die Source- und Drain-Zone des D-MOS-Bauelements werden dann n-leitende Zonen hergestellt. Auf der D-MOS- Kanalzone wird dann in selektiver Weise das Gate-Oxid gebildet, woran sich die selektive Entfernung von Oxid zur Bildung von Kontaktübergängen anschließt. Die Schaltung wird schließlich unter Anwendung bekannter Metallisierungsverfahren zur Bildung von Kontakten und Leitungsverbindungen fertiggestellt.
  • Die aus der Bildung der D-Mulde resultierende Oberflächenstörstoffkonzentration wird so gesteuert, daß die D-MOS-Schwellenspannung von der Überschneidung des D-Mulden-Störstoffkonzentrationsprofils und df onzentrationsprofils des anschließenden N-Störstoffs bestimmt wird, der gleichzeitig mit der Bildung der D-MOS-Source-Zone und der D-MOS-Drain-Zone den NPN-Emitter bildet. Ein wichtiges Merkmal des Verfahrens besteht darin, daß die D-MOS-Selbstjustierung beibehalten wird, während unabhängig davon die NPN-Kenngrößen gesteuert werden. Wie bereits erläutert wurde, werden die Diffusion des Kanals im Halbleiterkörper und daran anschließend die tSN-Basisdiffusion durchgeführt, in deren Verlauf eine minimale Oxidmenge aufwächst, damit alle P-Diffusionen von anschließenden N-Abscheidungen maskiert werden. Nach der Basisdiffusion wird das Mustern des Oxids in zwei Stufen ausgeführt, indem zunächst Oxidfenster für alle N-Diffusionen mit einem Oxid, das dicker als das Basisoxid ist, geöffnet werden, woran sich das selektive Öffnen von Fenstern für den Emitter des vertikalen NPN-Bauelements und die D-MOS-Source-Zone anschließen.Beim Mustern der D-MOS-Source-Zone wird über der Kanaldiffusion zwischen der Source- und der Drift-Zone mit Überlappung in die Drift-Zone das Oxid entfernt. Während des Entfernen des Oxids wird nur soviel Oxid abgetragen, daß die Kanalzone im Halbleitermaterial freigelegt wird. Somit wird das Oxid nur dort vollständig entfernt, wo das ursprünglich vorhandene Kanaloxid entfernt worden war und wo nur eine minimale Oxidmenge erneut aufgewachsen war. Über der lateralen Kanaldiffusion im Halbleitermaterial und über einem Teil der Drift-Zone wird das Oxid teilweise entfernt, doch ist es immer noch so dick, daß es diese Bereichegegen die ånschRießende D-MOS-Source-Diffusion maskiert. Die D-MOS-Kanallänge wird auf diese Weise von der Differenz zwischen der Emitterdiffusion und der D-Mulde*Diffusion bestimmt, da das für die D-MOS-Source-Diffusion oder D-MOS-Source-Implantation geöffnete Oxidfenster im wesentlichen das gleiche Fenster ist, das ursprünglich für die Bildung der D-Mul(E geöffnet wurde.
  • Aus dieser Folge von Verfahrensschritten ist zu erkennen, daß die Basisdiffusion unabhängig von der Diffusion der Kanalzone im Halbleitermaterial ist. Auf diese Weise kann zunächst die ISN-Basistiefe und im Anschluß daran die Emittertiefe gewählt werden, damit die gewünschten NPN-Kenngrößen erhalten werden. Auf Grund der Kenntnis des Emitterprofils können die D-NuldKonzentration und die entsprechende Diffusion so vorbestimmt werden, daß die gerUnechten D-MOS-Kenngrößen erhalten werden. Die geschilderte Ablauffolge ergibt also Hoshleistungseigenschaften für die lateralen und dle vertikalen Bauelemente.
  • Bisher mußte die Basisdiffusion vor der Diffusion der Kanalzone im Halbleitermaterial durchgeführt werden, und sie mußte zwangsläufig tiefer als die Kanaldiffusion sein. Die r)-MOS-Source-Diffusion muß von den Kenngrößen des lateralen Bauelements bestimmt werden, so daß keine unabhängige Basis-Emitter-Trennung möglich ist, da weder die Basisdiffusion noch die Emitterdiffusion von der Kanaldiffusion unabhängig sind. Die bisher angewendete D-MOS-Technologie war daher nicht für eine gemeinsame Herstellung von bi polaren Strukturen und von D-MOS-Strukturen mit hoher Verstärkung und mit guten Hochfrequenzeigenschaften der NPN-Bauelemente geeignet.
  • Eine weitere Ausführungsform der Erfindung ist ein Verfahren zum Herstellen einer monolithischen integrierten Halbleiterschaltung mit D-NOS-, P-MOS und N-MOS-Transistorbauelementen. Bei diesem Verfahren wird damit begonnen, auf der Oberfläche eines monokristallinen, p-leitenden Halbleitersubstrats eine N+-Zone an Jeder Stelle zu bilden, an der eines der Bauelemente hergestellt werden soll.
  • Anschließend wird epitaktisch auf dem Substrat eine monokristalline, n-leitende Halbleiterschicht gebildet, die alle Stellen überdeckt, an denen Bauelemente gebildet werden sollen. Anschließend werden in der epitaktischen Schicht P+-Zonen erzeugt, die sich zur Bildung von Isolations-PN-Ubergängen zwischen benachbarten Bauelementzonen durch die Schicht erstrecken. Eine erste, schwach dotierte pleitende Oberflächenzone, die anschließend auch als N-Mulde(N-Well) bezeichnet wird, iird dann in selektiver Weise in dem isolierten Bereich der epitaktischen Schicht gebildet, in dem D-MOS-Bauelemente hergestellt werden sollen. Anschließend werden in selektiver Weise erste, zweite und dritte mitteldotierte, leitende Zonen für den rückseitigen D-MOS-Gate-Kontakt, die P-MOS-Source-Zone bzw. die P-MOS-Drain-Zone gebildet.
  • Zur Bildung der N-MOS-Source-Zone, der N-MOS-Drain-Zone, der -MOS-Source-Zone, der D-MOS-Drain-Zone, des rückseitigen P-MOS=Massekontakts werden dann N-Zonen in selektiver Weise hergestellt. Die Gate-Isolation wird dann in selektiver Weise über der Kanalzone jedes Bauelements gebildet.
  • Die P-MOS-Anreîcherurlgsschwellenspannung wird dann durch Ionenimplantation eingestellt. Dabei werden Borionen in selektiver Weise zur Bildung eines Verarmungskanals für die P-MOS-Bauelemente implantiert. Die Schaltung wird dann durch selektives Entfernen von Oxid zur Bildung von Kontaktübergängen und durch die Metallisierung und Musterung unter Verwendung bekannter Verfahren fertiggestellt.
  • Bei der obigen Folge von Verfahrens schritten wird die während der Erzeugung der DuMuli erzielte Oberflächenstörstoffkonzentration so gesteuert, daß die Schwellenspannungen der N-MOS-und D-MOS-Bauelemente etwa gleich sein können. Das Aufwachsen von Oxid über P-MOS-und N-MOS-Zonen wird so gesteuert, daß der parasitäre N-MOS-Schwellenwert des dicken Feldoxids vergrößert wird, so daß es möglich ist, über den Kanalbereichen in den D-Mulden ein relativ dünneres Oxid zu bilden. Vorzugsweise werden gleichzeitig mit der N-Muldenherstellurg Flächenwiderstände mit Widerstandswerten von wenigstens 1000 Ohm pro Quadrat erzeugt.
  • Vorzugsweise werden gleichzeit.ig mit der Herstellung der D-MOS-Gate-Kontaktzone zusätzli<zhe p-leitende Zonen für den rückseitigen N-MOS-Massekontakt' einen N-MOS-Schutzring und für Flächenwiderstände gebildet.
  • Eine Kombination der zwei oben beschriebenen Ausführungsformen ergibt eine dritte Ausführungsform, bei der D-MOS-, P-NOS-, N-MOS- und vertikale NPN-Hochleistungstransistorbauelemente auf einem einzigen Halbleiterplättchen integriert werden. Bei dem kombinierten Verfahren werden alle Schritte der ersten Ausführungsform (D-MOS und NPN) benötigt; außerdem muß folgendes durchgeführt werden: (1) Die Bildung einer ersten, schwach dotierten p-leitenden Zone (N-M.ulde)vor der Bildung der D-Mulden; (2) die Bildung der P-MOS-Source-Zone, der P-MOS-Drain-Zone, der rückseitigen N-MOS-Gate-Zone und des N-MOS-Schutzrings gleichzeitig mit der Bildung der NPN-Basiszone und der rückseitigen D-MOS-GatesKontaktzone; (3) die Bildung der N-MOS-Source-Zone, der N-MOS-Drain-Zone und des rückseitigen P-MOS-Massekontakts gleichzeitig mit dem NPN-Kollektorkontakt, dem NPN-Emitter, der D-MOS-Source-Zone und der D-MOS-Drain-Zone. Ferner wird der P-MOS-Anreicherungsschwellenwert eingestellt, und die P-MOS-Verarmungskanäle werden gebildet, bevor Kontaktübergänge und die Metallisierung hergestellt werden.
  • Eine Weiterbildung der Erfindung ist ein Verfahren zum Herstellen einer monolithisch integrierten Mikroelektronik-Halbleiterschaltung, die vertikale und laterale NPN-Transistoren, P-JFET-Transistoren, P-MOS-, N-MOS- und D-MOS-Transistoren enthält. Dieses Verfahren beginnt damit, daß auf der Oberfläche eines monkristallinen, p-leitenden Halbleitersubstrats eine N+-Zone an Jeder. Stelle gebildet wird, an der ein vertikales NPN-, ein P-JFET-, ein D-MOS-, ein P-MOS- oder ein N-MOS-Bauelement hergestellt werden soll. Eine monokristalline n-leitende Halbleiterschicht wird dann auf der Oberfläche des Substrats epitaktisch gebildet, so daß alle Stellen bedeckt werden, an denen ein Bauelement hergestellt werden soll. Anschließend werden P+-Zonen in selektiver Weise in der epitaktischen Oberflächenschicht hergestellt, die sich zur Bildung von Isolations-PN-Ubergängen zwischen benachbarten Bauelementzonen durch die epitaktische Schicht erstrecken. In den isolierten Bereich der epitaktischen Oberflächenschicht, in dem P-MOS- und N-MOS-Bauelemente hergestellt werden sollen, wird dann eine erste4 schwach dotierte, P-leitende Oberflächenzone (N-Mulde)gebildet. In dem isolierten Bereich der epitaktischen Oberflächenschicht, in dem D-MOS-Bauelemente hergestellt werden sollen, wird dann eine zweite, schwach dotierte p-leitende Zone gebildet. Für die Basis des vertikalen NPN-Bauelements, den rückseitigen D-MOS-Gate-Kontakt, den rückseitigen N-MOS-Gate-Kontakt, den N-MQS-Schutzring, die P-MOS-Source-Zone und die P-MOS-Drain-Zone werden dann erste, zweite, dritte bzw. vierte mitteldotierte p-leitende Zonen in selektiver Weise gebildet. Im Anschluß daran werden in selektiver Weise gleichzeitig n-leitende Zonen gebildet für den Kollektorkontakt des vertikalen NPN-Bauelements, den Kollektor und den Emitter des lavt-eralen NPN-Bauelements, die Source- und Drain-Zonen des N-NOS-Bauelements, den Emitter des vertikalen NPN-Bauelements, die Source- und Drain-Zonen des D-MOS-Bauelements, den rückseitigen Massekontakt des P-MOS-Bauelements und den Gate-Kontakt des P-JFET-Bauelements. Über den D-MOS-, P-MOS-und N-MOS-Kanalzonen wird dann das Gate-Oxid in selektiver Weise erzeugt. Die F'-MOS-Anreicherungsschwellenspannung wird dann durch Ionenlmplantati.on eingestellt.
  • Im Anschluß daran werden zur Bildung von Verarmungskanälen für die P-MOS-und P-JFET-Bauelemente Borionen selektiv implantiert.
  • Die Schaltung wird dann dadurch vollendet, daß zur Bildung von Kontaktübergängen Oxid in selektiver Weise entfernt wird, woran sich das Metallisieren und das Mustern unter Verwendung bekannter Verfahren anschließen.
  • Die während der Bildung der D-Muli erzielte Oberflächenstörstoffkonzentration wird so gesteuert, daß nahezu gleiche Schwellenspannungen der N-MOS- und D-SylGS-Bauelemente ermöglicht werden.
  • Das Oxidwachstum über Zonen von P-MOS-und N-MOS-Bauelementen wird so gesteuert, daß der parasitäre N-MOS-Schwellenwert des dicken Feldoxids vergrößert wird , wodurch das Aufwachsen eines relativ dünnen Oxids über den Kanälen in D-Mulden ermöglicht wird. Vorzugsweise werden gleichzeitig mit der N-Mulde Flächenwiderstände mit einem Widerstandswert von wenigstens 1000 Ohm pro Quadrat hergestellt.
  • Die aus der Bildung der D-Mulderesultierende Oberflächenstörstoffkonzentration wird so gesteuert, daß die D-MOS-Schwellenspannung durch die Überschneidung der Störstoffprofile des Emitter-Störstoffs und des D-Muldenstörstoffs eingestellt wird.
  • Vorzugsweise wird auch ein Verfahrensschritt zur Bildung einer modifizierten Basis zone für das laterale NPN-Bauelement gleichzeitig mit dem Diffusionsschritt der D-Mulde eingefUhrt.
  • Weiterhin werden gleichzeitig mit der D-MOS-Gate-Kontaktzone zusätzlich.e P-Zonen als rückseitiger N-MOS-Gate-Kontakt, als N-MOS- Schutzring und als Flächenwiderstände gebildet.
  • Wie zuvor wird die Oxidmaske für die Emitterdiffusion in zwei Stufen gemustert, wobei zunächst in selektiver Weise Oxidfenster für N-MOS-Source-und N-MOS-Drain-Zonen, für eine D-MOS-Drain-Zone, für einen rückseitigen P-MOS-Massekontakt, für einen P-JPET-Gate-Kontakt und für Kollektorkontakte vertikaler und lateraler NPN-Bauelemente geöffnet, woran sich das selektive Öffnen von Oxidfenstern für Emitter vertikaler und lateraler NPN-Bauelemente und für eine D-MOS-Sourcc-Zone anschließt, damit die Oxidunterschneidung reduziert wird und die D-MOS-Ausrichtung für eir.eexakte Steuerung der Einstellung der D-MOS-Kanallänge beibehalten wird.
  • Die Erfindung wird nun an Hand der Zeichnung beispielshalber erläutert. Es zeigend Fig.1 bis 12 vergrößerte Querschnitte einer Halbleiterscheibe zur Veranschaulichung der Folge von Verfahrensschritten zum Herstellen von Halbleiterschaltungen nae der Erfindung und Fig.13 und 14 Schaltbildeir für Anwendungsbeispiele, für die sich das erfindungsgemäße Verfahren besonders gut eignet Die Fig.1 bis 12 sind verallgemeinert; sie befassen sich nicht mit speziellen, bekannten topologischen Gesichtspunkten wie dem Feldplattieren, dem wahlweise durchgeführten Ionenimplantieren und dem Bilden verbesserter Kontaktöffnungen. Zur Vereinfachung der Darstellung ist für Diffusionen angenommen, daß sie sich vollständig im angegebenen Querschnitt erstrecken; in Wirklichkeit sind gewisse Diffusionen für weitere Implantierungen oder Abscheidungen unterbrochen, und sie werden erst im Anschluß an die Beendigung thermischer Zyklen fcY.tiggestellt.
  • In Fig.1 ist die Halbleiterscheibe dargestellt, von der ausgegangen wird; es handelt sich dabei um ein p-leitendes Substrat aus monokristallinem Silizium mit einem -spezifischen Widerstand von 3 bis 15 Ohm.cm vorzugsweise von 10 Ohm cm.
  • Unter Anwendung bekannter Verfahren zum selektiven Diffundieren oder Implantieren werden an Stellen, an denen vertikale NPN-, P-JFET-, P-MOS- und N-MOS-Bauelemente hergestellt werden sollen, N+-Zonen 12, 17 und 14 gebildet.
  • Wahlweise werden an D-MOS-Stellen auch N+-Zonen 13a gebildet, damit der verteilte Drain-Widerstand der Driftzone verkleinert wird.Auf dem Substrat wird dann durch Aufwachsen eine epitaktische Schicht 15 erzeugt, die so dotiert wird, daß sie n-leitend wird und einen spezifischen Widerstand von 5,0 bis 8,0 Ohm cm, vorzugsweise 6,5 Ohm r cm erhält. Die Halbleiterscheibe wird dann in einer oxydierenden Atmosphäre erhitzt, damit eine Siliziumoxidschicht 16 entsteht, die dann zur Bildung von Öffnungen gemustert wird, in denen P+-Isolationszonen 17 zum elektrischen Trennen der verschiedenen Bauelementbereiche erzeugt werden.
  • Gemäß Fig.2 wird in der Oxidschicht 16 eine Öffnung 18 erzeugt, damit eine N+-Zone 19 gebildet werden kann, die als tiefe Kollektorzone vertikaler NPN-Bauelemente dient; diese N+ -Zone 19 muß nicht unbedingt vorhanden sein.
  • In Fig.3 ist die Oxidschicht 16 mit einer Öffnung 20 versehen, die die Bildung einer P-Zone 21 ermöglicht, die die N-Mulde (N-Well) darstellt, in der N-MOS-Bauelemente fertiggestellt werden sollen. Die Oberflächenstörstoffkonzentration der P-Zone 21 ist auf etwa 2 x 1O16/cm3 eingestellt, damit laterale Diffusionen der D-MOS-Source-Zone kompensiert, und ungefähr gleiche N-MOS- und D-MOS-Schwellenspannungen von beispielsweise 1,5 V erhalten werden.
  • Über der N-Mulde 21 wird ein unabhängiges Oxidwachstum bis zu einer Dicke von mehr als 8000 2 zugelassen, damit die parasitäre N-MOS-Schwellenspannung des dicken Feldoxids vergrößert wird, ohne daß die D-MOS-Selbståustierung nachteilig beeinflußt wird, wie es der Fall sein könnte, wenn ein übermässiges Oxidwachstum ( > 2500 i) über der D-Mulde zugelassen würde.
  • Flächenwiderstände mit Widerstandswerten in der Größenordnung von 1,5 k0hm pro Quadrat können gleichzeitig mit der Diffusion der N-Mulde hergestellt werden. Diese Widerstände sind genauer als herkömmliche Basiswiderstände, und sie lassen sich bei verschiedenen Halbleiterscheiben ausgezeichnet reproduzieren. Außerdem ist der Flächenwiderstand um eine Größenordnung höher als bei herkömmlichen Widerständen, die gleichzeitig mit der Standard-Basisdiffusion hergestellt werden.
  • Auch die Herstellung von NPN-Transistoren mit einer Emitter-Basis-Durchbruchs spannung von 25 V wird ermöglicht, während die übliche Durchbruchsspannung 7 V beträgt.
  • In Fig.4 ist die Oxidschicht 16 mit einer Öffnung 22 versehen, durch die eine die D-Mulde bildende Zone 23 erzeugt wird. Die D-Mulde wird unter Verwendung bekannter Verfahren hergestellt, wobei vorzugsweise photolithographische Verfahren zum selektiven Entfernen des Oxids angewendet werden, an die sich die Implantation von Borionen anschließt; dann folgen die Entfernung des Oxids, die Implantation von Borionen und eine thermische Diffusion des Implantats zur Erzeugung des gewünschten Störstoffkonzentrationsprofils. Die Oberflächenkonzentration der Boratome wird so gesteuert, daß sich ein Wert von etwa 1 x 1017/cm3 ergibt, damit die D-MOS-Schwellenspannung durch die Überschneidung der Emitter- und D-Mulden-Profile eingestellt werden kann. Die thermische Verteilung von Bor wird mit einem begrenzten Sauerstoffanteil in gasförmiger Umgebung erzielt, damit das Oxidwachstum begrenzt wird. Dabei ist nur die minimale Oxiddicke (etwa 2500 i) erlaubt, die zum Maskieren der D-Mulde gegen eine anschließende Phosphordiffusion notwendig ist.
  • Wahlweie kann die Basis zone 25 des lateralen NPN-Bauelemente gleichzeitig mit der D-Mulde 23 unter Verwendung desselben Implantats und derselben Diffusion hergestellt werden.
  • Die Eigenschaften des NPN-Bauelements werden Jedoch verbessert, indem eine etwas höhere Dosierung des Borimplantats für die Zone 25 angewendet wird, als sie für die Zone 23 optimal wäre. Genauer gesagt ergibt die stärkere Dotierung der Zone 25 einen lateralen NPN-Transistor mit größerer Stromkapazität durch Vergrößern der Injektionen der Basis zone mit niedrigem Pegel, und der Basisserienwiderstand wird herabgesetzt. Die Basis zone 25 des lateralen NPN-Bauelements ist wegen der unterschiedlichen Abscheidungskonzentrationen auch bei identischem Diffusionszyklus ein wenig tiefer als die D-Mulde.
  • In Fig.5 ist die Oxidschicht 16 mit Öffnungen 26, 27, 28, 29, 30 und 31, 32 und 33 versehen, durch die die Basis zone 34 für das vertikale NPN-Bauelement, die rückseitige Gate-Kontaktzone 35 des D-MOS-Bauelements, die Basiszone 36 des lateralen NPN-Bauelements, die Source-Zone 37 des P-JFET-Bauelements, die Drain-Zone 38 des P-UFET-Bauelements, die Source-Zone 39 des P-MOS-Bauelements, die Drain-Zone 40 des P-MOS-Bauelements und die rückseitige Gate-Kontakt- und Schutzringzone 41 des N-MOS-Bauelements gebildet werden. Diese Zonen sind pleitende Zonen; sie empfangen die gleiche Abscheidung oder das gleiche Implantat, und sie durchlaufen einen thermischen Zyklus, damit die Borabscheidung oder das Borimplantat verteilt wird. In Fig.6 ist die Oxidschicht 16 mit Öffnungm 4Z, 43, 44, 45, 46, 47 und 48 versehen, durch die der Kollektorkontakt des vertikalen NPN-Bauelements, die Drain-Zone des D-MOS-Bauelerlents, die Kollektorzone des lateralen NPN-Bauelements, der Gate-Kontakt des P-JFET-Bauelements, der rückseitige Massekontaktdes P-MOS-Bauelements, die Source-Zone des N-MOS-Bauelements und die Drain-Zone des N-MOS-Bauelements gebildet werden. Diese Fenster werden voneinander getrennt und vor der D-MOS-Source-Zone und der NPN-Emitterzone gebildet, so daß das Basis-Oxid und das D-Muldenoxid wesentlich dünner als das Oxid der N-Mulde und die epitaktischen Oxide sein können. Dadurch wird die Möglichkeit eines starken Unterschneidens am dünneren Oxid vermieden, das de SelbstJustierung des D-MOS-Bauelements nachteilig beeinflussen könnte.
  • In Fig.7 ist das Photeresistmuster zum selektiven Öffnen von Fenstern für den NPN-Emitter und die D-MOS-Source-Zone zusammen mit den Photoresistmustern zum Öffnen des Fensters für den Emitter des lateralen NPN-Bauelements dargestellt. Wie bereits erwähnt wurde, wird nach der Diffusion der D-Mulde und somit nach der Basisdiffusion genügend Oxid durch Aufwachsen erzeugt, daß die D-Mulde und die Basisflächen gegen die anschliessende Aufbringung von Phosphor und die Diffusion maskiert werden. Die Emittermaske wird dazu benutzt, die Basis-und D-Mulden-Oxidfenster zum Zweck der Unterschneidung zu öffnen. Diese Maske wird auch dazu benutzt, die D-MOS-SelbstJustierung aufrechtzuerhalten. Das Muster der Emittermaske ist auf einen Bereich innerhalb der Basis-und rückseitigen Massezonen für die Jeweilige NPN-Emitterzone und D-MOS-Source-Zone begrenzt. Die nichtgeätzte Oxidmaske erlaubt eine selektive Steuerung der Orte der Emitterzone und der Source-Zone, da das dünne Oxid alle anderen Abschnitte der mitteldotierten, p-leitenden Bereiche gegen die Phosphorabscheidung maskiert.
  • Die Emittermaske erstreckt sich in Bereichen, in denen ein D-MOS-Kanal gebildet werden soll, über die kurzen Kanalzonen hinaus. In Fig.7 ist die Emittermaskenausrichtung nach der Entfernung des Oxids für die D-MOS-Drain-Zone dargestellt. Schwarze Rechtecke 49, 50 und 51 zeigen Bereiche an, an denen der Photoresist entfernt werden soll, wenn das Oxid nicht anschließend entfernt werden soll. Der Resist wird mit der Maske belichtet, und das Oxid wird so entfernt, daß gerade alle Basis- und D-Mulden-Fenster entfernt werden. Bei diesem Prozeß wird das über dem ursprUnglichen D-Mulden-Einschnitt gewachsene Oxid längs des ursprUnglichen Oxideinschnitts abgeätzt. Die Uberlappung der kurzen Kanalzone hat zur Folge, daß das Feldoxid über dieser Zone um den Betrag des entfernten Basis- Oxids zurückgeätzt wird. Das verbleibende Feldoxid maskiert Jedoch den kurzen Kanal gegen die Source-Diffusion, so daß die D-MOS-SelbstJustierung beibehalten wird.
  • In D-MOS-Anwendungsfällen mit sehr kurzen Kanälen sollte die Emittermaske nur den Bereich des entfernten D-MOS-Source-Oxids enthalten, und die Entfernung des NPN-Emitteroxids sollte auf der D-MOS-Drain-Maske enthalten sein, damit das Unterschneiden weiter verringert wird.
  • In Fig.8 ist die Oxidschicht nach der Herstellung von Öffnungen 52, 53 und 54 dargestellt, durch die die NPN-Emitterzone, die D-MOS-Source-Zone und die Emitterzone des lateralen NPN-Bauelements gebildet werden sollen.
  • Die zuvor gebildeten Öffnungen 42 bis 48 bleiben offen.
  • Die volitändige Gruppe von Öffnungen ist nun für die Phosphorimplantation oder Phosphorabscheidung und für die Diffusion zur Bildung von N+-Zonen- - 55 bis 64 (Fig.9) bereit.
  • Die Implantierungsdosis (oder Abscheidungsdosis) und die thermische Diffusion werden so gesteuert, daß die gewünschte Stromverstärkung des NPN-Bauelements beispielsweise auf hfelOO 100 eingestellt wird. Durch unabhängiges Voreinstellen der Störstoffkonzentration der D-Mulde wird die Kanallänge des D-MOS-Bauelements durch die Differenz zwischen den Diffus ionen der Emitterzone und der D-Mulde bestimmt. Dies bewirkt die Beibehaltung der D-MOS-Selbstjustierung, und es ermöglicht eine praktisch unabhängige Steuerung der Eigenschaften des lateralen D-MOS-Bauelements und des vertikalen NPN-Bauelements.
  • In Fig.lO ist die Oxidschicht 16 wieder gemustert, wobei an diesem Zeitpunkt ein gesteuertes Oxidwachstum an den Stellen 65 bis 68 erzielt wird, was die Bildung des Gate-Oxids für alle MOS-Bauelemente und der Implantationsmaske zum Einstellen der P-JFET-Kanalimplantation ermöglicht.
  • Die gesamte Halbleiterscheibe wird in diesem Stadium mit Bor implantiert, damit eine Einstellung der Schwellenspannung der P-MOS-Anreicherungsbauelemente erzielt wird, und damit eine leichte Zunahme der Schwellenspannungen der N-MOS-und D-MOS-Bauelemente erhalten wird.
  • Die Verarmungskanäle der P-MOS-und P-JFET-Bauelemente werden dann durch selektives Implantieren von Bor eingestellt,wie in Fig.11 dargestellt ist. Schließlich wird die Oxidschicht erneut so gemustert, wie in Fig.12 dargestellt ist, damit Kontaktübergänge zur Metallisierung und Musterung der Verbindungsleiter geöffnet werden.
  • In Fig.13 ist das Schaltbild eines Wechselstrom-Plasmatreibers dargestellt, der einen internen Pegelumsetzer, digitale CMOS-Verknüpfungsglieder und einen Gegentaktausgangstreiber aus einer Tetroden-P-MOS/NPN-Quelle und einem D-MOS-Ableitelement enthält. Die Schaltung ergibt eine Hochspannungspegelverschiebung mit kleiner Leistung, und sie hat die Fähigkeit, am Ausgang bei hoher Spannung, großer Steilheit und hoher Geschwindigkeit zu schalten. Die Eingänge werden von MSI-CMOS-Schaltungen mit kleiner Leistung angesteuert.
  • Fig.14 zeigt eine präzise programmierbare Hochspannungs-Stromquelle, die beispielsweise als Katodentreiberschaltung für Gleichstrom-Plasmaanzeigevorrichtungen verwendet werden kann. Sie besteht aus einem Regler mit einem Emitterfolger und mit Stromspiegeln, die eine genaue Ausgangsspannung liefern, die praktisch unabhängig vom Versorgungsspannungsbereich (4 bis 15 V) und von Temperaturschwankungen ist. Durch Programmieren dieser Spannung mit einem Präzisionswiderstand und durch Spiegeln mit einer weiteren Gruppe von Stromspiegeln kann der Benutzer analoge Ausgangsspannungswerte programmieren. Der Wert wird dann erneut gespiegelt und mit Hilfe präziser NPN/D-MOS-Bauelemente geschaltet; die in Kaskade geschalteten NPN/D-MOS-Ausgangselemente ergeben praktisch eine Unabhängigkeit von Ausgangsspannungsschwankungen über einen weiten Bereich (10 bis 400 V), Die den Ausgangszustand bestimmende Logik ist eine CMOS-Logik, was einen Kleinleistungsbetrieb ermöglichtf Die Schaltung ermöglicht also die Steuerung eines Ausgangszustandes einschließlich eines programmierbaren, präzisen hohen analogen Spannungswerts, der praktisch unabhängig von Änderungen der Versorgungsspannung, der Umgebungstemperatur und der Ausgangsspannung ist. Die Schaltung veranschaulicht die Vereinigung von bipolaren, D-MOS-und CMOS-Hochleistungsschaltungselementen.
  • Leerseite

Claims (16)

  1. P a t e n t a n s p r ü c h e g Verfahren zum Herstellen einer monolithischen integrierten Halbleiterschaltung mit vertikalen und lateralen NPN-, P-JFET-, P-MOS-und D-MOS-Hochleistungsbauelementen, dadurch gekennzeichnet, a) daß an der Oberfläche eines monokristallinen pleitenden Halbleitersubstrats an jeder Stelle, an der ein vertikales NPN-, P-JFET-, P-MOS-oder N-MOS-Bauelement gebildet werden soll, in selektiver Weise eine N+-Zone erzeugt wird, b) daß auf dem Halbleitersubstrat epitaktisch eine Oberflächemschicht aus monokristallinem n-leitenden Halbleitermaterial gebildet wird1 die die N+-Zonen und jede Stelle des Substrats bedeckt, an der ein Diffusions-MOS-Bauelement (D-MOS-Bauelement) oder ein laterales NPN-Bauelement hergestellt werden soll, c) daß zur Erzielung von Isola;tions-PN-Ubergängen zwischen Bauelementen P+-Zonen gebildet werden, die sich durch die epiktatische Oberflächenschicht erstrecken, d) daß in dem isolierten Bereich der epitaktischen Oberflächenschicht in dem P-MOS-und N-MOS-Bauelemente hergestellt werden sollen, in selektiver Weise eine erste schwach dotierte p-leitende Oberflächenzone gebildet wird, e) daß in dem isolierten Bereich der epitaktischen Oberflächenschicht, in dem D-MOS-Bauelemente hergestellt werden sollen, in selektiver Weise eine zweite schwach dotierte p=leitende Zone gebildet wird, f) daß zur Bildung der Basis des vertikalen NPN-Bauelements des rückseitigen Steuerelektrodenkontakts des D-MOS-Bauelements, der Source-Zone und der Drain-Zone des P-MOS-Bauelements in selektiver Weise vier mitteldotierte, p-leitende Zonen gebildet werden, g) daß zur Bildung des Kollektorkontakts des vertikalen NPN-Bauelements des Kollektors und des Emitters des lateralen XPN-Bauelements, der Source-und der Drain-Zone des N-MOS-Bauelements, des Emitters des vertikalen NPN-Bauelements, der Source- und der Drain-Zone desD-MOS-Bauelements, des rückseitigen Massekontakts des P-MOS-Bauelements und des Gate-Kontakts des P-JEET-Bauelements dann in selektiver Weise zehn nleitende Zonen gebildet werden, h) daß dann in selektiver Weise der Gate-Isolator für die D-MOS-, P-MOS- und N-MOS-Bauelemente gebildet wird, i) daß die Anreicherungsschwellenspannung des P-MOS-Baue-lements eingestellt wird, ;) daß in selektiver Weise Borionen zur Bildung der Verarmungskanäle für P-MOS- und P-JFET-Bauelemente implantiert werden und k) daß dann Kontaitübergänge und die Metallisierung fertiggestellt werden.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt (d) so gesteuert wird, daß eine Oberflächenstörstoffkonzentration erzielt wird, die nahezu gleiche Schwellenspannungen der N-MOS-und D-MOS-Bauelemente ermöglicht.
  3. 3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß über der ersten, p-leitenden aberflächenzone in gesteuerter Weise Oxid gebildet wird,, damit. der parasitäre Schwellenwert des dicken Feldoxids- des N-MOS-Bauelements vergrößert wird und das Wachsen eines relativ dünneren Oxids über den beim Verfahrensschritt (e) erzeugten, p-leitenden Zonen ermöglicht wird.
  4. 4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß beim Verfahrensschritt (d) gleichzeitig Flächenwiderstände mit einem Widerstandswert von wenigstens 1000 Ohm pro Quadrat erzeugt werden.
  5. 5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die sich beim Verfahrensschritt (e) ergebende Oberflächenstörstoffkonzentration so gesteuert wird, daß der D-MOS-Schwellenwert von der Uberschneidung von Emitter- und D4Mulde>Profilen bestimmt wird.
  6. 6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß gleichzeitig mit dem Verfahrensschritt (e) als Basis des lateralen NPN-Bauelements eine dritte, schwach dotierte,p-leitende Zone gebildet wird.
  7. 7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Verfahrensschritt (f) so modifiziert wird, daß gleichzeitig zusätzliche p-leitende Zonen als rückseitiger Steuerelektrodenkontakt für das N-MOS-Bauelemenb, als Schutzring fUr das N-MOS-Bauelement und als Flächenwiderstände gebildet werden.
  8. 8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Oxidmaske für den Schritt (g) in zwei Stufen gemustert wird, in dem zunächst in selektiver Weise Oxidfenster für Source- und Drain-Zonen de :TMOS-Bauelements, die Drain-Zone des D-MOS-Bauelements, UEn rückseitigen Massekontakt des P-MOS-Bauelements, den Gate-Kontakt des P-JFET-Bauelements und für Kollektorkontakte des vertikalen und lateralen NPN-Bauelements geöffnet werden, woran sich das selektive Öffnen von Oxidfenstern für die Emitterzonen der vertikalen und lateralen NPN-Bauelemente und die Source-Zone des t-MOS-Bauelements anschließt, damit das-Unterschneiden des Oxids herabgesetzt und die Ausrichtung des D-MOS-Bauelements beibehalten wird.
  9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Kanallänge des D-MOS-Bauelements von der Differenz zwischen der Emitterdiffusion und der D-Mulden-Diffusion bestimmt wird.
  10. 10. Verfahren zum Herstellen einer monolithischen integrierten Halbleiterschaltung mit D-MOS-Bauelementen und mit vertikalen NPN-Hochleistungsbauelementen, dadurch gekennzeichnet, a) daß in selektiver Weise an der Oberfläche eines monokristallinen p-leitenden Halbleitersubstrats an weder Stelle eine N+-Zone gebildet wird, an der ein vertikales NPN-Bauelement hergestellt werden soll, b) daß auf dem Substrat epitaktisch eine monokristalline n-leitende Oberflächenschicht gebildet wird, die jede N+-Zone und åede Stelle bedeckt, an der ein D-MOS-Bauelement hergestellt werden soll, c) daß zur Erzielung von Isolations-PN-Übergängen zwischen Bauelementen P+-Zonen gebildet werden, die sich durch die epitaktische Oberflächenschicht erstrecken, d) daß in dem isolierten Bereich der epitaktischen Oberflächenschicht, in dem ein D-MOS-Bauelement hergestellt werden soll, in selektiver Weise eine leicht dotierte p-leitende Zone erzeugt wird, e) daß in selektiver Weise zur Bildung der Basis des NPN-Bauelements und des Gate-Kontakts des D-MOS-Bauelements mitteldotierte p-leitende Zonen erzeugt werden, f) daß in selektiver Weise n-leitende Zonen zur Bildung der Emitterzonen des vertikalen NPN-Bauelements, des Kolletcrkontakts des vertikalen NPN-Bauelements und der Source- und Drain-Zonen des D-MOS-Bauelements gebildet werden, g) daß in selektiver Weise über dem Kanal des D-MOS-Bauelements ein Gate-Oxid gebildet wird, und h) daß dann Kontaktübergänge und eine Metallisierung fertiggestellt werden.
  11. 11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die aus dem Schritt d) resultierende Oberflächen-Störstoffkonzentration so gesteuert wird, daß der Schwellenwert des D-MOS-Bauelements von der Überschneidung der Emitter- und D-Mulden-Profile bestimmt wird.
  12. 12. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die Oxidmaske für den SchrfftXin zwei Stufen gemustert wird, indem zunächst in selektiver Weise Oxidfenster für den Drain- Kontakt des D-MOS-Bauelements und den Kollektorkontakt des vertikalen NPN-Bauelements geöffnet werden, woran sich das selektive Öffnen von Fenstern für die Emitterzone des vertikalen NPN-Bauelements und die Source-Zone des D-MOS-Bauelements anschließt, damit das Unterschneiden des Oxids reduziert wird und die D-MOS-Ausrichtung beibehalten wird.
  13. 13. Verfahren nachAnspruch 10, dadurch gekennzeichnet, daß die Kanallänge des D-MOS-Bauelements von der Differenz zwischen der Emitterdiffusion und der D-Mulde}Diffusion bestimmt wird.
  14. 14. Verfahren zum THerstellen einer monolithischen integrierten Halbleiterschaltung mit D-MUS-, P-MOS-und N-MOS-Bauelementen, dadurch gekennzeichnet a) daß in selektiver Weise an der Oberfläche eines monokrista linen p-leitenden Halbleitersubstrats eineN+-Zone an jeder Stelle gebildet wird, an der ein P-MOS-oder ein N-MOS-Bauelement hergestellt werden soll, b) daß auf dem Substrat epitaktisch eine Oberflächenschicht aus monokristallinem n-leitenden Halbleitermaterial gebildet wird, die die -Zonen und jede Stelle bedeckt, an der ein D-MOS-Bauelement hergestellt werden soll, c) daß Zonen gebildet werden, die sich zur Erzeugung von Isolations-PN-0bergängen zwischen Bauelementen durch die epitaktische Schicht erstrecken, d) daß in selektiverWeise in den isolierten Bereichen der epitaktischen Schicht, in denen P-MOS-und N-MOS-Bauelemente hergestellt werden sollen, eine erste, schwach dotierte p-leitende Oberflächenzone gebildet wird, e) daß in selektiver Weise in den isolierten Bereich der epitaktischen Schicht, in dem D-MOS-Bauelemente hergestellt werden sollen, eine zweite, schwach dotierte pleitende Zone gebildet wird, f) daß in selektiver Weise in der epitaktischen Schicht zur Bildung des rückseitigen D-MOS-Gate-Kontakts und der P-MOS-Source- und Drainbereiche erste, zweite bzw. dritte mitteldotierte p-leitende Zonen gebildet werden, g) daß dann in selektiver Weise n-leitende Zonen für die N-MOS-Source- und Drain-Zonen, die D-MOS-Source- und Drain-Zonen und den rückseitigen P-MOS-Massekontakt n-Ieitende Zonen gebildet werden, h) daß dann in selektiver Weise einen Gate-Isolator für die D-MOS-, P-MOS- und N-MOS-Bauelemente gebildet wird, i) daß die P-MOS- Anreicherungsschwellenspannung eingestellt wird, ) daß in selektiver Weise zur Bildung der Verarmungskanäle für P-MOS-Bauelemente Borionen implantiert werden, und k) daß dann die Kontaktübergänge und die Metallisierung fertiggestellt werden.
  15. 15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß beim Schritt a) an Jeder Stelle, an der ein D-MOS-Bauelement hergestellt werden soll, eine N+-Zone gebildet wird.
  16. 16. Verfahren zum Herstellen einer monolithischen integrierten Halbleiterschaltung mit D-MOS-, P-MOS, N-MOS und vertikalen NPN-Hochleistungstransistorbauelementen, dadurch gekennzeichnet, a) daß in selektiver Weise an der Oberfläche eines monokristallinen, p-leitenden Halbleitersubtrats an Jeder Stelle, an der ein NPN-, P-MOSoderN-MOS-Bauelement hergestellt werden soll, eine N+-Zone gebildet wird, b) daß auf dem flalbleitersu>Jszrat eine Oberflächenschicht aus monokristallinem n-leitenden Halbleitermaterial epitaktfsch gebildet wird, die die N+-Zonen und Jede Stelle überdeckt, an der ein D-MOS-Bauelement hergestellt werden soll, c) daß -zur Bildung von Isolations-PNP-8bergängen zwischen Bau-.elementen sich durch die epitaktische Oberflächenschicht erstreckende P+-Zonen gebildet werden, d) daß in selektiver Weise in den isolierten Bereichen der epitaktischen Oberflächenschicht, in denen P-MOS- und N-MOS-Bauelemente hergestellt werden sollen,eine erste p-leitende Oberflächenzone -gebilde-t wird, d) daß in selektiver Weise in dem isolierten Bereich der epitaktischen Oberflächenschicht, in dem D-MOS-Bauelemente hergestellt werden sollen, eine zweite schwach dotierte p-leitende Zone gebildet wird, f) daß in selektiver Weise fUr die NPN-Basis, den rückseitigen D-MOS-Gate-Kontakt und die P-MOS-Source- und P-MOS-Drain-Zonen erste, zweite, dritte bzw. vierte mitteldotierte leitende Zonen gebildet werden, und g) daß dann in selektiver Weise zur Bildung des NPN-Kolltektorkontakts, des NPN-Emitters, der N-MOS-Source-Zone, der N-MOS-Drain-Zone, der D-MOS-Source-Zone, der D-MOS-Drain- Zone und des rückwärtigen P-MOS-Massekontakts sieben n-leitende Zonen gebildet werden, h) daß dann in selektiver Weise der Gate-Isolator für die D-MOS-' P-MOS und N-MOS-Bauelemente gebildet wird, i) daß die P-MOS-Anreicherungsschwellenspannung eingestellt wird, 5) daß in selektiver Weise zur Bildung von Werårmungskanälen für P-MOS-Bauelemente Borionen implantiert werden, und k) daß dann Kontaktiibergänge und die Metallisierung fertiggestellt werden.
DE19803005384 1979-02-15 1980-02-13 Verfahren zum Herstellen einer monolithischen integrierten Halbleiterschaltung Expired - Lifetime DE3005384C2 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE3051200A DE3051200C2 (de) 1979-02-15 1980-02-13 Verfahren zum Herstellen einer monolithischen integrierten Halbleiterschaltung

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/012,267 US4325180A (en) 1979-02-15 1979-02-15 Process for monolithic integration of logic, control, and high voltage interface circuitry
DE3051200A DE3051200C2 (de) 1979-02-15 1980-02-13 Verfahren zum Herstellen einer monolithischen integrierten Halbleiterschaltung

Publications (2)

Publication Number Publication Date
DE3005384A1 true DE3005384A1 (de) 1980-08-28
DE3005384C2 DE3005384C2 (de) 1994-10-27

Family

ID=25790158

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19803005384 Expired - Lifetime DE3005384C2 (de) 1979-02-15 1980-02-13 Verfahren zum Herstellen einer monolithischen integrierten Halbleiterschaltung

Country Status (1)

Country Link
DE (1) DE3005384C2 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0054303A2 (de) * 1980-12-17 1982-06-23 Matsushita Electric Industrial Co., Ltd. Integrierte Halbleiterschaltung
US5034337A (en) * 1989-02-10 1991-07-23 Texas Instruments Incorporated Method of making an integrated circuit that combines multi-epitaxial power transistors with logic/analog devices

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2120832A1 (de) * 1970-05-04 1971-11-25 Rca Corp Verfahren zum Herstellen von integrierte Schaltkreise bildenden Halbleiterbauteilen
US3898107A (en) * 1973-12-03 1975-08-05 Rca Corp Method of making a junction-isolated semiconductor integrated circuit device
US4007478A (en) * 1971-08-26 1977-02-08 Sony Corporation Field effect transistor
DE2547220A1 (de) * 1975-10-22 1977-05-05 Licentia Gmbh Verfahren zum herstellen einer integrierten schaltungsanordnung
US4161417A (en) 1975-11-13 1979-07-17 Siliconix Corporation Method of making CMOS structure with retarded electric field for minimum latch-up

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2120832A1 (de) * 1970-05-04 1971-11-25 Rca Corp Verfahren zum Herstellen von integrierte Schaltkreise bildenden Halbleiterbauteilen
US4007478A (en) * 1971-08-26 1977-02-08 Sony Corporation Field effect transistor
US3898107A (en) * 1973-12-03 1975-08-05 Rca Corp Method of making a junction-isolated semiconductor integrated circuit device
DE2547220A1 (de) * 1975-10-22 1977-05-05 Licentia Gmbh Verfahren zum herstellen einer integrierten schaltungsanordnung
US4161417A (en) 1975-11-13 1979-07-17 Siliconix Corporation Method of making CMOS structure with retarded electric field for minimum latch-up

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
"Electronics", 8. Juni 1978, S. 113-117 *
"IBM TDB", Vol. 16, No.6, 1973, S. 1985/1986 *
IEEE J. of Sol.-St.-Circ., Vol. SC-11, No. 5, 1976, S. 718-726 *
IEEE J. of Solid-State Circ., Vol. SC-11, No. 4, 1976, S. 453-465
IEEE J. of Solid-State Circ., Vol. SC-11, No. 6, 1976, S. 809-817
IEEE J. of Solid-State Circ., Vol. SC-12, No. 3, 1977, S. 264-270

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0054303A2 (de) * 1980-12-17 1982-06-23 Matsushita Electric Industrial Co., Ltd. Integrierte Halbleiterschaltung
EP0054303A3 (en) * 1980-12-17 1983-06-01 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit
US5661066A (en) * 1980-12-17 1997-08-26 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit
US5034337A (en) * 1989-02-10 1991-07-23 Texas Instruments Incorporated Method of making an integrated circuit that combines multi-epitaxial power transistors with logic/analog devices

Also Published As

Publication number Publication date
DE3005384C2 (de) 1994-10-27

Similar Documents

Publication Publication Date Title
DE3105118C2 (de) Verfahren zur Herstellung einer integrierten Schaltung mit komplementären bipolaren Transistoren und komplementären Isolierschicht-Gate-Feldeffekttransistoren auf einem gemeinsamen Substrat
DE3702810C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung, die aus CMOS-Transistoren, vertikalen Bipolartransistoren und Dioden besteht
US4403395A (en) Monolithic integration of logic, control and high voltage interface circuitry
US4325180A (en) Process for monolithic integration of logic, control, and high voltage interface circuitry
DE69728259T2 (de) Siliciumkarbid-cmos und herstellungsverfahren
DE19649686B4 (de) Struktur und Herstellungsverfahren eines Hochspannungs-Metalloxid-Silizium-Feldeffekttransistors (MOSFET)
EP0080523B1 (de) Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem Paar von komplementären Feldeffekttransistoren und mindestens einem Bipolartransistor
DE3205022A1 (de) Verfahren zum herstellen einer integrierten halbleiterschaltung
EP0007923B1 (de) Verfahren zur Herstellung eines doppeltdiffundierten, lateralen Transistors und eines mit diesem integrierten komplementären vertikalen Transistors
DE3939305C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE2812740A1 (de) Verfahren zum herstellen einer vertikalen, bipolaren integrierten schaltung
DE2734694A1 (de) Isolierschicht-feldeffekttransistor mit kleiner kanallaenge und verfahren zu seiner herstellung
EP0081804A2 (de) Verfahren zur Herstellung benachbarter mit Dotierstoffionen implantierter Wannen bei der Herstellung von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen
EP0006510B1 (de) Verfahren zum Erzeugen aneinander grenzender, unterschiedlich dotierter Siliciumbereiche
DE3002051A1 (de) Verfahren zur herstellung von komplementaeren mos-transistoren hoher integration fuer hohe spannungen
DE3129539A1 (de) Bipolartransistor
EP0135163B1 (de) Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen
DE2500047A1 (de) Verfahren zur herstellung von metalloxid-halbleitereinrichtungen
DE4041050A1 (de) Integrierter schaltkreis
DE10036891A1 (de) Verfahren zum Herstellen einer Schottky-Diode und einer verwandten Struktur
DE2160462A1 (de) Halbleiteranordnung und verfahren zur herstellung dieser halbleiteranordnung.
DE3001032A1 (de) Halbleiteranordnung und verfahren zu deren herstellung
DE2218680A1 (de) Halbleiteranordnung und Verfahren zur Herstellung derselben
EP1415340A2 (de) Verfahren zum parallelen herstellen eines mos-transistors und eines bipolartransistors
DE3005384A1 (de) Verfahren zum herstellen einer monolithischen integrierten halbleiterschaltung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8172 Supplementary division/partition in:

Ref country code: DE

Ref document number: 3051200

Format of ref document f/p: P

Q171 Divided out to:

Ref country code: DE

Ref document number: 3051200

AH Division in

Ref country code: DE

Ref document number: 3051200

Format of ref document f/p: P

D2 Grant after examination
8364 No opposition during term of opposition
AH Division in

Ref country code: DE

Ref document number: 3051200

Format of ref document f/p: P