DE2945025C2 - Master/Slave-Speicherglied - Google Patents

Description

Fig, S geeignet ist, und

Fig. 5b das Schaltbild einer dreistufigen Cascode-Schaltung, die als Slave-Flipflop für die universelle Zählstufe nach Fig. 5 geeignet ist

Fig, 1 zeigt den grundsätzlichen Aufbau eines Master/Slave-Speichergliedes nach der ,Erfindung, das mehrere Master-Flipflops und einen einzigen Slave-Flipflop aufweist. Die jeweiligen Q- oder Q-Ausgänge der einzelnen parallelen Master-Flipflops oder Master-Auffangglieder 20-1 bis 20-6, die im folgenden einfach als »Master« bezeichnet werde«, also die Ausgänge QAf 1 bis QAf 6 oder QAi 1 bis QA/6 sind mit den Eingängen eines Slave-Flipflop ader Slave-Auflanggliedes 21 verbunden, das im folgenden kurz »Slave« genannt wird. Der Q-Ausgang QAfI und die Q-Ausgänge QM2und QAf 3 der Master 20-1,20-2 und 20-3 sind gemeinsam über ein verdrahtetes ODER-Glied 23 mit einem einzigen Eingang des Slave verbunden. Ein verdrahtetes ODER-Glied ist kein echtes Verknüpfungsglied, sondern ein gemeinsamer Verbindungspunkt zwischen den Emitterfolger-A.usgängen QAfI, QM2und QAf 3 der Master und einem nicht dargestellten, an die Klemme VEE eines Netzgerätes angeschlossenen Niedernalte-Widerstand (pull down resistor). Da die Emitterfolger als Spannungsquellen wirken, ist der durch das verdrahtete ODER-Glied 23 gebildete gemeinsame Knoten auf hohem Spannungsspiegel oder einer logischen »1«, wenn nur eines der individuellen Ausgangssignale QAfI, QMl oder QAf 3 hoch ist Der Knoten ist auf niedrigem Spannungspegel oder einer logischen »0« nur dann, wenn alle individuellen Ausgangssignale niedrig sind. Die Q- oder Q-Ausgänge der übrigen Master 20-4 bis 20-6 sind mit getrennten Dateneingängen des Slave 21 verbunden. Ein Taktsignal-Generator 22 ist mit dem Slave 21 und über einen Pegelschieber 24 mit den einzelnen Mastern 20-1 bis 20-6 verbunden. Der Taktsignal-Generator 22 kann mit dem Slave 21 über den Pegelsehiebcr 24 mittels der gestrichelt dargestellten Leitung 25 verbunden sein.

Die Master 20-1 bis 20-6 besitzen eine Anzahl von Dateneingängen D11, D12,... D l/V für den ersten Master 20-1, DlX, D 22,..., DlN für den zweiten Master 20-2 usw. bis D6l,D61,...,D6N als Dateneingänge für den sechsten Master 20-6. Ähnliche Sätze von Steuereingängen CIl, C12,..., ClAf, C21, C22,..., ClMbis C6i, C62,... C6Af sind ebenfalls für die einzelnen Master 20-1 bis 20-6 vorgesehen. Jeder Master hat zwei Datenausgänge, die mit QMl und QMX fur den ersten Master 20-1, QAf2 und QAf2 für den zweiten Master 20-2 usw. bezeichnet sind. In Fig. 1 ist auch für den Master 20-1 ein implizites Eingangs-Schaltnetz 26 dargestellt, das Mehrfachtransistoren für die Dateneingänge D, Reihen-Torschaltungen^u. dgl. enthalten kann, und mit einem Latch-Kreis 27 verbunden ist. Der Latch-Kreis 27 liefert die Q- und Q-Ausgangssignale QAfI und QMl des Masters 20-1.

Der Slave 21 besitzt mehrere Daten- und Steuer-Eingänge,jiie mit den Q-Ausgängen der Master 20-1 bis 20-6 verbunden sind. Der Slave 21 hat außerdem zwei mit Qi> und QS bezeichnete Ausgänge. Auch der Slave 21 kann Mehrfach-Eingangstransistoren oder ein vorgeschaltetes Schaltnetz 28 aufweisen, das mit dem Latch-Kreis 29 verbunden ist. Auf diese Weise ist es möglich, eine komplizierte Speicher-Glied-Gesamtfunktion durch diese mehrere Master und einen Slave umfassende Schaltungsanordnung zu verwirklichen.

Es versteht sich, daß Fig. 1 eine spezielle Ausfiihrungsform eines Master/Slave-Speichergliedes nach der Erfindung darstellt und keinerlei begrenzenden Charakter hat. S ο können in Übereinstimmung mit der Erfindung die verschiedenen Ausgänge der Master 20-1 bis 20-6, die oben als QM1 bis QM6 und QAfI bis QMb bezeichnet sind, in wählbarer Weise mit den Eingängen des Slave 21 verbunden werden, je nach der logischen Gesamtfunktion, welche das Speicherglied ausführen soll. Mit »wählbarer Weise« ist hier gemeint, daß in Abhängigkeit von dem Schaltungsaufbau viele mögliche Verbindungen hergestellt werden können, daß jedoch eine gewisse Auswahl getroffen werden muß, um beispielsweise ein JK-F\\p(\op zu realisieren, und daß nach der Wahl des speziellen Schaltungsaufbaues die wählbaren Verbindungen zu fest verdrahteten Verbindungen werden, die einen Bestandteil der integrierten Schaltung bilden. In gleicher Weise können die Ausgänge des Slave 21 in wählbarer Weise mit ihren eigenen Eingängen oder den Eingängen der Master 20-1 bis 20-6 verbunden werden, je mich dem gewünschten Aufbau der Schaltungsanordnung. Weiterhin ist das erfindungsgemäße Speicherglied nicht auf die Anwendung von sechs Mastern beschränkt, wie sie in Fig. 1 dargestellt sind. Es kann jeder Anfall von Mastern benutzt werden, bis hinauf zu den Grenzen, welche durch Gesichtspunkte des Schaltungsaufbaus gesetzt sind, um eine gewünschte Logikfunktion zu verwirklichen.

Um die neuen Merkmale und Eigenschaften der Erfindung besser erläutern zu können, wird nachstehend eine kurze Einführung in die Wirkungsweise einfacher Flipflops in Emitter-gekoppelter Logik (ECL) gegeben. Fi g. 2 zeigt das vereinfachte Schaltbild eines Master/Slave-Speichergliedes, von dessen Master einige Details dargestellt sind. Der Master weist eine zweistufige Cascodeschaltung auf, die aus unteren Stromschalt-Transistoren 31 und 33, mehreren D-Eingangs-Transistoren 34 bis 36, einem einen oberen Eingang-Stromschalter bildenden Transistor 37 und einem Latch-Kreis besteht, der einen zweiten oberen Stromschalter bildende Transistoren 4i/ bis 43 umfaßt. Der Aufbau dieser Schaltung wird nicht näher beschrieben, da sie allgemein bekannt ist.

Die Schaltungsanordnung nach Fig. 2 arbeitet allgemein in folgender Weise. Der Master lenkt den Strom !SE, der von einer Konstant-Stromquelle 32 geliefert wird, durch die unteren Schalt-Transistoren 31 und 33. Wenn das Taktsignal niedrig ist, so daß das im Pegel verschobene Taktsignal etwa 0,4 Y niedriger ist als VBBlM, schließt die ISE durch den Transistor 33 und dann durch die Wege, die von den D-Eingangs-Transistoren 34 bis 36 und dem Transistor 37 zur Verfügung gestellt werden. Wenn also das Taktsignal niedrig ist und einer der D-Eingänge DIl bis DiN hoch oder etwa 0,4 V über VBB1 sind, dann fließt Strom von der Stromquelle 32 durch den Transistor 33 und durch die Eingangs-Transistoren, die durch hohe Daten-Eingänge leitend gemacht worden sind. Wenn das Taktsignal niedrig ist und auch alle Taktsignaleingänge niedrig, d. h. etwa 0,4 V unter VBB X sind, fließt Strom von der Stromquelle 32 durch den Transistor 33 und dann durch den Transistor 37. Die Bezugsspannungen VBBX und VBBlM werden von einem Netzteil 30 geliefert.

Wenn das Taktsignal floch ist, liegt das pegelverschobene Taktsignal etwa 0,4 V über VBBlM, und es wird der Schaltstrom durch den unteren Stromschalt-Transistor 31 geleitet. In diesem Fall ist der Latch-Kreis, der die Transistoren 40 bis 43 umfaßt, aktiv und speichert die Daten, die zuvor den Eingängen DIl bis DIA'zugeführt

worden sind. Die Übertragung der Eingangsdaten erfolgt bei und im Anschluß an eine ansteigende Flanke des Taktsignals, das dem Transistor 31 zugeführt wird. Der Latch-Kreis hält die Daten so lange wie das Taktsignal hoch ist. Wenn das Taktsignal auf einen niedrigen Wert zurückfällt, wird der Latch-Kreis abgeschaltet und zugleich der obere Eingangs-Stromschalter wieder aktiviert.

S Ein Slave 21 macht von einer zweistufigen Cascode-Schaltung Gebrauch, die ebenso ausgebildet ist wie die in Fig. 2 dargestellte Cascode-Schaltung des Masters 20*1. Es sind jedoch in einer Slavc-Schaltung die Taktanschlüsse für die unteren Stromschalter umgekehrt. Im Slave 21 wird das im Pegel verschobene Taktsignal dem unteren Stromschalt-Transistor 33 zugeführt, der den oberen Eingangsschalter 34 bis 37 speist, während die Bezugsspannung dem anderen unteren Stromschalt-Transistor 31 zugeführt wird. Weiterhin ist im Slave 21 die Bezugsspannung VBBlSfürden unteren Stromschalter um etwa 100 nV höher als die Bezugsspannung VBBlM für den Master.

Infolge dieser Differenzen ist der obere Stromschalter des Slave aktiv, wenn das Taktsignal einen hohen Wert hat. An der abfallenden Flanke des dem Slave 21 zugeführten Taktsignals wird Strom vom Eingangs-Stromschalter zum oberen Stromschalter des Latch-Kreises des Slave 21 übertragen, und der Latch-Kreis nimmt einen die

is dem Slave zugeführten Eingangsdaten speichernden Zustand an. Da VBBlS etwas höher ist als VBBlM, findet die Stromübertragung in den unteren Stromschaltern des Slave in bezug auf die Stromübertragung in den unteren Stromschaltern des Master bei ansteigenden Taktflanken leicht verzögert und bei abfallenden Taktflanken leicht voreilend statt. Das Ergebnis ist die Übertragungs-Charakteristik eines Master/Slave-Speichergliedes, wie sis in Fig. 3 dargestellt ist. in dsm Diagramm nach Fig. 1 bezcichn?' VGL dip. einer logischen »0« entsprechende niedrige Spannung und VOHdic einer logischen »!«entsprechend hohe Spannung. VBBIMund VBBlS sind die Bezugsspannungen für die unteren Stromschaller, die in der beschriebenen Weise dem Master 20-1 bzw. dem Slave 21 zugeführt werden.

Wie aus Fig. 3 ersichtlich, erreicht das Taktsignal, wenn es auf VOHansteigt, den Wert VBBlM, zu welcher Zeit die Eingangsdaten im Master 20-1 verriegelt werden. Wenn dann das Taktsignal weiter auf VBBlSansleigl, wird der Slave 21 freigegeben, während Daten vom Latch-Kreis des Slave zur Cascode-Schaltung des Slave übertragen werden. Dannjiberträgt die Cascode-Schaitung des Slave die im Master 20-1 gespeicherten Daten auf die Slave-Ausgänge QS, QS. In diesem Augenblick ändern die Slave-Ausgänge ihren Zustand, wenn die im Master 20-1 neu gespeicherten Daten von den im Slave 21 gespeichc ζ*en Daten verschieden sind. Die Folge der Datenaufnahme durch den Master 20-1 mit nachfolgender Freigabe des Slave 21 gewährleistet, daß die Daten im

Master 20-1 von den Daten verschieden sind, die zuvor im Slave 21 gespeichert worden sind.

Wenn das Taktsignal von VOH auf VBBIS abfällt, wird der Slave 21 verriegelt, um die Ausgangssignale des Master zu übernehmen. Wenn dann das Taktsignal weiter auf VBBlM abfällt, wird der Master 20-1 zur Aufnahme neuer Daten freigegeben. Die Arbeitsfolge, nach welcher der Slave 21 verriegelt wird, bevor der Master 20-1 freigegeben wird, gewährleistet, daß die im Master 20-1 gespeicherten Daten vom Slave 21 übernommen werden, bevor der Master 20-1 zur Aufname neuer Daten freigegeben wird.

Außer zweistufigen Master- und Slave-Cascode-Schaltungen können ähnliche Master- und Slave-Schaltungen unter Verwendung von dreistufigen Cascode-Schaltungen aufgebaut werden. Insbesondere können dreistufige Cascode-Schaltungen dazu benutzt werden, zusätzliche logische Verknüpfungen in Serie zu den Dateneingängen auszuführen, ohne daß dabei die Signallaufzeit durch die Schaltung nennenswert erhöht wird. Eine solche Schaltung ist in F i g. 4 dargestellt, wobei wiederum nur der Master im Detail wiedergegeben ist. Bei der dargestellten Schaltung handelt es sich um eine vereinfachte Version eines handelsüblichen /tf-Master/Slave-Doppelflipflop vom Typ 10135. Der Aufbau dieser Schaltung wird nicht beschrieben, da sie allgemein bekannt ist. Die Schaltungsanordnung nach F i g. 4 arbeitet allgemein in der folgenden Weise. Der Master 20-1 lenkt den von einer Konstant-Stromquelle 32 gelieferten Strom durch untere Stromschalt-Transistoren 31 und 33. Wenn das Taktsignal niedrig ist, so daß das im Pegel verschobene Taktsignal etwa 0,4 V unter VBB$M\si, dann fließt der Schaltstrom ISW von der Stromquelle 32 durch den Transistor 33 und dann durch zweite Stromschall-Trarsistoren 49 und 52, die ihrerseits mit zwei dritten oder oberen Stromschalt-Transistoren 44,45 bzw. 46,47 verbunden sind. Die Serienschaltung des Transistors 33 zu den Transistoren 49 und 52 sowie dieser Transistoren^ deji Transistoren 44 bis 47 bilden eine dreistufige Cascode-Schaltung. Der Strom wird durch Dateneingänge J und K in Verbindung mit einem Steuereingang Q, dem Ausgangssignal des Slave 21 und den im Pegel verschobenen Taktsignsien gesteuert, die dem Transistor 31 zugeführt werden. Vorspannungen werden vom Netztei. JO geliefert.

Bei der in F i g. 4 dargestellten, spezieilen Ausführungsform sind die Dateneingänge D11 und D12 in J und K umgenannt worden, wie es bei einem /AT-Flipflop üblich ist Außerdem wird das Slave-Ausgangssignal QS= Q durch einen Pegelschieber 48 im Pegel verschoben und der Basis des Transistors 49 zugeführt. Während der Anschluß der Ausgänge QS und QS im allgemeinen Fall wählbar ist, ist bei dieser speziellen Ausführungsform der Ausgang QS mit dem Transistor 49 in der dargestellten Weise verbunden. Wenn das Taktsignal niedrig ist, ist der Weg, den der Strom nimmt, durch die leitenden oder nichtleitenden Zustände der Transistoren 31,33,49,52 und 44 bis 47 der dreistufigen Cascode-Schaltung bestimmt Der leitende Zustand eines bestimmten Transistors ist durch den logischen Zustand (hoch oder niedrig) des steuernden Eingangssignals bestimmt Wenn beispielsweise bei niedrigem Taktsignal das Signal Q = QS hoch ist, leitet der Transistor 49, und wenn außerdem K hoch ist, dann leitet der Transistor 44, und es fließt der Strom durch dieTransistoren 44,49,33 und die Stromquelle 32. Eine Boolesche Gleichung für den Strom ist gegeben durch / = KQS. In dieser Gleichungjst jede Variable wahr (logische »1«), wenn ein Strom fließt, und im anderen Falle falsch (logische »0«). Wenn K niedrig ist, während QS hoch ist, dann fließt bei niedrigem Taktsignal der Strom der Stromquelle 32 durch die Transistoren 45,49 und 33, und es ist infolgedessen die Gleichung für diesen Strom_ gegeben durch /₀ = KQS.

Wenn andererseits das Taktsignal niedrig und das Signal QS hoch ist, leitet der Transistor 52, und es fließt der Strom je nachdem, ob / hoch ist oder nicht, durch den Transistor 46 oder 47. In dem Falle, in dem /niedrig und

QS hoch ist, ist die Boolesche Gleichung fürdenStrpm gegeben durch I₀ = QSJ. Entsprechend gilt wenn J hoch und QS hoch i<t, für die Stromgleichung I₀ = QSJ.

Die Master- und Slave-Lalch-Krcise weisen nur eine einzige Schaltstromquelle auf. Von dieser Stromquelle wird entweder der Lastwiderstand SOoder Lastwiderstand Sl desin F i g. 4 dargestellten Latch-Kreises gespeist. Demgemäß gilt entweder/y = 1 und 7₀ = 0 oder aber Ι_ϋ = Ο und T₀ = 1, so daß I₀ und I_n logische Komplemente sin<i

Demgemäß sind auch die an den Lastwiderständen SO und 51 abfallenden Ausgangsspannungen logische Komplemente der die Lastwiderstände durchfließenden Ströme. Demgemäß ist V_n = 1, wenn /₀ = 0 und umgekehrt. Ähnlich gilt V₀ = I, wenn In = O und umgekehrt. V₀ liegt in der Schaltungsanordnung nach Fig. 4 am Emitter des Transistors 42 an, wird jedoch nicht als Ausgangssignal benutzt.

Aus der Tatsache, daß I_n und I_n logische Komplemente sind, und daß weiterhin jede Ausgangsspannung das logische Komplement des entsprechenden Ausgangsstromes ist, ergeben sich die Gleichungen In = Vn und In = V_n. Mit anderen Worten ist die logische Gleichung für den Strom I_n im Lastwiderstand SO die gleiche wie die logische Gleichung fürdie Ausgangsspannung Q am Emitter des Transistors 42. Ebenso gilt, daß die logische Gleichung für den Strom I₀ im Lastwiderstand 51 die gleiche ist wie die logische Gleichung für die Ausgangsspannung V_n, die das Ausgangssignal Q oder QA/1 bildet, am Emitter des Transistors 43. Demgemäß ergibt eine Analyse der oben angegebenen Bedingungen für I₀ = die logischen Gleichungen für ~1_Q und V_n, nämlich

~l_Q = Vq = QÄ: + QJ

Ebenso ergibt sich

Iq = Vq = QK + QJ

In den vorstehenden Gleichungen ist I₀ der den Widerstand 50 durchfließende Strom und 7₀ der den Widerstand 51 durchfließende Strom. Die erste Gleichung für V_n bildet die Gleichung für ein konventionelles JK-Flipflop.

Der die Transistoren 40 bis 43 umfassende Latch-Kreis speichert die von der dreistufigen Cascode-Schaltung ge'ieferten Daten bei und nach der ansteigenden Flanke des Taktsignals. Die Speicherung dauert an, solange das Taktsignal hoch ist. Danach gibt der Latch-Kreis die gespeicherten Daten zur Übertragung auf den Slave 21 bei der negativen Flanke des Taktsignals frei. Der Slave 21 ist im wesentlichen ebenso ausgebildet wie der Master 20-1, abgesehen davon, daß die dem unteren Stromschalter des Masters 20-1 zugeführte Vorspannung VBBlM um 100 mV niedriger ist als die Vorspannung VBBlS, die dem unteren Stromschalter des Slave 21 zugeführt wird. Außerdem werden Taktsignale dem rechten Zweig des unteren Stromschalters des Masters und dem linken Zweig des unteren Stromschalters des Slave zugeführt.

Zusätzlich zu der vorstehenden allgemeinen Beschreibung der Wirkungsweise einfacher Master/Slave-Speicherglieder, die aus zwei- oder dreistufigen ECL-Cascode-Schaltungen aufgebaut sind, sei noch auf zwei besondere Faktoren hingewiesen. Bei zweistufigen Cascode-Schaltungen findet eine implizite ODER-Verknüpfung statt, ohne daß die Signallaufzeit durch die Schaltungsanordnung vergrößert wird, durch Verwendung von mehreren parallel geschalteten D-Eingangs-Transistoren. Kompliziertere Verknüpfungen können implizit durch serielle Verknüpfungen in dreistufigen Cascode-Eingangsschaltungen erzielt werden, und zwar wieder ohne nennenswerte Erhöhung der Signallaufzeit. Daher werden für spezielle Anwendungen dreistufige Cascode-Schaltungen bevorzugt. Die Anwendung dreistufiger Cascode-Schaltungen ist jedoch durch einen zweiten Faktor begrenzt.

Sofern nicht die zugeführten Versorgungsspannungen besonders stabilisiert sind, können zweistufige Cascode-Schaltungen in einem größeren Bereich von /C-Temperaturen betrieben werden als dreistufige Cascode-Schaltungen. Bei Verwendung normaler, auf 10% stabilisierter Netzgeräte arbeiten dreistufige Cascode-Schaltungen bei Temperaturen unter etwa 0⁰C nicht mehr zuverlässig, wogegen zweistufige Cascode-Schaltungen bis zu Temperaturen von -40⁰C befriedigend arbeiten. Daher werden in integrierten Schaltungen, die für militärische Anwendungen bestimmt sind und in einem Temperaturbereich von -40⁰C bis +100⁰C sicher arbeiten müssen, meistens zweistufige Cascode-Schaltungen benutzt, wogegen dreistufige Cascode-Schaltungen auf/C für normale commerzielie Geräte beschränkt sind, die in einem Temperaturbereich von 0 bis 100⁰C arbeiten.

Die Schwierigkeiten, welche dreistufige Cascode-Schaltungen bei niedrigen Temperaturen bereiten, lassen sich durch einen Vergleich der Schaltungsanordnungen nach den F i g. 2 und 4 erläutern. Bei niedriger Temperatur, beispielsweise bei -40⁰C, beträgt die Emitter-Basis-Spannung VBE jedes leitenden Transistors etwa 1 V anstatt 0,8 V bei 25°C. Die in den F i g. 2 und 4 dargestellte Stromquelle 32 wird normalerweise von einem Transistor und einem an VEE angeschlossenen Emitterwiderstand gebildet. Der Spannungsabfall am Transistor der Stromquelle und am Emitterwiderstand beträgt normalerweise insgesamt 1,5 V. Demgemäß ist der Collector des Transistors der Stromquelle, der mit den Emittern der Transistoren 31 und 33 verbunden ist, auf einer Spannung von etwa 14 Vüber KfE. Diese 1,5 V addieren sich zum Spannungsabfall an den anderen Transistoren und auch an dem in Serie an VCC angeschlossenen Lastwiderstand.

Demgemäß setzt sich der gesamte Spannungsabfall von VCC nach VEE zusammen aus der Spannung am Lastwiderstand, den Basis-Emitter-Spannungen VBE an den Transistoren 37 und 33 und der Spannung von 1,5 V an der Stromquelle 32. Bei der in F i g. 2 dargestellten Schaltungsanordnung beträgt der Spannungsabfall am Lastwiderstand normalerweise 0,8 V. Demgemäß beträgt der gesamte Spannungsabfall 0,8 V + 2 VBE + 1,5 V oder 43 V, wenn VBE= 1 Vbei -40⁰C. Wenn die vom Netzgerät gelieferte Spannungsdifferenz VCC-VEE normalerweise 5,2 V beträgt und auf-10% stabilisiert ist, dann kann VCC-VEE auf 5,2-0,52 oder etwa4,8 Vabfallen.

Dann ist die gesamte Serienspannung an der Schaltung nur um 0,5 V niedriger als die Gesamt-Versorgungsspan· nung von 4,8 V. .

Bei einer dreistufigen Cascode-Schaltung wird eine weitere Basis-Emitter-Spannung in Serie geschaltet. Beispielsweise ist in der Schaltungsanordnung nach F i g. 4 der gesamte Spannungsabfall gleich der Summe aus dem

Spannungsabfall an der Stromquelle 32 (1,5 V), dem Spannungsabfall am Lastwiderstand (0,8 V) und Drei-Basis-Emitter-Spannungen an den Transistoren 45, 49 und 33 (etwa 3 V). In diesem Fall beträgt der gesamte Spannungsabfall an der Schaltungsanordnung 5,3 V oder etwa 0,5 V mehr als die Netzspannung. Die würde zu einer Sättigung und mangelhaften Funktion führen, deren Ergebnis eine drastische Verminderung der Arbeitsgeschwindigkeit wäre.

ίο Im Hinblick auf das Vorstehende können zweistufige Cascode-Schaltungen in integrierten Schaltungen tür

militärische Anwendung benutzt werden. Bezüglich der logischen Verknüpfungen leistungsfähigere, dreistufige

Cascode-Schaltungen können dagegen in integrierten Schaltungen verwendet werden, die für commerzielle

Geräte bestimmt sind.

Demgemäß werden nachstehend mehrere Master und ein Slave umfassende Speicherglieder beschrieben, die

sowohl von zweistufigen als auch dreistufigen Cascode-Schaltungen Gebrauch machen.

Allgemein gesprochen ist ein Mehrmaster/Einslave-Speicherglied eine Schaltungsanordnung, die aus einer Anzahl von /V-Mastern besteht, die einen einzigen Slave speisen. Die Schaltungsanordnung weist wählbare Verbindungen zum Anschluß ausgewählter Dateneingänge an äußere Anschlüsse, zum Anschluß von Slave-Ausgängen an äußere Anschlüsse und zur Verbindung äuücier Anschlüsse rnii ausgewählten Master-Eingangen auf.

Jeder Master und der Slave können Schaltungsanordnung^ für implizite logische Verknüpfungen aufweisen, wie beispielsweise serielle Verknüpfungen und parallele D-Eingangs-Transistorcn, die zur Ausführung einer impliziten ODER-Verknüpfung in dreistufigen Cascode-Schaltungen geeignet sind, ohne daß eine nennenswerte Erhöhung der Signallaufzeit im Verhältnis zu einem Master mit einem einzigen D-Eingang auftritt. Bei Mehrmaster/Einslave-Speichergliedern, die Tür militärische Anwendungen ausgeführt sind, sollten nur

zweistufige Cascode-Schaltungen für die Master und den Slave benutzt werden. In solchen Fällen stehen nur D-Eingangs-Mehrfachtransistoren, jedoch keine zusätzlichen seriellen Verknüpfungen in den Master- und Slavc-Schaltungen zur Verfügung. In diesem Fall wird eine parallele Gruppe von /V-Master-Latch-Kreisen aufgebaut. Die Dateneingänge (D-Eingänge) des ersten Masters sind mit DIl, D12,... DlK bezeichnet. Entsprechend sind die Bezeichnungen der D-Eingänge für den zweiten Master D21, D22 DlK und für den /V-ten-Master DNl,

DNl, ...,DNK.

Die komplementären Ausgänge der Master QMl, QM2,..., QMN sind gemeinsam an einen Niederhaltewiderstand angeschlossen, um eine verdrahtete ODER-Verknüpfung zu bilden und mit dem Eingang DS des einzigen Slave verbündende komplementär?n Slave-Ausgangssignale QS und QS werden dazu benutzt, die Ausgangssignale Q und Q des gesamten Master/Slave-Speichergliedes zu bilden. Mit anderen Worten ist

Q = QS und Q = QS. .

Wenn die Eingangs-Transistoren jedes Masters eine ODER-Verknüpfung mehrerer Eingangsdaten bewirken, dann gelten für die Eingangssignale D der Master die folgenden Funktionen:

DMX (n) = Dl (») + D12(n) + ... + Dl K (n) = V Dl J (n)

DMl (η) = D21 (η) + Dll(n) + ... + Dl K (η) = V] D2 J (η)

45 J \

DMN (η) = DWl (η) + DNl (π) + ... + DNK (η) = VJ DNJ (η)

O)

Allen Mastern und dem Slave wird ein gemeinsames Taktsignal zugeführt, auch wenn möglicherweise auf verschiedenen Spannungsniveaus. Bei den Flipflops selbst kann es sich um beliebige ECL-Schaltungen handeln, weiche die folgenden Eigenschaften aufweisen. Wenn während der Periode n, die der η-ten ansteigenden Taktflanke folgt, das Taktsignal niedrig ist, nehmen die Master den Zustand ihrer D-Eingangssignale an. Gleichzeitig speichert der Slave seine Eingangsdaten. Bei der nächsten ansteigenden Taktflanke, welche die Periode η + einleitet, werden alle D-Eingänge der Master verriegelt. Erst nach der Verriegelung der Master wird der Slave freigegeben und überträgt seine Eingänge DS (n + 1) auf seine Ausgänge QS (n + 1). Demnach gilt bei und nach der Taktfianke

DS (n + D = QS (n+ 1) (²>

Wenn das Taktsignal während der Periode η + 1 abfällt, verriegelt und speichert der Slave DS (η + 1). Nach der Verriegelung des Slave werden die Master freigegeben und nehmen neue Eingangsdaten DM (n + D auf.

Aufgrund der vorstehend beschriebenen Eigenschaften werden die Ausgänge Q der Master bei und nach der die Periode η +1 einleitenden Taktflanke im Zustand der vorhergehenden Dateneingänge gehalten. Demgemäß gilt

QATl (η + 1) = DMl (λ) = Σ DlJ (π)

/I

QMl (π + 1) = DMl (λ) = V] Dl J (η)

QMN (η + 1) = DA//V («) = V] DNJ (λ)

(3)

Die komplementären Ausgänge QAfI, QMZ,..., QMN sind zu einer ODER-Verknüpfung verdrahtet und wer- 20 den, wie bereits angegeben, dem D-Eingang de? Slave zugeführt Demgemäß gilt

DS (n + D = GAfI (« + D + QMl (n + 1) + ... + QM (n + 1)
Nach Gleichung (2) ist das Q-Ausgangssignal QS (n + 1) des Slave gegeben durch

QS (n + 1) = QMl (n + 1) + QMl (n + 1) + ... + QMN (n + 1)

(4)

(5)

Das Komplement QS (η + I) des Q-Ausgangssignals des Slave wird als nicht-komplementäres Ausgangssignal Q(n + 1) des gesamten Speichergliedes benutzt und umgekehrt, d. h.

QS (n + D

Q (n + D = QS in + 1) und Q (n + 1) Daraus ergibt sich:
Q (« + D

QS (n + 1) = DS (fl + D= QMX (n + 1) + OAf2 (n + 1) + ... + QMN (n + 1)
Unter Verwendung des deMorganschen-Theorems erhält man

Q(n+ I) = [QAfI («+ DJ [QMl (n + I)]... [QMN (n + I)J Unter Anwendung der obigen Gleichung (1) ergibt sich endlich

(6)

(7)

(n + D = Γ Σ DX J («) Σ Dl J (η) ... VJ DNJ (η)

(8) 40

(9) 45

Eine äquivalente Form der Gleichung (9), die für den Entwurf von Mehrmaster/Einslave-Speichergliedern nützlich ist, kann durch Bildung des Komplements der Gleichung (I) und dessen Verwendung in Gleichung (7) gewonnen werden, nämlich

Q (n + 1)

J {η) + J\ Dl J (η) + ... + Π DNJ (η)

(10)

j- ι

J - Ί

Gleichung (10) stellt die Komplement-Funktion Q(n + 1) als Summe der Produkte der Komplemente der Signale dar, die den D-Eingängen jedes Masters zugeführt werden. Wenn daher die gewünschte Verknüpfung der Eingangssignale gegeben ist, die /V-Mastern zugeführt werden, nämlich

,..., lxNJ(n) >

kann man ein Schema für die Null-Stellen der Funktipn_Q (n + 1) finden, beispielsweise unter Verwendung

eines Karnaugh-Diagrammes, und infolgedessen Q (n + D ausdrücken als

so

ss

60

65

0 (n + D

K A

= Σ *i ■/(»> + Σ

y-1 7-1

J (") + ··· + Σ XNJ (η)

J \

OD

Indem dann Signale, welche die Komplemente zu den Argumenten dieses Ausdruckes bilden, in D-Eingängen der N-Master zugeführt werden, beispielsweise durch Anschluß von

so entsteht ein Mehrmaster/Einslave-Speicherglied, das die gewünschte Funktion ausführt.

Die Anwendung der Gleichungen (1) bis (9) wird nachstehend anhand mehrerer Beispiele von Mehrmaster/ Einslave-Speichergliedern erläutert Diese Beispiele veranschaulichen die durch die Anwendung von Karnaugh-Diagrammen möglichen Vereinfachungen und die durch Gleichung (7) zum Ausdruck gebrachten Beziehungen.

Wie bereits festgestellt, arbeiten dreistufige Cascode-Schaltungen in dem gesamten Temperaturbereich, der bei militärischen Geräten vorgeschrieben ist, nicht zufriedenstellend. Demgemäß müssen zweistufige Cascode-Schaltungen benutzt werden, wenn der militärische Temperaturbereich gefordert wird. Jedoch ist der Betrieb dreistufiger Cascode-Schaltungen bei commerziellen Anwendungen befriedigend, wie beispielsweise in Allzweck-Rechnern. Demgemäß können dreistufige Cascode-Master in Mehrmaster/Einslave-Speiihergliedern verwendet werden, um den Schaltungsaufbau zu vereinfachen und den Leistungsbedarf zu vermindern, während bezüglich der Signallaufzeit die Eigenschaften einer einstufigen Anordnung erhalten bleiben.

Eine allgemeinere Definition eines Mehrmaster/Einslave-Schaltgliedes, die anwendbar ist, wenn dreistufige Cascode-Schaltungen verwendet werden, wird nachstehend gegeben.

Ein Mehrmaster/Einslave-Speicherglied umfaßt eine Vielzahl von /V-Mastern, welche einen einzigen Slave speisen, sowie Mittel zur Herstellung wählbarer Verbindungen. Die Master- und Slave-Schaltungen werden mit einem gemeinsamen Taktsignal gespeist. An den ansteigenden Flanken des Taktsignals erfolgt zuerst eine Verriegelung der Master und dann eine Freigabe des Slave, während an den abfallenden Taktsignalflanken zunächst eine Verriegelung des Slave und dann eine Freigabe der Master stattfindet. Eine Vielzahl von Eingangssignalen D und eine Vielzahl von Steuersignalen C, nämlich

IDU, Di2 DlK; CU, C12 ClM)

[D21, DIl,..., DlK; CU, CIl ClM)

, DNl DNK; CNl, CNl CNM)

werden den D-Eingängen der Master 1 bis N zugeführt. Die Master führen die folgenden Logik-Funktionen aus

QMl = f_m (Z)Il, D12,..., Dl K; CIl, C12,.... Cl M)
QMl =f_m(Dll,Dll DlK; CIl, CIl ClM)

QMN = f_m (DNl, DNl DNK; CNl, CNl,..., CNM)

wie es Fig. 1 zeigt, durch Verwendung spezieller Schaltungsanordnungen und ohne Erhöhung der Signallauf-Stufen im Vergleich zur Laufzeit in einem einzigen Eingangs-Master, der in gleicher Weise ausgebildet und unter den gleichen Bedingungen verwendet wird.

Wenn die Funktionen f_{M h} f_Mh..., f_MN mit ihren speziellen Eingangsvariablen zueinander disjunktiv sind, so daß nur eine der Funktionen zu einer bestimmten Zeit den Wert einer logischen »1« annehmen kann, können die Ausgänge Q der Master zu einer ODER-Verknüpfung verdrahtet und dann dem Slave-Eingang DS zugerührt werden. Dann werden die Slave-Ausgänge unmittelbar als Ausgänge des Speichergliedes verwendet, so daß Q = QS und 0 = QS. In diesem Fall gilt

(.5 Q(n + \)"QS (η + D = I, QMK (λ)

j ι

worin QMK (η) für K = 1 bis N durch die Gleichung (12) gegeben ist.

(13)

Wenn die komplementären Master-Funktionen/^,/«», · < μ /mn zueinander disjunktiv sind, dann werden die komplementären Ausgangssignale QMX, QMI-, ..·, QMN der Master zu einer ODER-Verknüpfung verdrahtet und dem Slave-Eingang DS zugejpbil_pann werden die komplementären Slave-Ausgänge als Ausgänge des Speichergliedes benutzt, so daß Q = QS und Q = QS, In diesem Fall gilt die Beziehung

. s

N

Q (« + 1) = WUfTT) = V) QMK (n) (14)

j ι

in der die QMK (n) für K = I bis N durch Gleichung (12) gegeben sind,

Wenn das Slave-Latch zur Ausführung der Eingangs-Funktion F_s (.DSl, DSZ,... DSN) eingerichtet ist, dann kann unter den gleichen allgemeinen Bedingungen, wie sie oben angegeben wurden, das Mehrroaster/Einslave-Speichergiied in der folgenden Weise aufgebaut werden.
Wenn die Gesamt-Netzwerkfunktion Q (n + 1) in der Fcrm

15 Q(n+ I) = F₅ IAn. fm /ι») (15)

unter Verwendung des speziellen impliziten Master- und Slave-Eingangsfunktionen f_Di,f_D2, ■ ■. ,/on ^dzw- ^s* die mit den verfujgiiaren Master- und Slaveschaltungcn realisierbar sind, ausgedrückt werdenjiann^ werden die nicht-negicrtcn Slave-Ausgänge als externe Ausgänge verwendet. Es gilt dann Q = QS und Q = QS. In der obigen Gleichung kann f_m entweder f_uk oder f_m bedeuten. Ist f_m = f_Mk,dann wird der Ar-te Q-Ausgang des Maslers, nämlich QMk, dem A-ten-Slave-Eingang zugeführt. Wenn f_m = f_Mk, dann wird der Q-Ausgang des Arten-Master QMk dem ifc-ten-Slave-Eingang zugeführt.
Wenn die Übertragungsfunktion des Gesamtnetzwerkes durch die Beziehung

Q (n + 1) = F_s (f_MI, f_m,...,f_MN) (16)

ausgedrückt werden kann, in dcrf_MI,/_M2, ■■-, /mn die spezifischen impliziten Eingangs-Funktionen der Master und F₅ die komplementäre implizite Eingangs-Funktion des Slavejbedeuten, dann werden die negierten Ausgänge des Slave ;·'ϋ externe Ausgänge benutzt. Demnach gilt Q = QS und Q = QS. In der obigen Beziehung kann f_m entweder/^ oderf_Mk bedeuten. Isty^ = f_m, dann wird der^-Ausgang des A>ten-Masters QMk dem Jfc-ten-Slave-Eingang zugeführt, ist dagegen f_m = /_m, dann wird der Q-Ausgang des A:-ten-Masters QMk dem Jfc-ten-Slave-Eingang zugeführt.

In den bisher beschriebenen, nacri der Erfindung ausgebildeten Netzwerken wurden ausschließlich zweistufige Cascode-Slaves verwendet. Wie in den vorstehenden Ausführungen in Verbindung mit den Gleichungen (IS) und (16) angegeben wurde, können allgemeinere Netzwerke realisiert werden, in denen dreistufige Cascode-Schaltungen auch für die Slave-Elemente benutzt werden, um nichttriviale logische Funktionen/^ bezüglich der Slave-Eingänge zu realisieren. Ein solches Netzwerk ist in Fig. 5 dargestellt. Die F i g. 5a une 5b zeigen den Aufbau des Master* bzw. Slave-Elements des Netzwerkes nach F i g. 5. Um die Erläuterungen zu vereinfachen, wurde für das Netzwerk nach Fig. 5 eine universelle Zählerfunktion gewählt. Bei dem Netzwerk nach Fig. 5 werden vereinfachte Master in Verbindung mit einer dreistufigen Slave-Cascode-Schaltung verwendet, wie es die Fig. 5a und 5b zeigen. Allgemein kann die Verwirklichung komplizierterer Netzwerke durch die Verwendung von dreistufigen Cascodc-Slave-Schaltungen erheblich vereinfacht werden.

Gemäß dem in Fig. 5 dargestellten Aufbau kann die Zählerfunktion des Netzwerkes in Übereinstimmung mit Gleichung (15) ausgedrückt werden als

Q (n + D = F_s (/„„ f_m) = PEfm + PE/mi
In dieser Gleichung bedeuten in Übereinstimmung mit Gleichung (12) so

fm = Qm = Ö®C

55 fm = Qm -SL + SH

Demgemäß werden die Ausgangssignale QM1 und QMl sowie die Eingangs-Variable PE den Slave-Eingängen zugeführt, wie es Pig, 5 zeigt, Dann erfüllen Master und Slave die oben angegebenen Funktionen QMl, QMl und F_s. Die Analyse der Fig. 5a ergibt, daß

y_Qm = Vi - Ή\ ⁺ h-\ = QC+ QC= QQC

Entsprechend ergibt die Analyse von Fig. 5b

_

y^s = Iqü ° I is + Us = PFQMX + PEQMl

Analog zu Fig. 5 bildet der zweite Master 20-2

⁼ St + SH

Bei commerziellen Anwendungen können dreistufige Cascode-Schaltungen in Verbindung mit 5,2 V-Netztejlen verwendet werden, wie sie fürCL-Schaltungen allgemein üblich sind. Bei speziellen Anwendungen kann die s Versorgungsspannung auf 3 V reduziert werden, wodurch die Verlustleistung der integrierten Schaltungen ver-J₁) mindert wird. Unter diesen Umständen können nur einstufige Stromschalter (CS) und Stromschalt-Emitterfol-

ger (CSEF) benutzt werden. Bei einer Speisespannung von 3 V müssen alle Flipflops unter Verwendung me'nrstufiger CS- und CSEF-Netzwerke erstellt werden. Dann können viele verschiedene Master-Eingangs-Funktionen in das Flipflop verlegt werden, ohne daß die Signallaufzeit vergrößert oder die Verlustleistung erhöht wird, ίο In diesem Fall kann ebenso wie in den zuvor behandelten die Leistungsfähigkeit des Gesamtnetzwerkes, welche die Eingangs-Verknüpfung und das Flipflop umfaßt, durch eine alternative Mehrmaster/Einslave-Flipflop-Ausführung einer "Netzwerkfunktion verbessert werden. Die durch jedes Element eingeführte Signalverzögerung ist in jedem Fall durch die Netzwerkgrößen festgelegt Jedoch können Eingangs-Schaltnetze, die in herkömmlichen Netzwerken zu Flipflop-Eingängen in Serie liegen, bei logisch äquivalenten Mehrmaster/Einslave-Flip-15 flops vereinfacht oder gar eliminiert werden.

Demnach wurde vorstehend eine verbesserte Mehrmaster/Einslave-Speicherglied beschrieben, welches in Anschluß von mehreren Master-Latches ermöglicht, um eine Vielzahl von Schaltungsfanktionen zu verwirklichen.

β 20 Hierzu 7 Blatt Zeichnungen

Claims (5)

Patentansprüche;

1. Master/Slave-SpeichergHed mit mehreren Master-Flipflops, deren Ausgänge mil dem Eingang eines gemeinsamen Slave-Flipflop verbunden sind und die jeweils ein Eingangs-Schaltnetz zur Verknüpfung meh-

S rerer ihnen zugeführter Eingangssignale nach definierten logischen Funktionen umfassen, dadurch gekennzeichnet, daß auch das Slave-Flipflop (21) ein Eingangs-Schaltnetz (28) zur Verknüpfung von mehreren ihm zugeführten Eingangssignalen aufweist und ausgewählte Wahr- und/oder Komplementär-Ausgänge (QM, QM) der Master-Flipflops (20) mit ausgewählten Eingängen des Schaltnetzes (28) des Slave-Flipflops (21) verbunden sind und daß zum Zuführen von Datensignalen bestimmte Anschlüsse des Speichergliedes mit ausgewählten Eingängen der Schaltnetze (26) der Master-Flipflops (20) verbunden sind.

2. Master/Slave-Speicherglied nach Anspruch 1, dadurch gekennzeichnet, daß wenigstens einer der Ausgänge (QS, QS) des Slave-Flipflop (21) mit wenigstens einem ausgewählten Eingang der Schaltnetze (26) der Master-Flipflops (20) verbunden sind, so daß eine Rückkopplung vorhanden ist, und die mit den Eingängen des Schaltnetzes (28) des Slave-Flipflops verbundenen Ausgänge der Master-Flipflops so gewählt sind, daß bei den gegebenen Eingangs- und RückkopplungLsignalen nur jeweils eines der Master-Flipflops (20) dem Slave-Flipflop (21) ein Signal mit dem Pegel einer logischen »1« zuführt.

3. Master/Slave-Speicherglied nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein Ausgang jedes Master-Flipflop (20) mit jeweils einem Eingang des Schaltnetzes (28) des Slave-Flipflop (21) verbunden ist.

4. Master/Slave-Speicherglied nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß an wenigstens einen Eingang des Schaltnetzesjf.28) des Slave-Flipflop (21) die zu einer ODER-Verknüpfung verbundenen Ausgänge mehrerer Master-nipflops (20) angeschlossen sind.

5. Master/Slave-Speicherglied nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Schaltnetz wenigstens eines der Master-Flipflops (20) und/oder des Slave-Flipflop (21) eine dreistufige Cascode-Schaltung zur Verwirklichung komplexer Funktionen der in Form der Eingangssignale zugeführten

Variablen ist.

Die Erfindung betrifft ein Master/Slave-Speicherglied mit mehreren Master-Flipflops, deren Ausgänge mit dem Eingang eines gemeinsamen Slave-Flipflops verbunden sind, und die jeweils ein Eingangs-Schaltnetz zur Verknüpfung mehrerer ihrsn zugeführter Eingangssignale nach definierten logischen Funktionen umfassen. Ein solches Speicherglied ist aus der DE-OS 25 22 797 bekannt. Dieses bekannte Speicherglied dient ausschließlich dazu, die Verknüpfung (Dl + D3) (Dl + D4) der Eingangssignale D1 bis D4 zu verwirklichen. Zu diesem Zweck werden die Eingangssignale D1 und D3 bzw. Dl und D4 durch ein ODER-Glied geleitet, bevor sie jeweils einem von zwei Master-Flipflops zugeführt werden, und es sind die Komplement-Ausgänge der Master-Flipflops galvanisch zu einer ODER-Verknüpfung miteinander verbunden und dann gemeinsam an den Eingang des Slave-Flipflops angeschlossen, so daß dem Slave-Flipflop nur ein einziges Signal zugeführt wird. Andere Verknüpfungen als die o. g. ermöglicht das bekannte Speicherglied nicht.

Demgegenüber liegt der Erfindung die Aufgabe zugrunde, das bekannte Master/Slave-Speicherglied derart weiter zu bilden, daß es eine Vielzahl unterschiedlichster Verknüpfungen einer großen Anzahl von Eingangssignalen zuläßt.

Diese Aufgabe wird nach der Erfindung dadurch gelöst, daß auch das Slave-Flipflop ein Eingangs-Schaltnetz zur Verknüpfung von mehreren, ihm zugeführten Eingangssignalen aufweist und ausgewählte Wahr- und/oder Komplementär-Ausgänge der Master-Flipflops mit ausgewählten Eingängen des Schaltnetzes des Slave-Flipflops verbunden sind und daß zum Zuführen von Datcnsignalen bestimmte Anschlüsse des Speichergliedes mit ausgewählten Eingängen der Schaltnetze der Master-Flipflops verbunden sind.

Bei dem erfindungsgemäßen Speicherglied weist also auch das Slave- Flipflop ein Eingangs-Schaltnetz zur Verknüpfung von mehreren ihm zugeführten Eingangssignalen auf, so daß es möglich ist, eine größere Anzahl von Master-Flipflops mit dem Slave-Flipflop zu verbinden und außerdem die Verbindung zwischen den Master-Flipflops und dem Slave-Flipflop nicht auf eine verdrahtete ODER-Verknüpfung beschränkt ist. Außerdem können auch die Eingangs-Schaltnetze der Masier-Flipflops die Verknüpfung mehrerer Variabler nach unterschiedlichen Funktionen ermöglichen, so daß das Gesamt-Speicherglied je nach der Art der gewählten Verbindungen eine von sehr vielen unterschiedlichen Schaltfunktionen ausführen kann.

Welche Arten von Verbindungen dabei vorzugsweise benutzt werden können, ist in den Unteransprüchen angegeben.

Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Ausfuhrungsbeispiele näher beschrieben und erläutert. Es zeigt

Fig. 1 die schematische Darstellung eines Speichergliedes mit mehreren Master-Flipflops und einem einzigen Slave-Flipflop nach der Erfindung,

Fig. 2 das vereinfachte Schaltbild eines Master/Slave-Speichergliedes mit einer zweistufigen Master-Cascodeschaltung,

Fig. 3 ein Diagramm zur Veranschaulichung der Schaltcharakteristik eines Master/Slave-Speichergliedes, Fig. 4 das Logik-Schaltbild eines Master/Slave-Speichergliedes mit einer dreistufigen Cascodeschaltung als Master-Flipflop,

Fig. 5 das Logik-Schaltbild einer universellen Zählerstufe nach der Erfindung, die von dreistufigen Master- und Slave-Flipflops Gebrauch gemacht wird, die eine Verknüpfung der Eingangssignale ermöglichen,
F i g. 5a das Schaltbild einer dreistufigen Cascode-Schaltung, die als Master-Flipflop für die Zählerstufe nach