DE2945025A1

DE2945025A1 - Master/slave-speicherglied

Info

Publication number: DE2945025A1
Application number: DE19792945025
Authority: DE
Inventors: Douglas M Benedict; Jun James R Gaskill
Original assignee: Hughes Aircraft Co
Current assignee: Raytheon Co
Priority date: 1978-11-13
Filing date: 1979-11-08
Publication date: 1980-05-14
Also published as: DE2945025C2; JPS5567226A; GB2037519A; GB2037519B; US4276488A; FR2441963A1; FR2441963B1; JPS605093B2

Description

Anmelderin: Stuttgart, den 5· November 1979

Hughes Aircraft Company P 3787 S/Bn

Centinela Avenue and

Teale Street

Culver City, Calif.,

V.St.A.

Vertreter:

Kohler-Schwindling-Späth
Patentanwälte
Hohentwie1str.^l
7000 Stuttgart - 1

Master/Slave-Speicherglied

Die Erfindung betrifft ein Master/Slave-Speicherglied mit mehreren Master-Flipflops und einem einzigen Slave-Flipflop. Solche Speicherglieder können in größerer Anzahl auf einem Chip einer umfangreichen integrierten Schaltung angeordnet und in verschiedener Weise zur Ausführung unterschiedlicher logischer Funktionen verknüpft sein.

Es ist in bekannter Weise möglich, zwei im wesentlichen identische Auffanglieder oder Latch-Kreise, welche nach Art einer zweistufigen Emitter-gekoppelten Cascode-Schaltung ausgeführt sind, in Serie auf dem gleichen Chip einer integrierten Schaltung anzuordnen. Das erste Auffanglied dient als Master-Flipflop und das zweite als Slave-Flipflop. Die Master/Slave-Kombination hat den

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Vorteil, daß vorliegende Daten an der Flanke eines Taktimpulses zuverlässig gespeichert werden, also zu dem Zeitpunkt, zu dem das Taktsignal seinen Zustand wechselt. Weiterhin hat das Master/Slave-Speicherglied eine Arbeitsfolge, bei welcher das Master-Flipflop einen Schaltzustand annimmt und erst dann das Slave-Flipflop freigegeben wird, wodurch gewährleistet ist, daß das Ausgangssignal nur dann seinen Zustand ändert, wenn die im Master-Flipflop gespeicherten Daten von den zuvor im Slave-Flipflop gespeicherten Daten abweichen. Diese Anordnung gewährleistet ferner, daß im Betrieb das Slave-Flipflop die Daten speichert, bevor das Kaster-Flipflop freigegeben wird, was gewährleistet, daß im Master-Flipflop gespeicherte Daten auf das Slave-Flipflop übertragen werden, bevor das Master-Flipflop zur Aufnahme neuer Daten freigegeben wird.

Eg gibt jedoch Anwendungen für Master/Slave-Speicherglieder, beispielsweise als JK-Flipflop, bei denen eine .Rückkopplung vom Ausgang zum Eingang erforderlich ist und die Eingangsdaten eine nicht triviale logische Funktion von äußeren und rückgekoppelten Eingangssignalen ist. Um die erforderliche Logikfunktion nach üblichen Methoden zu verwirklichen, kann eine Cascodeschaltung mit drei Entacheidungsstufen als Auffang-Schaltung für das Master-Flipflop verwendet v/erden. Eine solche Schaltungoanordnung ist jedoch nicht zuverlässig, v/enn die Chiptemperatur erheblich schwanken kann und die Spannungsversorgung nicnt übermäßig geregelt ist_e

Stattdessen kann nach herkömmlichen Methoden zweistufigen Master/Slave-Cascode-Speichergliedern die Eingangssignale über ein oder mehr äußere Schaltnetze zugeführt werden,

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die zu den Eingängen in Serie geschaltet sind. Eine solche Anordnung hat den Nachteil, daß eine Zeitverzögerung eingeführt wird, welche den Schalt Vorgang verlangsamt. Allgemein wurden zum Betrieb in beschränkten Temperaturbereichen sowohl zweistufige als auch dreistufige Cascodeschaltungen zu Master/Slave-Speichergliedern miteinander verbunden, die jeweils ein Master- und Slave-Flipflop umfaßten. Um spezielle Logikfunktionen auszuführen, mußten jedoch gewöhnlich äußere Schaltnetzwerke verwendet v/erden. Dies gilt beispielsweise für übliche Multiplexer und universelle Zählerstufen. Eine zusätzliche Verknüpfungsstufe vermindert die Arbeitsgeschwindigkeit der Schaltungsanordnungen der zeitlichen Verzögerung oder Signallaufzeit, welche durch die Anwendung des äußeren Schaltnetzes bedingt ist.

Außerdem ist es für manche Anwendungen bekannt, eine Master/ Slave-Anordnung mit einer einzigen dreistufigen Master-Cascodeschaltung anstelle eines Master/Slave-Speichergliedes mit einer zweistufigen Master-Cascodeschaltung und einem äußeren Schaltnetz zu verwenden. Bei einer solchen Anordnung wird zwar die Signalverzögerung durch das Schaltnetz vermieden, jedoch besteht die Gefahr von Funktionsfehlern, wenn eine solche Anordnung unter extremen Temperaturbedingungen betrieben wird, wie sie bei militärischem Einsatz vorkommen, oder aber die Speisespannungen nicht stabil genug gehalten werden. Beispielsweise kann bei einer Temperatur von nahe -ZfO C eine dreistufige Cascodeschaltung unwirksam werden, wenn sich die Versorgungsspannung von -5,2V auf -Zf,8V ändert. Demgemäß liegt der Erfindung die Aufgabe zugrunde, ein Master/ Slave-Speicherglied anzugeben, das auf dem Chip einer integrierten Schaltung angeordnet werden kann und nur

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aus zweistufigen CascodeschalLungori in der Weise aufgebaut ist, daß es für viele verschiedene Anwendungen geeignet ist, beispielsweise als JK-Flipflop, ohne daß seinem Eingang ein störendes Schaltnetz oder Verknüpfungsglied vorgeschaltet werden muß·

Uine v/eitere Aufgabe der Erfindung besteht darin, ein Mastcr/Slave-Speichorglied anzugeben, das gegenüber Schwankungen der Umgebungstemperatur oder der Speisespannungen relativ unempfindlich ist.

Weiterhin liegt der Erfindung die Aufgabe zugrunde, ein Master/Slave-Speicherglied zu schaffen, das in einem begrenzten Temperaturbereich, wie er bei der zivilen Anwendung vorkommt, in einer solchen Weise beschaltet werden kann, daß komplizierte Verknüpfungen der Eingangssignale möglich sind, wie es beispielsweise box Ilaster/Slave-Speichergliedern mit Multiple:c-Kinga'ngen, universellen Zählerstufen u.dgl. der Fall ist, und das zugleich einfacher im Aufbau ist, einen geringeren Loistungsbodarf hat und endlich auch eine größere Arbeitsgeschwindigkeit besitzt als übliche Schaltungsanordnungen.

.Diese Aufgabe wird durch ein Master/Slave-Speicherglied mit mehreren Master-Flipflops und einem einzigen Slave-Flipflop gelöst, bei dem jedes der Macter-Flipflops mehrere Daten- und Steuereingänge, einen Takteingang, einen Wahr- und einen Komplement-Ausgang aufweist und Schaltungsteile zur Verwirklichung spezieller wahrer oder komplementärer Logikfunktionen bezüglich der zugeführten Daten- und Steuersignale enthält. Das einzige Slave-Flipflop eines solchen Speichergliedes weist mehrere Daten ■ und Steuoreingänge, einen Takteingang, einen Wahr- und

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einen Komplement-Ausgang auf und enthält Schaltungsteile zur Verwirklichung einer speziellen wahren oder komplementären Logikfunktion bezüglich der zugeführten Daten- und Steuersignale. Dabei ist einer der Wahr- oder Komplement-Ausgänge jedes Master-Flipflop mit einem der Dateneingänge der Slave-Flipflop verbunden, wobei sich die Wahr- oder Komplement-Verbindung jedes Master-Flipflop nach der darin verwirklichten Logikfunktion in der Weise richtet, daß bei Ausführung einer wahren Logikfunktion der Wahr-Ausgang des Master-Flipflop mit dem Dateneingang des Slave-Flipflop verbunden ist, wogegen bei Ausführung einer komplementären Logikfunktion der Komplement-Ausgang des Master-Flipflop mit dem Dateneingang des Slave-Flipflop verbunden 1st. Endlich sind die Ausgangssignale des Speichergliedes durch die im Slave-Flipflop verwirklichte Logikfunktion in der Weise bEtimmt, daß dann, wenn das Slave-Flipflop eine wahre Logikfunktion ausführt, die nicht negierten Ausgangssignale des Slave-Flipflop als Ausgangssignale des Speichergliedes verwendet werden, wogegen, wenn das Slave-Flipflop eine komplementäre Logikfunktion ausführt, die negierten Ausgangssignale des Slave-Flipflop als Ausgangssignale des Speichergliedes verwendet werden.

Demgemäß wird zur Lösung der Erfindungsaufgabe ein Speicherglied mit mehreren Master-Flipflops und einem einzigen Slave-Flipflop verwendet, das auf dem Chip einer integrierten Schaltung verwirklichbar ist und bei dem Ausgangssignale der Master-Flipflops mit einem einzigen Slave- Flipflop selektiv verbunden sind. Die Ausgänge des Slave- Flipflop können in wählbarer Weise mit speziellen Eingängen der Master-Flipflops verbunden werden, je nachdem,

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welche spezielle Schaltungsanordnung gewünscht wird. Jowohl die Haster-Auffanggliodcr als auch das Slave-Auffangj.ied können eine implizite Vurlmüpfung der Eingangssignale aufweisen, durch welche spezielle Logikfunktionen ausführbar sind. Allgemein erfolgt die implizite Verknüpfung der Eingangssignal durch die Verwendung von Transistoren mit mehreren Dateneingängen als Bestandteil von zwei- oder dreistufigen Cascodeschaltungen, welche die Verknüpfung der Eingangssignale bewirken.

Wenn die von mehreren Master-Flipflops ausgeführton Logikfunktionen derart sind, daß alle Ausgangssignalc der Mastor-Flipflops im Verhältnis zueinander disjunktiv sind, so.daß jeweils nur eines der Ausgangssignale den logischen "1-Pegel" haben kann, dann sind die Ausgange gemeinsam mit dem Slave-Flipflop verbunden, was gewöhnlich als verdrahtete ODEK-Verknüpfung bezeichnet wird. Demgemäß ist dann, wenn die logischen Master-Funktionen ^fM1' ^fM2 ' ·** ^MN ^zuei^nanc*^er disjunktiv sind, dann sind die Ausgangssignale Q und φ des Gesamt-Speichergliedes gegeben durch Q = QS und φ = (^S, wenn Qo und üo" die Ausgangssignale des Slave-Flipflop sind. Jind dagegen die Logikfunktionen fY.«, 7,^, ... Γ,™ zueinander disjunktiv, dann ist Q = §3" und §3" = QS. Es werden also die komplementären Ausgangssignale Q und Q als Ausgangssignale des Speichergliedes benutzt.

Wenn die Master-Flipflops die logischen Funktionen f.,-, ^M2» *·· ^MN ^ausführen» ^wobei ^Ml ^{= f}M1 ^{oder 7}Ml ^usw# und außerdem das Slave-Flipflop eine Verknüpfung der Eingangssignale bewirkt, welche durch die logische Funktion F_q definiert ist, dann werden die Ausgangssignale fj^ , ···· fwj, den Eingängen des Slave-Flipflops zugeführt.

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Die Gesamtfunktion des Netzwerkes ist dann gegeben durch

AA A

Q (n+1) = F_s(f_M1, f_IvI2> ... fjjjj), und es sind die Ausgangsgangssignale gegeben durch Q = QS und φ = φ3~. Ist fj^ = f.—, dann wird das Ausgangssignal Q^ des ktan-Master-Flipflop dem kten-Eingang des Slave-Flipflop zugeführt. Ist dagegen

MK ⁼ ^MK dann wird das komplementäre Ausgangssignal JJ^ des kten-Master-Flipflop dem kten-Eingang des Slave-Flipflop zugeführt. Ist dagegen die Funktion des gesamten Netzwerkes Q (n+1) = F^, (?_M1> f.p» ··· ^fjfl^ ^bei Anwendung der speziellen impliziten Master-Funktionen r„., f.^ , ... fmr und der implizierten komplementären Slave-Funktion F*_s, dann werden die negierten Ausgangssignale des Slave-Flipflop als Ausgangssignale des Speichergliedes benutzt, also Q = φ? und ζΓ = QS, Ist fj^ = fj^, dann wird das Ausgangssignal Qj^ des kten-Master-Flipflop dem kten-Eingang des Slave-Flipflop zugeführt. Ist r.^, = T^vi dann wird das Ausgangssignal £JLj, des kten-Master-Flipflop dem kten-Eingang des Slave-Flipflop zugeführt.

Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Ausführungsbeispiele näher beschrieben und erläutert. Die der Beschreibung und der Zeichnung zu entnehmenden Merlanale können bei anderen Ausführungsformen die Erfindung einzeln für sich oder zu mehreren in beliebiger Kombination Anwendung finden. Es zeigen:

Fig. 1 die schematische Darstellung eines Speichergliedes mit mehreren Master-Flipflops und einem einzigen Slave-Flipflop nach der Erfindung,

Fig. 2 das vereinfachte Schaltbild eines Master/Slave-Speichergliedes mit einer zweistufigen Master-Cascodeschaltung,

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Fig. 3 ein Diagramm zur Veranschaulichung der Schaltcharakteristik eines Master/Slave-Speichergliedes,

Fig, k das Logik-Schaltbild eines Master/Slave-Speichergliedes mit einer dreistufigen Caseοdesehaltung als Master-Flipflop,

Fig. 5a das Schaltbild eines üblichen Multiplexers,

Fign.5b den Aufbau von Multiplexer-Schaltungen nach der und 5c Erfindung,

Fig. 5d das Schaltbild einer dreistufigen Cascode-Schaltung, die als Master-Flipflop für die Schaltungsanordnung nach Fig. 5c geeignet ist,

Fig. 6a die Darstellung eines üblichen JK-Master/Slave-Flipflop,

Fig. 6b den Aufbau eines JK-Master/Slave-Flipflop nach der Erfindung,

Fig. 7a den Aufbau einer universellen Zählerstufe,

Fign.7b Logik-Schaltbilder von universellen Zählerund 7c stufen nach der Erfindung,

Fign.7d die Schaltbilder von Master-Flipflops in Form und 76 dreistufiger Cascodeschaltungen, wie sie für die Zählerstufe nach Fig. 7c geeignet sind,

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Fig. 8 das Logik-Schaltbild einer universellen Zählerstufe nach der Erfindung, die von dreistufigen Master- und Slave-Flipflops Gebrauch gemacht wird, die eine Verknüpfung der Eingangssignale ermöglichen,

Fig. 8a das Schaltbild einer dreistufigen Cascode-Schaltung, die als Master-Flipflop für die Zählerstuf c nach Fig. 8 geeignet ist, und

Fig. 8b das Schaltbild einer dreistufigen Cascode-Schaltung, die als Slave-Flipflop für die universelle Zählstufe nach Fig. 8 geeingßt ist.

Fig. 1 zeigt den grundsätzlichen Aufbau eines Master/ Slave-Speichergliedes nach der Erfindung, das mehrere Ilaster-Flipflops und einen einzigen Slave-Flipflop aufweist. Die jeweiligen Q- oder ^-Ausgänge der einzelnen parallelen Master-Flipflops oder Master-Auffangglieder 20-1 bis 20-6, die im folgenden einfach als "Master" bezeichnet werden, also die Ausgänge QMI bis QM6 oder QMI bis QM6 sind mit den Eingängen eines Slave-Flipflop oder Slave-Auffanggliedes 21 verbunden, das im folgenden kurz "Slave" genannt wird. Der Q-Ausgang QM1 und die Q-Ausgänge QM2 und QM3 der Master 20-1, 20-2 und 20-3 sind gemeinsam über ein verdrahtetes ODER-Glied 25 mit einem einzigen Eingang des Slave verbunden. Ein verdrahtetes ODER-Glied ist kein echtes Verknüpfungsglied, sondern ein gemeinsamer Verbindungspunkt zwischen den Emitterfolger-Ausgängen QM1,QM2 und QM3 der Master und einem nicht-dargestellten, an die Klemme VEE eines Netzgerätes angeschlossenen Niederhalte-Widerstand

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(pull down resistor). Da die Emitterfulgsr als Spannungsquellcn wirken, ist der durch das verdrahtete ODßR-Glied gebildete gemeinsame Knoten auf hohem Spannungsspiogel oder einer logischen "1", wenn nur eines der individuellen Aucgangssignale QM1, QM2 oder QM3 hoch ist. Der Knoten ist auf niedrigem Spannungspegel oder einer logischen "O" nur dann, wenn alle individuellen Ausgangssignale niedrig sind« Die Q- oder ^-Ausgänge der übrigen Master ZQ-k bis 20-6 sind mit getrennten Dateneingängen des Slave 21 verbunden. Ein Taktsignal-Generator ZZ ist mit dem Slave 21 und über einen Pegelschieber Zk mit den einzelnen Mastern 20-1 bis 20-6 verbunden. Der Taktsignal-Generator ZZ kann mit dem Slave 21 über den ßgclschieber Zk mittels da· gestrichelt dargestellten Leitung 25 verbunden sein.

Die Master 20-1 bis 20-6 besitzen eine Anzahl von Dateneingängen DIl, D12, ... DlN für den ersten Master 20-1, D21, D22, ...,D2N für den zweiten Master 20-2 usw„ bis D61, D62, ...,DON als Dateneingänge für den sechsten Master 20-6· Ähnliche Sätze von Steuereingängen C11, C12, <>··, CIM, C21, C22, ·.,, C2M bis C61, C62, ... C6M sind ebenfalls für die einzelnen Master 20-1 bis 20-6 vorgesehen. Jeder Master hat zwei Datenausgänge, die mit QM1 und QMl für den ersten Master 20-1, QM2 undQM2 für den zweiten Master 20-2 usw· bezeichnet sind. In Fig. 1 ist auch für den Master 20-1 ein implizites Eingangs-Schaltznetz 26 dargestellt, das Mehrfachtransistoren für die Dateneingänge D, Reihen-Torschaltungen u.dgl. enthalten kann, und mit einem Latch-Kreis 27 verbunden ist. Der Latch-Kreis Z? liefert die Q- und φ-Ausgangssignale QM1 und QMI des Masters 20-1 ·

Der Slave 21 besitzt mehrere Daten- und Steuer-Eingänge,

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die rait den 0-Ausgängen dor Mastor ££0-1 bis 20-6 verbunden sind. Der Slave 21 hat außerdem zwei mit QG und Ü3~ bezeichnete Ausgänge. Auch der Glave 21 kann Mchrfach-Eingangstransistorcn oder ein vorgeschaltetes Schaltnetz 2'6 aufweisen, das l/ät dem Latch-Kreis 29 verbunden ist. Auf diese jeiso ist es möglich, eine kompliziertere Speicher-Glied-Gesarit funktion durch diese mehrere Master und einen Slave 'anfassende Schaltungsanordnung zu verwirklichen.

Es versteht sich, daß Fig, 1 eine spezielle Ausführungsforr.i eines Mas ter/Slave-Speichergliodos nach der Erfindung darstellt und keinerlei begrenzenden Charakter hat. So können in Übereinstimmung mit der Erfindung die verschiedene;! Ausgänge der Master 20-1 bis 20-6, die oben als 1)'Λ bis 01-16 und OiH bis 0M6 besc-ichnet sind, in wählbarer ./oi.'.X; mit den Eingängen des Glave 21 verbunden worden, je nach der logischen Gesamtfunktion, welche das .Speicherglied ausführen soll. Mit "wählbaror ^;.7cise" ist hier gemeint, daß in Abhängigkeit von dem ,Jchaltungsaufbau viele mögliche Verbindungen hergestellt werden können, daß jedoch eine gewisse Auswahl getroffen werden muß, um beispielsweise ein JK-Flipflop zu realisieren, und daß nach der V/ahl des speziellen ochaltungsaufbaues die wählbaren Verbindungen zu fest verdrahteten Verbindungen v/erden, die einen Bestandteil der integrierten schaltung bilden. In gleicher Weise können die Ausgänge des Slave 21 in wählbarer V/eise mit ihren eigenen Eingängen oder den Eingängen der Master 20-1 bis 20-6 verbunden werden, je nach dem gewünschten Aufbau der Schaltungsanordnung» Weiterhin ist das erfindungsgemäße Speicherglied nicht auf die Anwendung von sechs Mastern beschränkt, wie sie in Fig. 1 dargestellt sind. Es kann jeder Anfall von

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Mastern benutzt werden, bis hinauf zu den Grenzen, welche durch Gesichtspunkte des Schaltungsaufbaues gesetzt sind, um eine gewünschte Logikfunktion zu verwirklichen.

Um die neuen Merlanale und Eigenschaften der Erfindung besser erläutern zu können, wird nachstehend eine kurze Einführung in die Wirkungsweise einfacher Flipflops in Emitter-gekoppelter Logik (ECL) gegeben. Fig. 2 zeigt das vereinfachte Schaltbild eines Master/Slave-Speichergliedes, von dessen Master einige Details dargestellt sind» Der Master weist eine zweistufige Cascodeschaltung auf, die aus unteren Stromschalt-Transistoren 31 und 33t mehreren D-Eingangs-Transistoren 3k bis 36, einem einen oberen Eingang-Stromschalter bildenden Transistor 37 und einem Latch-Kreis besteht, der einen zweiten oberen Stromschalter bildende Transistoren kO bis k3 umfaßt. Der Aufbau dieser Schaltung wird nicht näher beschrieben, da sie allgemein bekannt ist.

Die Schaltungsanordnung nach Fig. 2 arbeitet allgemein in folgender Weise. Der Master lenkt den Strom ISE, der von einer Konstant-Stromquelle 33 geliefert wird, durch die unteren Schalt-Transistoren 31 und 33· Wenn das Taktsignal niedrig ist, so daß das im Pegel verschobene Taktsignal etwa 0,4 V niedriger ist als VBB2M, schließt die ISE durch den Transistor 33 und dann durch die Wege, die von den D-Eingangs-Transistoren 34 bis 36 und dem Transistor 37 zur Verfügung gestellt v/erden. Wenn also das Taktsignal niedrig ist und einer der D-Eingänge D11 bis DlN hoch oder etwa 0,4 V über VBBl sind, dann fließt Strom von der Stromquelle 32. durch den Transistor 33 und durch die Eingangs-Transistoren, die durch hohe Daten-Eingänge leitend gemacht worden sind. Wenn das Taktsignal

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niedrig ist und auch alle Taktsignaleingänge niedrig, d.h. etwa 0,/f V unter VBB1 sind, fließt Strom von der Stromquelle 32 durch den Transistor 33 und dann durch den Transistor 37, Die Bezugsspannungen VBB1 und VBB2 werden von einem Netzteil 30 geliefert.

Wenn das Taktsignal hoch ist, liegt das pegelverschobene Taktsignal etwa 0,/fV über VBB2M, und es wird der Schaltstrom durch den unteren Stromschalt-Transistor 31 geleitet. In diesem Fall ist der Latch-Kreic, der die Transistoren /(O bis 1+3 umfaßt, aktiv und speichert die Daten, die zuvor den Eingängen D11 bis D1N zugeführt worden sind. Die übertragung der Eingangsdaten erfolgt bei und im Anschluß an eine ansteigende Flanke des Taktsignals, das dem Transistor 31 zugeführt wird. Der Latch-Kreis hält die Daten so lange wie das Taktsignal hoch ist. Wenn das Taktsignal auf einen niedrigen Wert zurückfällt, wird der Latch-Kreis abgeschaltet und zugleich der obere Eingangs-Stromschalter wieder aktiviert.

Ein Slave 21 macht von einer zweistufigen Cascode-Schaltung Gebrauch, die ebenso ausgebildet ist wie die in Fig. 2 dargestellte Cascode-Schaltung des Masters 20-1. Es sind jedoch in einer Slave-Schaltung die Taktanschlüsse für die unteren Stromschalter umgekehrt. Im Sfeve 21 wird das im Pegel verschobene Taktsignal dem unteren Stromschalt-Transistor 33 zugeführt, der den oberen Eingangsschalter 3h bis 37 speist, während die Bezugsspannung dem anderen unteren Stromschalt-Transistor 31 zugeführt wird. Weiterhin ist im Slave 21 die Bezugsspannung VBB2S für den unteren Stromschalter um etwa 100 nV höher als die Bezugsspannung VBB2Mfür den Master.

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Infolge dieser Differenzen ist der obere Stromschalter des Slave aktiv, wenn das Taktsignal einen hohen Wert hat. An der abfallenden Flanke des dem Slave 21 zugeführten Taktsignals wird Strom vom Eingangs-Stromschalter zum oberen Stromschalter des Latch-Kreises des Slave Z\ übertragen, und der Latch-Kreis nimmt einen die dem Slave zugeführten Eingangsdaten speichernden Zustand an. Da VBB2S etwas höher ist als VBB2M, findet die Stromübertragung in den unteren Stromschaltern des Slave in Bezug auf die Stromübertragung in den unteren Stromschaltern des Master bei ansteigenden Taktflanken leicht verzögert und bei abfallenden Taktflanken leicht voreilend statt. Das Ergebnis ist die Übertragungscharakteristik eines Maoter/Slave-Speichergliedes, wie sie in Fig. 3 dargestellt ist. In dem Diagramm nach Fig. 1 bezeichnet VOL die einer logischen "0" entsprechende niedrige Spannung und VOH die einer logischen "1" entsprechende hohe Spannung. VBB2M und VBB2S sind die Bezugsspannungen für die unteren Stromschalter, die in der beschriebenen V/eise dem Master 20-1 bzw, dem Slave 21 zugeführt werden.

Wie aus Fig. 3 ersichtlich, erreicht das Taktsignal, wenn es auf VOH ansteigt, den Wert VBB2M, zu welcher Zeit die Eingangsdaten im Master 20-1 verriegelt werden. Wenn dann das Taktsignal weiter auf VBB2S ansteigt, wird der Slave 21 freigegeben, während Daten vom Latch-Kreis des Slave zur Caseode-Schaltung des Slave übertragen werden. Dann überträgt die Cascode-Schaltung des Slave die im Master 20-1 gespeicherten Daten auf die Slave-Ausgänge QS₁ OTT. In diesem Augenblick ändern die Slave-Ausgänge ihren Zustand, wenn die im Master 20-1 neu gespeicherten Daten von den im Slave 21 gespeicherten Daten verschieden sind. Die Folge der Datenaufnahme durch den Master 20-1

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rait nachfolgender Freigabe des Slave 21 gewährleistet, daß die Daten im Ilaster 20-1 von den Daten verschieden sind, die zuvor im Slav ο 21 gespeichert worden sind.

Wenn das Taktsignal von VOII auf VBB2S abfällt, wird der Slave 21 verriegelt, um die Ausgangsaignalc des Master zu übernehmen* Wenn dann das Taktsignal weiter auf VBB2M abfällt, wird der Kaster 20-1 zur Aufnahme neuer Daten freigegeben. Die Arbeitsfolge, nach welcher der Slave 21 verriegelt wird, bevor der Master 20-1 freigegeben wird, gewährleistet, daß die im Ilaster 20-1 gespeicherten Daten vom Slave 21 übernommen werden, bevor der Master 20-1 zur Aufnahme neuer Daten freigegeben wird.

Außer zweistufigen Master- und Slave-Cascode-Schaltungen kennen ähnliche Master- und Slave-Schaltungen unter Verwendung von dreistufigen Cascode-Schaltungen aufgebaut v/erden. Insbesondere können dreistufige Cascode-Schaltungen dazu benutzt werden, zusätzliche logische Verknüpfungen in Serie zu den Dateneingängen auszuführen, ohne daß dabei die Signallaufzeit durch die Schaltung nennenswert erhöht wird. Eine solche Schaltung ist in Fig. i\ dargestellt, wobei wiederum nur der Master im Detail wiedergegeben ist. Bei der dargestellten Schaltung handelt es sich um eine vereinfachte Version eines handelsüblichen JK-Ilaster/Slave-Doppelflipflop vom Typ 10135. Der Aufbau dieser Schaltung wird nicht beschrieben, da sie allgemein bekannt ist.

Die Schaltungsanordnung nach Fig. L[ arbeitet allgemein in der folgenden Weise. Der Master 20-1 lenkt den von einer Konstant-Stromquelle -)2 gelieferten Strom durch untere

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Stromschalt-Transistoren 31 und xj. Wenn das Taktsignal niedrig ist, so daß das im Pegel verschobene Taktsignal etwa 0,4 V unter VBB3M ist, dann fließt der Schaltstroin ISW von der Stromquelle 32 durch den Transistor 33 und dann durch zweite Stromschalt-Transistoren 49 und 52, die ihrerseits mit zwei dritten oder oberen Stromschalt-Transistoren 44} 45 bzw. 46, 47 verbunden sind. Die Scrienschaltung des Transistors 33 zu den Transistoren 49 und 52 sowie dieser Transistoren zu den Transistoren 44 bis 47 bilden eine dreistufige Cascode-Schaltung. Der Strom wird durch Dateneingänge 1 und K in Verbindung mit einem Steuereingang Q, dem Ausgangssignal des Slave 21 und den im Pegel verschobenen Taktsignalen gesteuert, die dem Transistor 3I zugeführt worden. Vo.£pannungen werden vom Netzteil 30 geliefert.

Bei der in Fig. 4 dargestellten, speziellen Ausführungsform sind die Dateneingänge D11 und D12 in 7 und K umgenannt worden, wie es bei einem JK-Flipflop üblich ist. Außerdem v/ird das Slave-Ausgangssignal QS = Q durch einer: Pegelschieber 4ö im Pegel verschoben und der Basis des Transistors 49 zugeführt. Während der Anschluß der Ausgänge QS und <$p im allgemeinen Fall wählbar ist, ist bei dieser speziellen Ausfuhrungsform der Ausgang QS mit dern Transistor 49 in der dargestellten Weise verbunden. Wenn das Taktsignal niedrig ist, ist der V/eg, den der Strom nimmt, durch die leitenden oder nicht-leitenden Zustände der Transistoren 311 33, 49, ¹J^, und 44 bis 47 der dreistufigen Cascode-Schaltung bestimmt. Der leitende Zustand eines bestimmten Transistors ist durch den logischen Zustand (hoch oder niedrig) des steuernden Eingangssignales bestimmt« Wenn beispielsweise bei niedrigem

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Taktsignal das Signal Q = QS hoch ist, leitet der Transistor 49, und wenn außerdem K hoch ist, dann leiter der Transistor 44 und es fließt der Strom durch die Transistoren 44, 49, 33 und die Stromquelle 32. Eine Boolesche Gleichung für den Strom ist gegeben durch I = KQS. In dieser Gleichung ist jede Variable wahr (logische "1"), wenn ein Strom fließt, und im anderen Falle falsch (logische "0"). Wenn K niedrig ist, während QS hoch ist, dann fließt bei niedrigem Taktsignal der Strom der Stromquelle 32 durch die Transistoren 45, 49 und 33, und es ist infolgedessen die Gleichung für diesen Strom gegeben durch T_n = KQS.

Wenn andererseits das Taktsignal niedrig und das Signal £J3" hoch ist, leitet der Transistor 52, und es fließt der Strom je nachdem, ob 1 hoch ist oder nicht, durch den Transistor 46 oder 47· In dem Falle, in dem 1 niedrig und £$3" hoch ist, ist die Boolesche Gleichung für den Strom gegeben durch I_n = £JS\J· Entsprechend gilt wenn 1 hoch und £Js" hoch ist, für die Stromgleichung I_n = φϋΓ 7.

Die Master- und Slave-Latch-Kreise weisen nur eine einzige Schaltstromquelle auf. Von dieser Stromquelle wird entweder der Lastwiderstand 50 oder Lastwiderstand 51 des in Fig. 4 dargestellten Latch-Kreises gespeist. Demgemäß gilt entweder I_n = 1 und T_n = 0 oder aber I_n = O und T_n = 1, so daß I_n und T_n logische Komplemente sind.

Demgemäß sind auch die an den Lastwiderständen 50 und 51 abfalbnden Ausgangsspannungen logische Komplemente der die Lastwiderstände durchfließenden Ströme. Demgemäß ist V_n = 1, wenn I_n = 0 und umgekehrt. Ähnlich gilt V_n ^{= 1} >

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wenn X-. = O und umgekehrt. V_r) liegt in der Schaltungsanordnung nach Fig. l\- an Emitter des Tranaistora L\2 an, wird jedoch nicht als Ausgangssignal benutzt.

Aus der Tatsache, daß I_Q und Tq logische Komplemente sind, und daß weiterhin jede Ausgangsspannung das logische Komplement des entsprechenden Ausgangsstromes ist, ergeben sich die Gleichungen I_n = V_n und T_n = V_n. Mit anderen Worten ist die logische Gleichung für den Strom I_n im Lastwiderstand 50 die gleiche wie die logische Gleichung für die Ausgangsspannung SJ am Emitter des Transistors ^2. Ebenso gilt, daß die logische Gleichung für den Strom T_n im Lastwiderstand 51 die gleiche ist wie die logische Gleichung für die Ausgangsspannung Vq, die das Ausgangssignal Q oder QHl bildet, am Emitter des Transistors ^3· Domgemäß ergibt eine Analyse der oben angegebenen Bedingungen für Tq = die logischen Gleichungen für T_Q und Vq , nämlich

T_n = V_n = QK + SjJ.

Ebenso ergibt sich

I_n = V_n = QK + ψ.

In den vorstehenden Gleichungen ist Iq der den Widerstand 50 durchfließende Strom und T_n der den Widerstand 51 durchfließende Strom. Die erste Gleichung für V_n bildet die Gleichung für ein konventionelles JK-Flipflop.

Der die Transistoren '|O bis k3 umfassende Latch-Kreis

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speichert die von der dreistufigen Cascode-Schaltung gelieferten Daten bei und nach der ansteigenden Flanke des Taktsignals, Die Speicherung dauert an, solange das Taletsignal hoch ist. Danach gibt der Latch-Kreis die gespeicherten Daten zur Übertragung auf den Skve 21 bei der negativen Flanke des Taktsignals frei. Der Slave 21 ist im wesentlichen ebenso ausgebildet wie der Master 20-1, abgesehen davon, daß die dem unteren Stromschaltar des Masters 20-1 zugeführte Vorspannung VBB2M um 100 mV niedriger ist als die Vorspannung VBB2S, die dem unteren Stroraschalter des Slave 21 zugeführt wird. Außerdem werden Taktsignalc dem rechten Zweig des unteren Stromschalters des Masters und dem linken Zweig des unteren Stromschalters des Slave zugeführt.

Zusatzlich zu der vorstehenden allgemeinen Beschreibung der Wirkungsweise einfacher Master/Slave-Speicherglieder, die aus zwei- oder dreistufigen ECL-Cascode-Schaltungen aufgebaut sind, sei noch auf zwei besondere Faktoren hingewiesen. Bei zweistufigen Cascode-Schaltungen findet eine implizite ODKR-Verknüpfung statt, ohne daß die Signallaufzeit durch die Schaltungsanordnung vergrößert wird, durcli Verwendung von mehreren parallel geschalteten D-Eingangs-Transistoren, Kompliziertere Verknüpfungen können implizit durch serielle Verlmüpfungen in dreistufigen Cascode-Iilingangsschaltungcn erzielt werden, und zwar wieder* ohne nennenswerte Erhöhung der Signallaufzeit, Daher werden für spezielle Anwendungen dreistufige Cascüde-Schaltungen bevorzugt. Die Anwendung dreistufiger Cascode-Schaltungen ist jedoch durch einen zweiten Faktor begrenzt.

Sofern nicht die zugeführten Versorgungsspannungen besonders

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stabilisiert sind, können zweistufige Cascode-Schaltungen in einem größeren Bereich von IC-Temperaturen betrieben werden als dreistufige Cascode-Schaltungen. Bei Verwendung normaler, auf 10 % stabilisierter Netzgeräte arbeiten dreistufige Cascode-Schaltungen bei Temperaturen unter etwa 0⁰C nicht mehr zuverlässig, wogegen zweistufige Cascode-Schaltungen bis zu Temperaturen von -i+O° befriedigend arbeiten. Daher werden in integrierten Schaltungen, die für militärische Anwendungen bestimmt sind und in einem Temperaturbereich von -ZfO⁰C bis + 100⁰C sicher arbeiten müssen, meistens zweistufige Cascode-Schaltungen benutzt, wogegen dreistufige Cascode-Schaltungen auf IC für normale commerzielle Geräte beschränkt sind, die in einem Temperaturbereich von 0 bis 100⁰C arbeiten·

Die Schwierigkeiten, welche dreistufige Cascode-Schaltungen bei niedrigen Temperaturen bereiten, lassen sich durch einen Vergleich der Schaltungsanordnungen nach den Fign, 2 und Lf erläutern. Bei niedriger Temperatur, beispielsweise bei -ZfO⁰C, beträgt die Emitter-Basis-Spannung VBE jedes leitenden Transistors etwa IV anstatt 0,8V bei 25⁰C, Die in den Fign, 2 und 4 dargestellte Stromquelle wird normalerweise von einem Transistor und einem an VEE angeschlossenen Emitterwiderstand gebildet. Der Spannungsabfall am Transistor der Stromquelle und am Emitterwiderstand beträgt normalerweise insgesamt 1,5V. Demgemäß ist der Collector des Transistors der Stromquelle, der mit den Emittern der Transistoren 31 und 33 verbunden ist, auf einer Spannung von etwa 1,5V über VEE, Diese 1,5V addieren sich zum Spannungsabfall an den anderen Transistoren und auch an dem in Serie an VCC angeschlossenen Lastwiderstand·

Demgemäß setzt sich der gesamte Spannungsabfall von VCC

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nach VEE zusammen aus der Spannung am Lastwiderstand, den Basia-Emitter-Spannungen VBE an den Transistoren 37 und 33 und dor Spannung von 1,5 V an dor Stromquelle J>2., Bei der in Fig. 2 dargestellten Schaltungsanordnung beträgt der Spannungsabfall am Lastwiderstand normalerweise 0,3 V· Demgemäß betragt der gesamte Spannungsabfall 0,8 V + 2 VBE + 1,5 V oder 4,3 V, wenn VBE = 1 V bei -/+0°. Wenn die von Netzgerät gelieferte Spannungsdifferenz VCC - VTjZ normalerweise 5,2 V beträgt und auf -10 % stabilisiert ist, darm kann VCC - VEE auf 5,2 - 0,52 oder etwa /(.,3 V abfallen. Dann ist die gesamte Serienspannung an der Schaltung nur um 0,5 V niedriger als die Gesamt-Versorgungsspannung von 4,8 V.

Bei einer dreistufigen Cascode-Schaltung wird eine weitere Basis-Emitter-Spannung in Serie geschaltet. Beispielsweise ist in der Schaltungsanordnung nach Fig. If der gesamte Spannungsabfall gleich der Summe aus dem Spannungsabfall an der Stromquelle 32 (1,5 V), dem Spannungsabfall am Lastwiderstand (0,8 V) und Drei-Baäs-Emitter-Spannungen an den Transistoren 45, 49 und yj (etwa 3 V). In diesem Fall beträgt der gesamte Spannungsabfall an der Schaltungsanordnung 5»3 V oder etwa 0,5 V mehr als die Netzspannung, Dies würde zu einer Sättigung und mangelhaften Funktion führen, deren Ergebnis eine drastische Verminderung der Arbeitsgeschwindigkeit wäre.

Im Hinblick auf das Vorstehende können zweistufige Cascode-Schaltungen in integrierten Schaltungen für militärische Anwendung benutzt werden· Bezüglich der logischen Verknüpfungen leistungsfälligere, dreistufige Cascode-Schaltungen können dagegen in integrierten Schaltungen verwendet werden, die für commerzielle Geräte bestimmt sind.

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Demgemäß worden nachstehend mehrere Master und ein Slave umfassende Speicherglieder beschrieben, die sowohl von zweistufigen als auch dreistufigen Cascode-Schaltungen Gebrauch machen.

Allgemein gesprochen ist ein Mehrmaster/Einslave-Speicherglied eine Schaltungsanordnung, die aus einer Anzahl von N-Mastern besteht, die einen einzigen Slave speisen. Die Schaltungsanordnung weist wählbare Verbindungen zum Anschluß ausgewählter Dateneingänge an äußere Anschlüsse, zum Anschluß von Slave-Ausgängen an äußere Anschlüsse und zur Verbindung äußerer Anschlüsse mit ausgewählten Master-Eingängen auf. Jeder Master und der Slave können Schaltungsanordnungen für implizite logische Verknüpfungen aufweisen, wie beispielsweise serielle Verknüpfungen und parallele D-Eingangs-Transistoren, die zur Ausführung einer impliziten ODER-Verknüpfung in drefetufigen Cascode-Schaltungen geeignet sind, ohne daß eine nennenswerte Erhöhung der Signallaufzeit im Verhältnis zu einem Master mit einem einzigen D-Eingang auftritt.

Bei Mehrmaster/Einslave-Speichergliedern, die für militärische Anwendungen ausgeführt sind, sollten nur zweistufige Cascode-Schaltungen für die Master und den Slave benutzt werden. In solchen Fällen stehen nur D-Eingangs-Meh?- fachtransistoren, jedoch keine zusätzlichen seriellen Verknüpfungen in den Master- und Slave-Schaltungen zur Verfügung. In diesem Fall wird eine parallele Gruppe von N-Master-Latch-Kreisen aufgebaut. Die Dateneingänge CD-Eingänge) des ersten Masters sind mit DII, D12, ... D1K bezeichnet. Entsprechend sind die Bezeichnungen der D-Eingänge für den zweiten Master D21, D22, ..., D2K und

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29A5Ü25

fi^;r den Ilton-Mastor DIiI, DN2, ..., DNK

Die komplementären Ausgänge der Master QM1, QM2, ···, QMIi sind gemeinsam an einen Niederhalte-'.Viderstand angeschlossen, um eine vordrahtete ODIS-Vorknüpfung zu bilden und mit dem ijingang DS des einzigen Slave verbun den. Jiυ komplementären Slave-Ausgangssignale Qo und ^3" v/eruon danu benutzt, die Aucgangcaignale Q und £T des ge ramtcn Mauter/rjlave-.JpcichergliedeG su bilden. Mit ande ren V/orton ist O = Tfi und ^ = QS.

Wenn die ^iriCanc^-Tranci^torün jedes MaGtors eine ODhTi-Vorl'jiüpfunp; mehrorer Eingangsdaten bewirken, dann gelten für dio iiüngangssiimalo D der Master die folgenden Funktionen:

DMl(n) -- Dl1(n) + D1Ü(n) + ... + Ü1K(n) = ZT DU(n)

J=I

... + ί)ίίϋ(η) = 2 D2J()n) J=I

= DUI(n) + UJ2(n) + ... + DNK(n) = F. DNJ(n) I

J= 1

Allen Hastern und dem Slave wird ein gemeinsames Taktsignal zugeführt, auch wenn möglicherweise auf verschiedenen Gpannungsniveaus. Bei den Flipflops selbst kann es sich um beliebige l^CL-Schaltungcn handeln, welche die folgenden Eigenschaften aufweisen. V/enn während der Periode n,

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die der nten ansteigenden Taktflanke folgt, das Taktsignal niedrig ist, nehmen die Master den Zustand ihrer D-Eingangssignale an. Gleichzeitig speichert der Slave seine Eingangsdaten. Bei der nächsten ansteigenden Taktflanko, welche die Periode n+1 einleitet, werden alle D-Eingänge der Master verriegelt. Erst nach der Verriegelung der Master wird der Slave freigegeben und überträgt seine Eingänge DS(n+1) auf seine Ausgänge QS(n+1). Demnach gilt bei und nach der Taktflanke

DS(n+1) = QS(n+1). (2)

Wenn das Taktsignal während der Periode n+1 abfällt, verriegelt und speichert der Slave DS(n+1). Nach der Verriegelung des Slave werden die Master freigegeben und nehmen neue Eingangsdaten DM(n+l) auf.

Aufgrund der vorstehend beschriebenen Eigenschaften werden die Ausgänge Q der Master bei und nach der die Periode n+1 einleitenden Taktflanke im Zustand der vorhergehenden Dateneingänge gehalten. Demgemäß gilt

QMl (n+1) = DMKn) = Σ DlJ(n)

J=I

QM2(n+l) = DM2(n) = £ D2J(n)

J=I

QMN(n+1) = DMN(

J=I

η) = Σ DNJ(n). '

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'-3Ί-

Die komplementären Ausgänge Qi11, Q)-IZ, ···, Qi-ϊίί sind zu einer OD^il-Verknüpfung verdrahtet und worden, wie bereits aiigegeben, dem D-Eingang des olave zugeführt. Demgemäß gilt

D3(n+1) = QH

Nach Gleichung (2) ist daa Q-Aucr-angssi^nal QS(n+l) de Clave ^e,^r;ebcn durch

= QIIUn+1) + QII2(n+i; + ... + QMi (n+1). (5)

Das liomplement Q;3(n+1) dec Q-Auogan^Gcißnals des Slave v/ird als nicht-konplenentaros Ausgan^sai^nal Q(n+1) dot (jesair.tcn opeichoi^liedes benutzt und uragekehru, d„h.

Q(n+1) = QSCn+1) und 0(n+1) = 05(n+1). (G)

Daraus ergibt sich:

Q(n+1) = 0ß(n+1) = DC(n+1) = QIH (n+1) + QM2(n+1) + ...+

QIET( n+1). (7)

Unter Verwondunc; des dei-IorcanGchen-TheOx-enio erhält man Q(n+1) = CQMI (n+1 )3 [QII2(n+1 )J ... fQMK(n+l )1. (3)

Unter Anwendung der obigen Gleichung (1) ergibt sich end lich

KK K

=Cn D1J(n)]PS D2J(n)3...C Σ DNJ(n)J. (9) J=1 J=1 J=1

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2845025

Eine äquivalente Form der Gleichung (9), die für den Entwurf von Mehrmaster/Einalave-opeichergliedern nützlich ist, kann durch Bildung des Komplements der Gleichung (1) und dessen Verwendung in Gleichung (7) gewonnen worden, nämlich

K K K

Q(n+1) = 1Γ DlJCn; +*D2J(nJ + ... + Tf DNJUJ. (10) J=1 J=1 J=1

Gleichung (10) stellt die Komplement-Funktion Q(n+1) als Summe der Produkte der Komplemente der Signale dar, die den D-Eingängen jedes Masters zugeführt werden. Wenn daher die gewünschte Verknüpfung der Eingangssignale gegeben ist, die den N-Mastern zugeführt werden, nämlich

j ) κ r k [ ) κ

<X1J(n)f , <X2J(n)> , ... , JxNJ(n)J , I J J=I \ JJ=I ( j J=1

kann man ein Schema für die Null-Stellen der Funktion Q(n+1) finden, beispielsweise unter Verwendung eines Karnaugh-Diagrammes, und infolgedessen Q(n+1) ausdrucken als

Q(n+i; = C X1J(n) + C X2J(n) + ... + t XNJ(n). (11) J=1 J=) J=I

Indem dann Signale, welche die Komplemente zu den Argumenten dieses Ausdruckes bilden, in D-Eingängen der N-Master zugeführt werden, beispielsweise durch Anschluß von

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(xiJ(n)J ₁ ,(!27TH

so entsteht ein Mehrmaster/Einslave-Spoicherglied, das die gewünschte Funktion ausführt.

Die Anwendung der Gleichungen (1) bis (9) wird nachstehend anhand mehrerer Beispiele von Mehrmaster/Einslave-Speichorgliodern erläutert. Diese Beispiele veranschaulichen die durch die Anwendung von Karnaugh-Diagrarnmen möglichen Vereinfachungen und die durch Gleichung (7) zum Ausdruck gebrachten Beziehungen·

Wie bereits festgestellt, arbeiten dreistufige Cascode-Schaltungen in dem gesamten Temperaturbereich, der bei militärischen Geräten vorgeschrieben ist, nicht zufriedenstellend. Demgemäß müssen zweistufige Caseode-Schaltungen benutzt werden, wenn der militärische Temperaturbereich gefordert wird. Jedoch ist der Betrieb dreistufiger Cascode-Schaltungen bei commerziellen Anwendungen befriedigend, wie beispielsweise in Allzweck-Rechnern. Demgemäß können dreistufige Cascode-Master in Mehrmaster/Einslave-Speichergliedern verwendet v/erden, um den .Schaltungsaufbau zu vereinfachen und den Leistungsbedarf zu vermindern, während bezüglich der Signallaufzeit die Eigenschaften einer einstufigen Anordnung erhalten bleiben.

Eine allgemeinere Definition eines Mehrmaster/Einslave-Schaltgliedec, die anwendbar ist, wenn dreistufige Cascodeochaltungen verwendet werden, wird nachstehend gegeben.

Ein Mehrraauter/Einslave-opeicherglied umfaßt eine Vielzahl

Ü3 0020/08G2

von U-I-IaGtorn, welche einen einzigen Slave speisen, sowie Mittel zur Herstellung wählbarer Verbindungen. Die Mastcr- und Slave-Schaltung:!n werden mit einem gemeinsamen Taktsignal gespeist. An den ansteigenden Flanken des Taktsignals erfolgt zuerst eine Verriegelung der Master und dann eine Freigabe des Slave, während an den abfallenden Taktsignalflanken zunächst eine Verriegelung des Slave und dann eine Freigabe der Master stattfindet. Eine Vielzahl von Eingangssignalen D und eine Vielzahl von Steuersignalen C, nämlich

{DU, D12, ..., DlK; CIl, C12, .... ClM } , {d21, D22, ..., Ü2K, C21, C22, ..., C2M ] ,

{Dill , DN2, ..., DNK; CNl, CN2, ..., CNM ) ,

werden den D-Eingängen dex¹ Master 1 bis N zugeführt» Die Master führen die folgenden Logik-Funktionen aus

QMl = f_M1 (DIl, D12, ,.., DlK; CIl, C12, ..., CIM) QM2 = fj.j2 (D21, D22, ..., D2K; C21 , C22, ..., C2M)

(DNl, DN2, ..., DNK; CNl, CN2, ..., CNM) /

aus, wie es Fig. 1 zeigt, durch Verwendung spezieller Schaltungsanordnungen und ohne Erhöhung der Signallauf-

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Stufen im Vergleich zur Laufzeit in einem einzigen Eingangs-Master, der in gleicher Weise ausgebildet und unter den gleichen Bedingungen verwendet wird.

Wenn die Funktionen i^, fj^, ..., fj^ mit ihren speziellen Eingangsvariablen zueinander disjunktiv sind, so daß nur eine der Funktionen zu einer bestimmten Zeit den Wert einer logischen "1" annehmen kann, können die Ausgänge Q der Master zu einer ODER-Verknüpfung verdrahtet und dann dem Slave-Eingang DS zugeführt werden· Dann werden die Slave-Ausgänge unmittelbar als Ausgänge des Speichergliedes verwendet, so daß Q = QS und £J = §3". In diesem Fall gilt

■i,

Q(n+1) = QS(n+1) = jf, QMK(n) , (13)

worin QMK(n) für K = 1 bis N durch die Gleichung (12) gegeben ist.

Wenn die komplementären Master-Funktionen f\„ , T,^ » ··· » Γ"μν zueinander disjunktiv sind, dann werden die komplementären Ausgangssignale φΐΐ, QM2, ···, QMN der Master zu einer ODER-Verknüpfung verdrahtet und dem Slave-Eingang DS zugeführt. Dann v/erden die komplementären Slave-Ausgänge als Ausgänge des Speichergliedes benutzt, so daß Q = und ^ = QS. In diesem Fall gilt die Beziehung

Q(n+1) = QSU+U = £ QMKCn;

J= 1

in der die QMK(n) für K = 1 bis N durch Gleichung (12) gegeben sind.

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Wenn das Slave-Latch zur Ausführung der Eingangs-Funktion F₀(DSI, DS2, ... DSN) eingerichtet ist, dan kann unter den gleichen allgemeinen Bedingungen, wie sie oben angegeben v/urdon, das Mehrmaoter/Einslave-Speicherglied in der folgenden Weice aufgebaut werden.

Wenn die Gesamt-Netzwerkfunktion Q(n+1) in der Form

λ Λ 4

Q(n+1) = F_r, (f f ... f ) (15)

unter Verwendung des speziellen impliziten liaster- und Slave-Eingangsfunktionen f_ß,, f^p» ···» ^mi ^^zv/· F_c, die mit den verfügbaren Master- und Slaveschaltungen realtisierbar sind, ausgedrückt werden kann, v/erden die nicht-nedierten Slave-Ausgänge als externe Ausgänge verwendet. Es gilt dann Q = QS und φ = ^S". In der obigen Gleichung kann fw, entweder f.- oder 7,„ bedeuten. Ist f,„ = f.j, , dann wird der kte Q-Ausgang des Mastors, nämlich QMIt, dem kten-S lave -Eingang zugeführt. Wenn f,™ = F.«. dann wird der ^-Ausgang des kten-Master QMk dem kten-Slave-Eingang zugeführt.

Wenn die Übertragungsfunktion des Gesamtnetzwerkes durch die Beziehung

ausgedrückt werden kann, in der f...., fijp» ···, fvjjj die spezifischen impliziten Eingangs-Funktionen der Mas ter und Fg die komplementäre implizite Eingangs-Funktion des Slave bedeuten, dann werden die negierten Ausgänge des Slave als externe Ausgänge benutzt. Demnach gilt Q = QST und φ = QS. In der obigen Beziehung kann fw, entweder f oder

_Λ MK

Γ, bedeuten. Ist f,- = f._n, , dann wird der Q-Ausgang des

py\ fIK JYlK

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kten-Masters QMk dem kten-Slave-Eingang zugeführt. Ist dagegen fw, = 7^» dann wird der (![-Ausgang des kten-Masters QMk dem kten-Slave-Eingang zugeführt.

Die Merlanale der vorliegenden Erfindung werden noch besser verständlich, wenn sie anhand der Fign. 5a bis 5d erläutert werden, Fig. 5a zeigt eine herkömmliche Multiplexer-Schaltung, wogegen die Fign. 5b und 5c logisch äquivalente Multiplexer veranschaulichen, die nach der Erfindung ausgebildet sind. Fig. 5d zeigt einen dreistufigen Cascode-Master, der dazu geeignet ist, in der Schaltungsanordnung nach Fig. 5c verwendet zu werden.

Fig. 5a zeigt einen Multiplexer 53, der vier Daten-Eingänge D1 bis DJf, vier Wähleingänge Sl und S2 und einen Ausgang aufweist, der mit dem Eingang eines Masters 20-1 verbunden ist. Der Q-Ausgang des Masters 20-1, nämlich QMI, ist mit dem Slave 21 verbunden. Ein Taktgenerator 22 führt dem Master 20-1 und dem Slave 21 über einen Pegelschieber 2k im Pegel verschobene Taktsignale zu. Der Slave 21 hat die Ausgänge QS und

Im Betrieb werden die Eingangssignale den Dateneingängen D1 bis Dif des Multiplexers 53 zugeführt. In Abhäng&eit von äußeren Signalen, die den Wähleingängen S1 und S2 in der Folge 0,0 - 0,1 - 1,0 - 1,1 zugeführt werden, werden Daten von den Eingängen D1 bis D^ dos Multiplexers 53 dem Master 22-1 und danach dem Slave 21 zugeführt. So werden beispielsweise dann, wenn SI und S2 beide "0" sind, die zugeführten Daten D1 ausgewählt und gespeichert. Ist dagegen S1 = 0 und S2 = 1, dann werden in gleicher Weise die Daten D2 ausgewählt und gespeichert. Demgemäß

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- χ-

verwirklicht der Multiplexer die i^ingangsdaten-Wählfunktion DM = 2T32D1 + S1S2D2 + ST32D3 + S1

Die Funktion des Master/Slave-Speichergliedes gewährleistet, daß DU(η) = Q(n+1).

Beim üblichen Aufbau eines Multiplexors wird eine Torschaltung zum Aufbau dec Multiplexers 53 benutzt. Daher gibt us im Multiplexer 53 ein Ubertragungs-Verzögerung, welche durch die Laufzeit bedingt ist, die -erforderlich ist, um Daten durch den Multiplexer 53 zu übertragen. Diese Verzögerung ist dadurch bedingt, daß der Multiplexer 53 ein oder mehrere Torstufen im Daten-Ubertragungsweg aufweist.

In den Fign. 5b und 5c sind Schaltungsanordnungen dargestellt, welche in logischer Hinsicht die gleiche Multiple xer-Funktion ausführen, jedoch die durch das Durchlaufen der Torschaltung bedingten Signalverzögerung vermeiden und daher schnellere Schaltungsanordnungen bilden· Dor grundsätzliche Aufbau dieser Schaltungsanordnungen ist der gleiche, wie sr anhand Fig. 1 erläutert wurde. Die in Fig. 5 dargestellte Schaltungsanordnung kann unter Verwendung von zweistufigen Cascode-Schaltungen für Master und Slave verwirklicht werden ₃ wogegen die in Fig. 5c dargestellte Schaltung mittels komplizierterer Kreiso aufgebaut werden muß, v/ie beispielsweise unter Verwendung von dreistufigen Cascode-Schaltungen der in Fig. 5d gezeigten Art.

Das in Fig. 5b dargestellte Netzwerk weist vier parallele Master 20-1, 20-2, 20-3 und 20-4 auf, die jeweils einen von

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vier Dateneingängen D1 bis DZf und einen von vier Q-Ausgängen QM1 bis QMZf aufweisen, die geraeinsam über ein verdrahtetes ODER-Glied ZJ mit dem Slave 21 verbunden sind. Ein Taktgenerator 22 führt über einen Pegelschieber 2Zf den vier Mastern 20-1 bis 20-Zf und dem Slave 21 im Pegel verschobene Taktsignale zu. Zwei Wähleingänge S1 und SZ dienen dazu, die Folge des Datenflusses zum Slave 21 zu steuern.

Die erforderliche Multiplex-Schaltung, die bisher aus einem besonderen Multiplexer 33 nach Fig. 5a bestand, wurde in die vier Master 20-1 bis 20-Zf einbezogen. Demgemäß wurde eine Torstufe eliminiert, so daß die Arbeitsgeschwindigkeit des Multiplexers nach Fig.5b größer ist als diejenige des Multiplexers nach Fig. 5a. Der Aufwand für die Schaltungsanordnungen nach den Fign. 5a und 5b dürfte insofern annähernd der gleiche sein, als die Gesamtzahl der Schaltungselemente, also die Gesamtzahl der benötigten Transistoren, Widerstände usw., für beide Schaltungsanordnungen, die im wesentlichen die gleiche sein dürfte.

Die Schaltungsanordnung nach Fig. 5b,die vier aus zweistufigen Cascode-Schaltungen bestehende Master umfaßt, ist für militärische Zwecke (Temperaturbereich von -ZfO⁰C bis 100⁰C, oder für solche Zwecke geeignet, in denen die Versorgungsspannungen nicht auf einem konstanten oder nahezu konstanten Pegel gehalten werden können. Die Arbeitsweise der Schaltungsanordnung nach Fig. 5b kann in direkter Weise analysiert werden, indem der vorstehend behandelten Entwicklung der Gleichungen (1) bis (9) gefolgt wird. Die Eingangsdaten werden parallelen Transistoren in den Mastern 20-1 bis 20-Zf zugeführt. Daraus folgt

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DM1 = SI + S2 + D1
DM2 = 3T + 32 + D2
DM3 = 31 + S2 + D3
= ST + S? + D/f

Hierbei handelt es sich um die Gleichung (1) für den speziellen Fall des Netzwerkes nach Fig. 5b. Die Master- und Slave-Latch-Kreise arbeiten gemäß der anhand Fig.3 erläuterten Zeitfolge. Demgemäß arbeitet der Slave 21 gemäß Gleichung (2), und es werden die Ausgangssignale der Master gemäß Gleichung (3) abgeleitet. Demgemäß wird für das Netzwerk nach Fig. 5b (Gleichung (3)) zu

QMI(n+1) = DM1(n) = Sl(n) + S2(n) + DI(n),

QM2(n+1) = DM2(n) = SIU) + S2(n) + D2(n),

QM3(n+1) = DM3(n) = S1(n) + S2(n) + D3(n), und

QMif(n+l) = DMif(n) = sTuT + S2(n) + D/f(n)·

Die komplementären Ausgänge QM1, QM2, QM3 und QM/f der Master v/erden nach einer verdrahteten ODER-Verknüpfung dem D-Eingang der Slave 21 zugeführt. Daher gilt in Über einstimmung mit Gleichung (k)

DS(n+1) = QM1U+1) + QM2U+1) + QM3(n+l ) + QMifCn+1).

Demgemäß ergibt die Anwendung der Gleichung (2) in diesem Fall in Übereinstimmung mit Gleichung (5)

QS(n+l) = QMHn+1) + QM2U+1) + QM3(n+l) +

Der komplementäre Slave-Ausgang QS(n+1) wird als nichtkomplementärer Ausgang Q(n+1) des Netzwerkes benutzt und umgekehrt, wie es am rechten Rand der Fig.5b dargestellt ist, in Übereinstimmung mit Gleichung (6). Infolgedessen

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ergibt sich in Übereinstimmung mit Gleichung (7)

n+1) + QM2U+TT + QM3(n+l ) +

Die Anwendung des deMorganschen-Theorems ergibt den äquivalenten Ausdruck

3 [QM2(n+1 )3ΓθΜ3(η+1)] [QM/f(n+1

In-dem auf den vorliegenden Fall Gleichung (1) angewendet wird, indem die Gleichungen für DMI, DM2, DM3 und DM/+ eingesetzt v/erden, ergibt sich

Q(n+1) = (S1 + S2 + D1) (ST + 32 + D2) (SI + 32 + D3)

(ST + S2" +

Werden die angegebenen Booleschen Multiplikationen ausgeführt und mögliche Vereinfachungen vorgenommen, erhält man

= STS2"D1 + S1S2D2 + 3TS2D3 + S1S2D/+.

Dieser Ausdruck stellt die erforderliche Wählgleichung für den Multiplexer nach Fig.5b dar, der die gleiche Logik-Funktion ausführt, wie der konventionelle Multiplexer nach Fig. 5a.

Die vorstehende Analyse, die unter Verwendung der Gleichungen (1) bis (9) ausgeführt worden ist, beweist, daß das Netzwerk nach Fig. 5b die gewünschte Multiplexer-Funktion ausführt. Im Gegensatz zur Analyse kommt es bei der Synthese oder beim Entwurf darauf an, den Aufbau eines Netzwerkes anzugeben und die speziellen Verbindungen

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-Ψ-η

Eingancscignalen und Elementen dec Netzwerkes derart herzustellen, daß das resultierende Netzwerk die gewünschte Funktion ausführt. Demgemäß wird zur Entwicklung des Netz werkes nach Fig, 5b die erforderliche Wählfunktion

3T52D3

ala Ausgangspunkt gewählt, der zu dem Netzwerk nach Fig,5b führt. Die Entwicklung kann in direkter Weise unter Verwendung eines Karnaugh-Diagrarames und der Beziehungen ausgeführt werden, die die oben angegebenen Gleichungen (10) und (11) wiederspiegeln·

Der erste Schritt in der Entwicklung besteht im Zeichnen eines Karnaugh-Diagrammes der gewünschten Netzwerk-Funktion. Ein Karnaugh-Diagramm der Multiplexer-Wählfunktion ist in der nachstehenden Tabelle 1 wiedergegeben.

Tabelle 1

D/f

S1S2D2 —

^ro ο] / / / / fo °Ί

0 3 0 0 2 0 / 0 S ö 2

Die Stellen, an denen sich die "1"en befinden, definieren die Verknüpfungen für die oben angegebene, gewünschte Wählfunktion Q(n+1). Demgemäß sind die Orte der ⁿO"en charakteristisch für die Komplementfunktion Q(n+1). Indem man den umschlossenen Bereichen oder Kästen in der Tabelle folgt, kann der Ausdruck

= 31S2D1 + S1S2T52" + STS2D3 + siS2D"Ih

abgeleitet v;erden· Bei diesem Ausdruck handelt es sich um eine Summe aus vier Produktgliedern. Infolgedessen kann ein Netzwerk zur Verwirklichung der Funktion benutzt werden, das vier Master-Flipflops und ein Slave-Flipflop umfaßt. Die Anzahl der Master ist gleich der Anzahl der Produktglieder in dem Ausdruck für Q(n+1).

Die in jedem Produktglied enthaltenen Eingangs-Variablen definieren die Eingangssignale für jeden der Master 20-1 bis 20-4. Wie im Anschluß an die oben wiedergegebene Gleichung (11) bemerkt, müssen die Komplemente der Signale, die in jedem Produktglied enthalten sind, den Eingängen der Mastor 20-1 bis 20-Zf zugeführt werden. Das erste Produktglied in der obigen Gleichung enthält die Variablen ST, S*2~ und CT. Demgemäß müssen die Komplemente dieser Variablen, nämlich S1, S2 und D1 den Eingängen des ersten Masters 20-1 zugeführt werden. Demnach ist diese Verbindung in Fig. 5b angegeben. Entsprechend enthält das zweite Produktglied die Variablen S1, S2 und 152". Daher werden die Komplemente dieser Variablen, nämlich ST, S2 und D2 den Eingängen des zweiten Masters 20-2 zugeführt. Die Eingangssignalo für den dritten und den vierten Master 20-3 bzv/. 20-/f sind in gleicher Weise bestimmt, woraus sich der in Fig. 5 dargestellte Aufbau des Netzwerkes

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- f- fr

ergibt. Eine den oben angegebenen Gleichungen (1) bis (9) folgende Analyse des Netzwerkes kann dazu verwendet v/erden, das Netzwerk daraufhin zu überprüfen, ob es die gewünschte Funktion ausführt.

Bei dem Netzwerk nach Fig. 5b sind in Serie zu den Eingängen D1 bis D^ liegende SignalVerknüpfungen vermieden, weshalb dieses Netzwerk eine höhere Arbeitsgeschwindigkeit aufweist als die bisherigen Multiplexer nach Fig.5a. Weiterhin ist das Netzwerk Fig. 5b, das in den Mac ter- und Slave-Kreise nur von zweistufigen Cascode-Schaltungen Gebrauch macht, zum Betrieb in dem für militärische Geräte geforderten Temperaturbereich geeignet, ohne daß eine übermäßige Spannungsstabilisierung stattfinden müßte.

Wenn nur ein Betrieb in dem für commerzielle Geräte geforderten Temperaturbereich beabsichtigt ist, dann kann die gleiche Operation mit der gleichen hohen Geschwhdigkeit mit Hilfe des Netzwerkes nach Fig. 5c ausgeführt werden, das einfacher im Aufbau ist und einen geringeren Leistungsbedarf hat. Die beiden Master 20-1 und 20-2 der Schaltungsanordnung nach Fig.c haben etwa jeweils einen gleich komplizierten Aufbau und den gleichen Leistungsbedarf wie einer der in der Schaltungsanordnung nach Fig»5b verwendeten Ma±er 20-1 bis 20-if. In beiden Netzwerken werden als Slave die gleichen zweistufigen Cascode-Schaltungen benutzt. Demgemäß erfordert das Netzwerk nach Fig. 5c nur etwa drei Fünftel des Schaltungsaufwandes und der Versorgungsleistung des Netzwerkes nach Fig. 5b, während die Arbeitsgeschwindigkeit beider Netzwerke etwa die gleiche ist.

030020/0882

Die Multiplexer-Wählfunktion des Netzwerkes nach Fig.5c wird von der Summe zweier Funktionen QMI und QM2 gebildet, die gegeben sind durch

QM1 = fJ₁₁(DI₁ D2, SI, SZ) = STd2"D1 + S132"Ü2 und QI-12 = f_ItI2(D3, Dk, SI, S2) = STS2D3 + S1S2D/_U

Diese Ausdrücke entsprechen der oben angegebenen Gleichung (12) für den Multiplexer nach Fig. 5c. Hierin bedeuten D1 bis D/f die Dateneingänge und Sl, 32. die Wähleingänge. In diesem Fall sind die Funktionen f_M1 und f„p zueinander disjunktiv, so daß das Netzwerk nach Fig.5c nach Gleichung (13) arbeitet. Infolgedessen ergibt sich

Q(n+1) = QS(n+1) = QMl(n) + QM2(n).

Demgemäß werden die Slave-Ausgänge unmittelbar als Ausgänge des Speichergliedes verwendet, so daß QS = Q und

Daß die Schaltungsanordnung nach Fig. 5d die Funktion QM1 ausführt, kann durch eine Analyse des Stromflusses in dieser Schaltungsanordnung geprüft werden. Wie bereits angegeben, wird in einem Mehrmaster/Einslave-Speicherglied eine einzige Stromquelle benutzt. Daher fließt zu jedem Zeitpunkt nur entweder Iq oder Tg , so daß Iq und T_Q logische Komplemente sind. Wie weiterhin schon in den vorausgehenden Ausführungen angegeben, sind die Ausgangsspannungen niedrig, wenn der entsprechende Laststrom fließt,und im anderen Falle hoch, so daß die Ausgangsspannungen und ihre entsprechenden Lastströme ebenfalls

030020/08Ö2

Komplemente darstellen, wie beispielsweise V_n = I_n · Dieses Komplementär-Verhalten erfordert, daß die logische Gleichung für den Komplement-Strom Tq mit der logischen Gleichung für die nicht-komplementäre» Ausgangsspannung V_r, identisch ist. Infolgedessen ist V_n = T_n und in gleicher

H HH

Weise V_n = Ig · In der Schaltungsanordnung nach Fig· ^d wird I_n. entweder vom Strom I., oder I^- gebildet, so daß Iq₁ = I_A1 = I_C1. Entsprechend gilt Tq₁ = I_ßl + I₀₁. Eine Analyse der Eingangs-Zustände, für welche 1^₁ = 1, I_ß1 = 1, Iq₁ = 1 und I_ß. = 1 unter Berücksichtigung der Komplementär-Bedingungen ergibt für den ersten Master 20-1

^Ml ^{= V}Q1 ^{= 1}QI ^{= 1}Al ^{+ 1}CI ⁼

^H = ^VQ1 = ^TQ1 ^{= 1}Bl ^{+ 1}DI = (DIS^)ST + (D2S?)S1.

Entsprechend gelten für den zweiten Master 20-2 die Gleichungen

^{= 1}AH

^VQ2 ^{= T}Q2 ^{= Σ}Β2 ^{+ Σ}ϋ2 ⁼

obwohl die entsprechende Schaltungsanordnung nicht im einzelnen dargestellt ist.

Die Gesamtfunktion der Schaltungsanordnung nach Fig.fjc ist demnach

030020/08S2

DS(n) = QS(n+1) = Q(n+1) - QM1 + QMH

D131S2 + D3ST32 +

In den Fign. 6a und 6b ist jeweils ein JK-Master/Slave-Flipflop dargestellt, von denen das erste in herkömmlicher Weise und das andere nach der Erfindung unter Verwendung von zweistufigen Cascode-Mastern aufgebaut ibt. In dem Metzwerk nach Fig. 6b sind Slave-Ausgänge auf ausgewählte Master-Eingänge rückgekoppelt, wie es auch für den allgemeinen Fall nach Fig. 1 angegeben ist.

Die Schaltungsanordnung nach Fig.6a umfaßt ein Eingangs-Schaltnctz, das aus zwei UND-Gliedern 56, 57 besteht, dessen Ausgänge mit den Eingängen eines ODER-Gliedes 58 verbunden sind. Der Ausgang des ODER-Gliedes 58 ist mit dem Dateneingang des Masters 20-1 verbunden. Der Ausgang QMl des Masters 20-1 ist mit dem Slave 21 verbunden, der Aus gangs signale QS und QId liefert. Die Eingänge des UND-Gliedes 56 sind mit Steuereingang K und dem Slave-Aucgang QS verbunden. Entsprechend ist ein Eingang des UND-Gliedes 57 mit dem Steuereingang J und Slave-Ausgang QlT verbunden. Eine Taktsignalquelle 22 ist über einen Pegelschieber Zl\ mit dem Master 20-1 und dem Slave 21 verbunden.

Im Gegensatz dazu zeigt Fig.6b ein logisch äquivalentes JK-Flipflop, das nach der Erfindung ausgebildet ist und von zweistufigen Cascode-Mactern Gebrauch macht. Die Schaltungsanordnung nach Fig. 2 gibt einen typischen zweistufigen Cascode-Master wieder, der für die Schaltungsanordnung nach Fig.6b brauchbar ist. Die φ-Ausgänge der beiden zweistufigen Cascode-Master 20-1 und 20-2,

030020/0832

nämlich QMi und QM2, sind über ein verdrahtetes ODER-Glied 2J> mit dem Slave 21 verbunden. Die Slave-Ausgänge QS und ζ>5" sind mit je einem Eingang des Masters 20-1 bzw. 20-2 verbunden, und es sind auch die K- und J-Steuereingänge mit jeweils einem der Master 20-1 bzw. 20-2 verbunden. Der Taktsignalgeber 22 ist mit den Mastern 20-1 und 20-2 sowie dem Slave 21 über einen Pegelschieber 21+ verbunden·

Durch die erfindungsgemäße Schaltung v/erden die Eingangc-Verknüpfungsglieder des in üblicher V/eise aufgebauten JK-Flipflops vermieden, so daß das erfindungsgemäße Flipflop schneller ist, ohne komplizierter zu sein· Die zv/ei Master- und eine Slave-Sehaltung umfassende Anordnung nach Fig. 6b kann unter extremen Temperatur- und Spannungsbedingungen verwendet werden, wie es für die militärische Anwendung gefordert wird. Bei commerziellen Anwendungen, bei denen keine Temperatur- oder Spannungsschwierigkeiten angetroffen werden, könnte eine Schaltungsanordnung mit einem einzigen dreistufigen Cascode-Master und einer einzigen Slave-S ehalt ung, wie sie in Fig. Af dargestellt ist, zur Ausführung der Funktion eines JK-Flipflopc ausgebildet werden·

In ähnlicher Weise zeigt Fig. 7^a eine universelle Zellstufe mit konventionellem Aufbau, während die Fign. 7b bis 7e universelle Zählstufen zeigen, wie sie nach der Erfindung verwirklicht werden können.

Bei der Schaltungsanordnung nach Fig. 7a sind parallele Steuereingänge C, S und PE über Pufferglieder 59 bis 61 angeschlossen, welche außer den wahren Steuersignalen auch deren Komplemente den Eingängen eines Schaltnetzes

030020/0882

zuführen, welcher, UND-Glieder 62 bis 65, ein OüjS-Glied und ein .Li^C LUSI V-ODjJI?-G Ii cd 66 umfaßt. Den UND-Gliedern Gk und 65 wird außerdem ein II- bzw. ein L-3ignal zugeführt. Die Ausgänge des Schaltnetzes werden über ein verdrahtetes ODjJii-Glied 23 dem Master 20-1 zugeführt, dem der Slave 21 nachgeschaltet ist. Der QS-Ausgang des Slave 21 ist auf einen Eingang des UND-Gliedes 62 zurückgekoppelt· Die Funktion der üblichen Zählstufe nach Fig.7a ist gegeben durch

3.H).

Bei der Schaltungsanordnung nach Fig.7 ist das komplexe Schaltnetz durch die Anwendung paralleler Master nach der Erfindung vermieden. Die Steuereingänge, einschließlich der Pufferglieder 59 bis 61, sind die gleichen wie bei der Anordnung nach Fig.7a. Dagegen ist die Arbeitsgeschwindigkeit der Schaltungsanordnung nach der Erfindung insgesamt fast doppelt so groß wie diejenige der herkömmlichen Schaltungsanordnung. Die Schaltungsanordnung nach Fig.7b enthält zweistufige Cascodo-Master mit impliziter Signalverlmüpfung zur Ausführung der Funktionen einer universellen Zahlerstufe in einem den militärischen Anforderungen genügenden Temperaturbereich.

i^in Netzwerk nach Fig.7b kann aufgrund der Gleichungen (10) und (11) unter Vorwendung eines Karnaugh-Diagranmes entworfen werden. Das Karnaugh-Üiagramm für die benötigte Funktion Q(n+1 ) = P^(C © Q) + P]](ITL + SII) ist durch die nachstehende Tabelle 2 gegeben.

030020/0 8 82

- ST)

29A5025

Tabelle 2

ο"	Γ	V	O
0	/	O
0	/	O
0	/	O
0	/	Ό
0	/	O
O	/	O

PESL

(ο ο ό~" ο

. PEQC-/ PlQC

PESH

Die Null-Stellen der Funktion ergeben QCn+1), Die Aus führung dieser Funktion in der Weise, wie es die in Tabelle 2 umrandeten Flächen angeben, führt zu der Komplement-Funktion

Q(n+1) = FEQC +

+ PEST + PESH.

Diese Gleichung enthält vier Produktglieder· Demgemäß werden in dem entsprechenden Netzwerk vier Master benötigt, wie sie in Fig.?b dargestellt sind. Die Komplemente der Variablen eines jeden Produktgliedes werden den Mastern als Eingangssignale zugeführt. Das erste Produktglied ist FEQC. Demgemäß werden dem ersten Master die Komplemente der Variablen FE, Q und C zugeführt, nämlich PE, φ und C*. Die Eingangssignale für die übrigen drei Master werden in gleicher Weise abgeleitet, so daß sich das Netzwerk nach Fig. Tb ergbit. Eine den

030020/0382

Gleichungen (1) bis (9) folgende Analyse, ähnlich der für den Multiplexer nach Flg. 5 beschriebenen, kann dazu verv/endet werden, um den Aufbau der Zählerstufe nach Fig· 7b zu überprüfen.

Wie im Fall des anhand Fig. 5 beschrieben Multiplexers ist es möglich, ein einfacheres Netzwerk für die Zählerstufe zn verwenden, wenn der für die Anwendung vorgesehene Temperaturbereich die Anwendung dreistufiger Cascode-3chaltungun ermöglicht. Die Schaltungsanordnung nach Fig. 7c macht die Anwendung von zwei anstatt von vier Mastern möglich. Die Fign. 7d und 7e zeigen den Aufbau dieser beiden Master. In diesem Fall wird das Netzwerk gemäß den Gleichungen (12) und (1 ^) realisiert anstatt gemäß den Gleichungen (12) und (13)> die für den Multiplexer nach Fig. 5 verwendet wurden.

In Fig. 7c realisiert der erste Master 20-1 eine Funktion QM1 = f,.« (Q,C,PE), während der zweite Master die Funktion QM2 = fj_vI2(3,PE,H,L) realisiert. In diesem Fall sind die Komplemente dieser Funktionen anstatt der Funktionen selbst disjunktiv zueinander. Daher haben die· Mastor 20-1 und 20-2 die AuGgangssignale

OjTf = FS(Q(F)C) bzw. ÖJI2" = P^(ST + 3H) ,

die dem verdrahteten ODEH-Glisd und von diesem dem Slave zugeführt werden. Infolgedessen gilt

D5(n+1) = QMHn) + QMH U) = ⁷ _H1Cn) + Tj₁₂Cn). Als Ausgänge dos Gusamtnotzwerkes werden die Komplemente

030020/0882

dor Slave-Ausgängc benutzt. Daher gilt Q = φΓ und φ = QS und infolgedessen gemäß Gleichung (14)

Eine Analyse der Latch-Kreise nach den Fign. 7d und ?e kann dazu dienen, die Realisation der Funktionen QM¹I und QM2 zu kontrollieren· Für den ersten Master 20-1 gilt

I_A1 = (PE+$)(PE+C)

so daß

^TQM1 - ^VQM1 " ¹AI

¹QMI ^{= V}QM1 " ¹BI ^{+ 1}CI

(+) (PE+C). Für die EXCLUSIV-ODER-Funktion gilt allgemein aQb

030020/0882

-/13

Die Operation des in Fig. 7c dargestellten Masters 20-2 kann in gleicher Y/eise ermittelt werden. Für diese Schaltungsanordnung gilb

^{= 1}OI-JH ^{= X}B2 ^{+ 1}I^*

I_T,₂ = G"(Pe*+L) = "(PEL) und I_ir> = S(PE+H) = o(PEli),

so daß, wie gefordert,

In den bisher beschriebenen, nach der Erfindung ausgebildeten Netzwerken wurden ausschließlich zweistufige Cascode-^laves verwendet. Wie in den vorstehenden Ausführungen in Verbindung mit den Gleichungen (15) und (16) eingegeben wurde, können allgemeinere Netzwerke realisiert ueraen, in ti denen dreistufige Cascode-Schaltungen auch für die Slave-Elemente benutzt werden, um nichttriviale logische Funktionen F₀, bezüglich der Slave-Eingänge zu realisieren. Ein solches Netzwerk ist in Fig. ö dargestellt. Die Fign. 8a und 8b zeigen den Aufbau des Master- bzw, Slave-Slementes des Netzwerkes nach Fig. 8. Um die Erläuterungen zu vereinfachen, wurde für das Netzwerk nach Fig. 8 die gleiche universelle Zählerfunktion gewählt, wie sie die Netzwerke nach Fig. 7 ausführen. Bei dem Netzwerk nach Fig. ο werden jedoch vereinfachte Haster in Vorbindung mit einer dreistufigen

030020/Ob32

'-Sf*

Slave-Cascode-Schaltung verwendet, wie es die Fign. 3a und ob zeigen. Allgemein kann die Verwirklichung komplizierterer Netzwerke durcli die Verwendung an dreistufigen Cascode-Slave-^chaltungen erheblich vereinfacht v/erden. Trotzdem stimmt das Netzwerk nach Fig. 8 bezüglich seiner Leistungsfähigkeit, Komplexität und Loistungabedarfes mit dem Netzwerk nach Fig. 7 c überein.

Gemäß dem in Fig. 8 dargestellten Aufbau kann die Zählerfunktion des Netzwerkes in Übereinstimmung mit Gleichung (15) ausgedrückt werden als

ü(n+1) = F₃(f_H1> f_l42) = FEf_M1 + PZf₁^₁₂.

In dieser Gleichung bedeuten in Übereinstimmung mit Gleichung (12)

M1 = %U

^fM2 = %]Z = ^^{L + SH}·

Demgemäß werden die Ausgangssignale QM1 und φ!2 sowie die Eingangs-Variable FE den Slave-Eingängen zugeführt, wie es Fig. 8 zeigt. Dann erfüllen Master und Slave die oben angegebenen Funktionen QM1, QM2 und F,,· Die Analyse der Fig. 8a ergibt, daß

\S = ^TQS = ¹AS

030020/0882

Analog zu Fig, 5 bildet dor zweite Master 20-2

^VQM2 ⁼ ^^{L + SH}·

Bei commerziellen Anwendungen können dreistufige Cascode-Schaltungen in Verbindung mit 5,2 V-Netzteilen verwendet werden, wie sie für CL-Schaltungen allgemein üblich sind. Bei speziellen Anwendungen kann die Versorgungsspannung auf 3 V reduziert werden, wodurch die Verlustleistung der integrierten Schaltungen vermindert wird. Unter diesen Umständen können nur einstufige Stromschalter (CS) und Stromschalt-Emitterfolger (CSEF) benutzt werden. Bei einer Speisespannung von 3 V müssen alle Flipflops unter Verwendung mehrstufiger CS- und CSEF-Netzwerke erstellt werden· Dann können viele verschiedene Master-Eingangs-Funktionen in das Flipflop verlegt werden, ohne daß die Signallaufzeit vergrößert oder die Verlustleistung erhöht wird. In diesem Fall kann ebenso wie in den zuvor behandelten die Leistungsfähigkeit des Gesamtnetzwerkes, welche die Eingangs-Verknüpfung und das Flipflop umfaßt, durch eine alternative Mehrmaster/Einslave-Flipflop-Ausführung einer Netzwerkfunktion verbessert werden. Die durch jedes Element eingeführte Signalverzögerung ist in jedem Fall durch die Netzwerkgrößen festgelegt. Jedoch können Eingangs-Schaltnetze, die in herkömmlichen Netzwerken zu Flipflop-Eingängen in Serie liegen, bei logisch äquivalenten Mehrmaster/Einslave-Flipflops vereinfacht oder gar eliminiert werden.

Demnach wurde vorstehend eine verbesserte Mehrmaster/ Einslave-Speicherglied beschrieben, welches in Anschluß

030020/0882

von mehreren liaster-Latches ermöglicht, um eine Vielzahl von Jclialtungsfunktioncn zu verwirklichen.

iss versteht; sich, daß die vorstehend beschriebenen Ausführungsformen die Erfindung lediglich Beispiele für die vielen möglichen speziellen Ausführungsformen darstellen, die bei der Anwendung des erfindungsgernäßen Prinzips entstehen können. Demgemäß !tonnen ohne weiteres nach der Erfindung zahlreiche und vielfältige andere Anordnungen entworfen werden, um speziellen Anforderungen zu genügen.

030020/0^82

Leerseite

Claims

i^Jatun tancprLichs £ ? A 5 O 2 §

1· iLujter/Sluve-Speichcrglied, dadurch gekennzeichnet, daß ca mehrere Haster-Flipflopc und ein einziges Slave-Flipflop aufweist,

daß jedej der Master-Flipflops (20) mehrere Daten- und Steuereingänge, einen Takteingang, einen Wahr- und einen Komplement-Ausgang (QM, ÜR) auf v/o ist und Schaltungstoilc (26, 2?) zur Verwirklichung spezieller wahrer oder komplementärer Logik-Funktionen bezüglich der zügeführtcn Daten- und Steuersignale enthält, daß das einzige Slave-Flipflop (21) mehrere Daten- und Steuereingänge (DS), einen Takteingang, einen Uahr- und einen Komplcmentär-Aucgang (QS, ÜJS") aufweist und ochaltungsteile (2S, 29) zur Verv/irldichung einer speziellen wahren oder komplementären Logik-Funktion bezüglich der zugeführten Daten- und Steuersignale enthält,

daß einer der Wahr- oder Komplement-Ausgange (QM, ζ[Η) jedes Master-Flipflop (20) mit einem der Dateneingänge des Slave-Flipflop (21) verbunden ist, wobei sich die Wahr- oder Komplement-Verbindung jedes Master-Flipflop (20) nach der darin verwirklichten Logik-Funktion in der Weise richtet, daß bei Ausführung einer wahren Logik-Funktion der Wahr-Ausgang des Haster-Flipflop mit dem Dateneingang des Slave-Flipflop verbunden ist, wogegen bei Ausführung der komplementären Logik-Funktion der Komplementär-Ausgang des Master-Flipflop mit dem Dateneingang des Slave-Flipflop verbunden ist, und

daß die Ausgangssignale (Q, V[) des Speichergliedes durch die im Slave-Flipflop verwirklichte Logik-Funktion in der Weise bestimmt sind, daß dann, wenn

0 3 0 0 2 0 / 0 B 3 7

das Slave-Flipflop (21 ) eine wahre Logik-Funktion ausführt, die nicht -negierten Ausgangssignale {^{^,ijy ££?) des Slave-Flipflop als Ausgangssignale(Q, φ) des Speichergliedes verwendet werden, wogegen, wenn das Slave-Flipflop eine komplementäre Logik-Funktion ausführt, die negierten Ausgangssignale (US", QS) des Slave-Flipflop als Ausgangssignalc (Q, Q) des Speichergliedes verwendet werden·
2. Master/Slave-Speicherglied nach Anspruch 1, dadurch gekennzeichnet, daß es zur Verwendung als Multiplexer vier Master-Flipflops (20-1 bis 20-if) aufweist, von denen jedes eine zweistufige Cascode-Schaltung vom Typ der Emitter-gekoppelten Logik enthält und deren Daten- und Steuereingänge (DS) Daten- und Wähleingänge umfassen,

daß das Slave-Flipflop (21) eine zweistufige Cascode-Schaltung vom Typ der Emitter-gekoppelten Logik enthält und einen einzigen Dateneingang aufweist, daß die Komplement-Ausgänge (QE) der Master-Flipflops mit dem Dateneingang des Slave-Flipflop (21) verbunden sind und

daß die negierten Ausgänge (QlT, QS) des Slave-Flipflop die Ausgangasignale (Q, Q) des Speichergliedes liefern·

3· Master/Slave-Speicherglied nach Anspruch 1, dadurch gekennzeichnet, daß es zur Verwendung als Multiplexer zwei Master-Flipflops (20-1, 20-2) aufweist, von denen jedes eine dreistufige Cascode-Schaltung vom Typ der Smitter-gekoppelten Logik enthält und deren Daten- und Stouereingänge (D, 3) Daten- und Wähleingänge

0 3 ü Π 2 0 / 0 -:.i h 2

29A5Q25

umfassen,

daß das Slave-Flipflop (21) oine zweistufige Cascode-Schaltung vom Typ der Emitter-gekoppelten Logik enthält und einen einsigen Dateneingang aufweist, daß die Wahr-Ausgänge (QII) der Master-Flipflops mit dem Dateneingang des Slave-Flipflop (21) verbunden sind und

daß die nicht-negierten Ausgange (QS, ΟΊ?) ^des Slave-Flipflop die Ausgangssignalo'(Q, £J) des Speichergliedes liefern«

if. Master/Slave-Speicherglied nach Anspruch 1, dadurch gekennzeichnet, daß es zur Verwendung alc JK-Flipflop zwei Master-Flipflops (20-1, 20-2) umfaßt, von denen jedes eine zweistufige Cascode-Schaltung vom Typ der Emitter-gekoppelten Logik enthält und deren Daten- und Steuereingänge J-und Ϊ-Eingänge umfassen, daß das Slave-Flipflop (21) eine zweistufige Cascode-Schaltung vom Typ der Emitter-gekoppelten Logik enthält und einen einzigen Dateneingang aufweist, daß die Komplement-Ausgänge (£JH) der Master-Flipflops mit dem Dateneingang des Slave-Flipflop (21) verbunden sind und

daß die Ausgänge(QS,φΤ) des Slave-Flipflop (21) mit den Dateneingängen der Master-Flipflops (20-1, 20-2) derart verbunden sind, daß die Dateneingänge des einen der Master-Flipflops K und QS und die Dateneingänge des anderen der Master-Flipflop J und Qj!T sind und daß die negierten Ausgänge (§3", QS) des Slave-Flipflop die Ausgangssignale (Q, φ) des Speichergliedes liefern»

5· Master/Slave-Speicherglied nach Anspruch 1, dadurch gekennzeichnet, daß es zur Verwendung als universelle

0:-: c π -' η / ο ■ c?

Zähl.stufc vier Haster-Flipflops (20-1 bis 20-^t) aufv/eist, von denen jedes eine zweistufige Cascode-Schaltung vom Typ der Emitter-gekoppelten Logik enthält und deren Daten- und Steuer-Eingänge Parallel-Eingänge (PE) und deren Komplement (FE), ein Hochsignal (H) und ein Tiefsignal (L) umfassen, daß das Slave-Flipflop (21) eine zweistufige Cascode-Schaltung vom Typ der Emitter-gekoppelten Logik enthalt und einen einzigen Daten-Eingang aufweist, daß die Datoneingänge der Haster-Flipflopc mit den Daten- und Steuereingängen und den Auegängen (QS, φ?) des Glave-Flipflop derart gekoppelt sind, daß QG, Ü und PE mit den Dateneingängen des ersten Master-Flipflop (20-1), 0^5", C und PE mit den Dateneingängen des zweiten Master-Flipflop (20-2), L, S und ΡΈ mit den Dateneingängen des dritten Master-Flipflop (20-3) und H, S" und PÜ mit den Dateneingängen des vierten Hacter-Flipflop (2.0-1+) verbunden sind und daß die negierten Auegänge (^S", QS) des Slave-Flipflop die Aucgangosignalü (Q, Q^) des Speichergliedes liefern.

6· Kaster/.'Jlave-Speicherglied nach Anspruch 1 , dadurch gekennzeichnet, daß es zur Verwendung als universelle Zählstufe zwei Master-Flipflops (20-1, 20-2) aufweist, von denen jedes eine dreistufige Cascodo-Schaltung vom Typ der Emitter-gekoppelten Logik enthält und deren Daten und Steuereingänge Paralleleingänge (PS) und deren Komplement (I⁵E"), ein Wählsignal (S) und dessen Komplement (S"), ein Hochsignal (H) und oin Tiefsignal (L) umfassen,
daß das Slave-Flipflop (21) eine zweistufige

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Caccode-Schaltunr; vom Typ der Emitter-gekoppelten Logik enthält und einen einzigen Dateneingang aufweist,

daß die Üateneingänge der Maatcr-Flipflops mit den Daten- und Steuereingängen und den Ausgängen (QS, Ql>) des Slave-Flipflop derart gekoppelt sind, daß QS, C und PE mit den Dateneingängen des ersten Master-Flipflop (20-1) und L, II, S und PH mit den Dateneingängen des zweiten Master-Flipflop (20-2) verbunden sind und

daß die negierten Ausgänge (Q^S", QS) des Slave-Flipflop die Ausgangssignale (Q, Q) dec Speichergliedes liefern·

Mastor/Slave-Speicherglied nach Anspruch 1, dadurch gekennzeichnet, daß es zur Verwendung als universelle Zählstufe zwei Master-Flipflops (20-1, 20-2) aufweist, von denen jedes eine dreistufige Cascode-Schaltung vom Typ der Emitter-gekoppelten Logik enthält und deren Daten- und Steuereingänge Paralleleingänge (PE) und deren Komplement (ΡΊ7), ein Wählsignal (S) und dessen Komplement (S"), ein Zählsignal (C) und dessen Komplement (ü), ein Hochsignal (H) und ein Tiefsignal (L) umfassen, daß das Slave-Flipflop (21) eine dreistufige Cascode-Schaltung vom Typ der Emitter-gekoppelten Logik enthält,

daß die. Dateneingänge der Master-Flipflops (2) mit den Daten- und Steuereingängen und den Ausgängen (QS, φ?) des Slave-Flipflop derart gekoppelt sind, daß C und QS mit den Dateneingängen des ersten Master-Flipflop (20-1), L, II und S mit den

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Dateneingängen des zweiten Master-Flipflop (20-2) und P!? sowie die Wahr-Ausgänge (QM) der Master-Flipflop mit den Datenoingängen des Slave-Flipflop (21) verbunden sind und

daß die nicht-negierten Ausgänge (JJZT, Qo) des Slave-Flipflop die Ausgangssignale (Q, φ des Speichergliedes liefern·

8· Master/Slave-Speicherglied nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Verbindungen zwischen den Master-Flipflops (2.0) und dem Slave-Flipflop (21) derart gewählt sind, daß bei Anlegen ausgewählter Signale an die Master-Flipflops die von den Master-Flipflops dem Slave-Flipflop zugeführten Signale im Bezug aufeinander disjunktiv sind.

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