DE69631084T2

DE69631084T2 - In CMOS-Technik ausgeführtes Speicherelement des Master-Slave-Typs

Info

Publication number: DE69631084T2
Application number: DE69631084T
Authority: DE
Inventors: Christian Piguet; Jean-Marc Masgonty
Original assignee: Centre Suisse dElectronique et Microtechnique SA CSEM
Current assignee: Centre Suisse dElectronique et Microtechnique SA CSEM
Priority date: 1995-03-21
Filing date: 1996-03-20
Publication date: 2004-09-23
Anticipated expiration: 2016-03-21
Also published as: EP0734122A1; EP0734122B1; FR2732152B1; FR2732152A1; DE69631084D1; US5748522A

Description

Die vorliegende Erfindung betrifft ein Speicherelement, das von einer Kippschaltung des D-Typs gebildet wird, welche üblicherweise Master-Slave-Kippschaltung genannt wird. Insbesondere betrifft die Erfindung die Kippschaltungen des D-Typs und des statischen Typs, d. h., dass sei stabile Zustände haben, in denen sie unter die Steuerung eines Zeitgebersignals gestellt werden können.
Man weiß, dass die Kippschaltungen des D-Typs dazu dienen, eine logische Eingangsveränderliche auf ihren Ausgang unter der Steuerung eines Zeitgebersignals zu übertragen. Diese Kippschaltungen können einfache Schaltungen sein und ein was man üblicherweise latch („verrou") nennt bilden oder auch komplizierter sein und eine sogenannte Master-Slave-Kippschaltung („maître-esclave") bilden, in der im Prinzip der Slave den Zustand des Masters (bestimmt in Abhängigkeit von der Eingangsveränderlichen) unter der Steuerung einer der Logikzustände des Zeitgebersignals wiedergibt.
Durch US-A-4,057,741 ist eine Master-Slave-Kippschaltung (siehe die 4 des Dokumentes) bekannt, deren Struktur als semidynamisch bezeichnet wird. Das will im Rahmen der betreffenden Technik heißen, dass die Kippschaltung auf dynamische Weise arbeitet, wenn das Zeitgebersignal CK auf „1" steht, und auf statische Weise nur dann arbeitet, wenn das Zeitgebersignal auf „0" steht.
Diese Kippschaltung zieht tatsächlich Nutzen aus der kurzen Dauer des auf „1" stehenden Zeitgebersignals, welche viel kleiner als die Entladezeit der Kapazitäten der verschiedenen Knoten der Kippschaltung ist. Auf diese Weise ist es möglich, mehrere Transistoren wegzulassen, deren Funktion es wäre, das Potential dieser Knoten aufrechtzuerhalten.
Wenn man sich jedoch von der Einschränkung freimachen möchte, einen raschen Zeitgeber, der ein vorgegebenes Verhältnis zu der Entladezeit der Kapazitäten dieser Kippschaltungen hat, zu verwenden, würde es sehr viel mehr Transistoren erfordern, als dies im Schema der 4 dieses vorbekannten Dokumentes gezeigt ist.
Die vorliegende Erfindung zielt darauf ab, ein Speicherelement des Master-Slave-Typs zu schaffen, bei dem der eine und der andere Zustand stabil sind, was die Verwendung eines Zeitgebers ermöglicht, dessen Schnelligkeit nicht von den Kapazitäten der Knoten der Anordnung abhängt, und das dennoch eine geringe Anzahl Transistoren aufweist.
Die Fachleute der CMOS-Technik kennen im übrigen auch eine Topographie, die besonders effektiv ist im Hinblick auf den Energieverbrauch, die Schnelligkeit und die Implantationsgleichmäßigkeit wie auch im Hinblick auf den Raumbedarf auf der integrierten Schaltung (d. h. im wesentlichen der erforderlichen Anzahl der Transistoren und ihrer Verbindungen). Es handelt sich hierbei um die sogenannte „Verzweigungs"-Topographie, von der das Schweizer Patent CH 629,921 eine der ersten Beschreibungen liefert. In einer solchen Topographie sind die CMOS-Transistoren entsprechend ihrem P-Kanal-Typ oder N-Kanal-Typ in den parallelen Zweigen zwischen ihren Versorgungsanschlüssen V_DD und V_SS gruppiert, wobei die Ausgangsknoten der die Schaltung bildenden verschiedenen logischen Tore Anschlüsse bilden, welche die Veränderlichen dieser Elemente abgeben.
Diese Technik wurde bereits für die Master-Slave-Kippschaltungen des D-Typs verwendet, mit denen sich die Erfindung in besonderer Weise befasst.
Eine der Sorgen der Konstrukteure dieser Art von Logikschaltungen rührt von einer Eigenschaft der Logikschaltungen her, die dazu neigen, manchmal an ihrem Ausgang einen unbestimmten Zustand in Abhängigkeit von den Eingangsveränderlichen zu erzeugen. Diese Eigenschaft wird von den Fachleuten „race" (course) genannt, und es geht natürlich darum, ihn soweit wie möglich in der Weise zu vermeiden, dass die Schaltung immer in Abhängigkeit von einem bestimmten Spiel ihrer Eingangsveränderlichen einen bevorzugten gleichen Zustand an ihrem Ausgang liefert. Wenn die Konfiguration der Schaltung es nicht erlaubt, den „race" vollständig zu vermeiden, kann man es zumindest anstreben, mit Hilfe insbesondere einer entsprechenden Dimensionierung der Transistoren der Schaltung. In diesem Fall sprechen die Fachleute von einem kritischen „race".
Die ideale Lösung wäre offensichtlich, eine Schaltung zu konzipieren, die völlig frei vom „race" ist und die gleichzeitig weitere vorteilhafte Eigenschaften, welche man ihr verleihen möchte, aufweist, wie z. B. einen sehr niedrigen Verbrauch, eine große Betriebsgeschwindigkeit und einen geringen Raumbedarf. Es zeigt sich jedoch, dass diese vorteilhaften Eigenschaften im wesentlichen in Gegensatz zueinander stehen und dass man einen Kompromiss zwischen dem „race" einerseits und den oben erwähnten anderen Eigenschaften andererseits machen muss.
Die Erfindung hat somit ebenfalls das Ziel, ein Speicherelement des oben genannten allgemeinen Typs zu schaffen, das es erlaubt, den bestmöglichen Kompromiss zwischen allen bestimmenden Eigenschaften, die ein solches Element besitzen soll, zu erzielen.
Die Erfindung hat somit zum Gegenstand ein Speicherelement des Typs Master-Slave-Kippschaltung, wie es im Anspruch 1 beansprucht wird.
Zusätzliche vorteilhafte Eigenschaften dieses Speicherelementes gehen aus den Unteransprüchen 2 bis 19 hervor.
Die Erfindung hat ferner zum Ziel, eine spezielle Anwendung des wie oben definierten Speicherelementes anzugeben, dessen Ausgangsveränderliche die Teilung einer logischen Eingangsveränderlichen durch zwei ist und deren Struktur geringfügig einfacher ist.
Somit hat die Erfindung ferner zum Gegenstand ein Speicherelement vom Typ der Master-Slave-Kippschaltung, wie es in Anspruch 20 definiert ist.
Weitere zusätzliche vorteilhafte Merkmale dieser Anwendung gehen aus den Unteransprüchen 21 und 22 hervor.
Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden Beschreibung, die lediglich beispielhaft gegeben wird und sich auf die beigefügten Zeichnungen bezieht, in welchen:
die 1A und 1B ein Beispiel einer Master-Slave-Kippschaltung des Typs D des Standes der Technik zeigen;
die 2A und 2B ein erstes Ausführungsbeispiel einer Master-Slave-Kippschaltung des Typs D gemäß der Erfindung zeigen, wobei diese Version es ermöglicht, den oben genannten Kompromiss sich zu einer verringerten Anzahl von Transistoren tendieren zu lassen;
die 3A und 3B eine Ausführungsvariante der Kippschaltung der 2A und 2B zeigen, in einer Version, die insbesondere dazu dienen kann, einen durch 2 teilenden Divisor zu bilden;
die 4A und 4B eine andere Ausführungsvariante der Kippschaltung D gemäß der Erfindung zeigen, wobei diese Kippschaltung zusätzlich einen Steuerbefehl S aufweist;
die 5A und 5B eine andere Ausführungsform der Erfindung zeigen, in der der oben genannte Kompromiss zu einer Gesamteliminierung des „race" tendiert;
die 6A und 6B eine Variante der Kippschaltung der 5A und 5B zeigen, die außerdem einen Steuerbefehl R aufweist;
die 7A und 7B eine andere Variante der Kippschaltung der 5A und 5B zeigen, die zusätzlich mit einem Steuerbefehl S versehen ist;
die 8A bis 10B noch mehrere andere Varianten der Kippschaltung gemäß der Erfindung zeigen;
die 11A und 11B eine Variante des in den 3A und 3B dargestellten, durch 2 teilenden Divisors zeigen.
In der folgenden Beschreibung werden jede Ausführungsform der Kippschaltung der Erfindung und jede ihrer Varianten mit Hilfe eines ersten Schemas, eines sogenannten Funktionsschemas, das die üblichen Symbole der logischen Tore aufweist, und eines zweiten Schemas, eines sogenannten „Verzweigungsschemas", das von ihnen insbesondere die Topographie zeigt, untersucht. Es ist zu beachten, dass die die Erfindung darstellenden Merkmale sich vor allem in den zweiten Schemata der Kippschaltungen reflektieren, wobei die Funktionsschemata in bestimmten Fällen trotz einer essentiellen Differenz in der Topographie der betreffenden Kippschaltungen identisch sein können.
Dies vorausgesetzt, wird per Konvention angenommen, dass die verwendeten logischen Tore durch ihre Ausgangsveränderliche auf den beiden Schemaarten bezeichnet sind. Im übrigen wurden in den zweiten Schemata die verschiedenen MOS-Transistoren durch Kreise symbolisiert, in deren Inneren die an ihr Gate angelegte Steuerveränderliche eingeschrieben wurde, wobei die bezeichneten Verbindungen diejenigen ihres Leitungspfades sind.
Im übrigen befinden sich die Transistoren, die zwischen die Ausgangsknoten und den positiven Anschluss (V_DD) der Versorgungsquelle geschaltet sind, im P-Kanal, während die Transistoren, die zwischen die Ausgangsknoten und den negativen Anschluss (V_SS) dieser Quelle geschaltet sind, im N-Kanal liegen. Per Konvention wer den die Potentiale der Anschlüsse V_DD und V_SS mit 1 bzw. 0 bezeichnet, welche außerdem die möglichen logischen Pegel der Steuerveränderlichen der Kippschaltung darstellen.
Ferner sei darauf hingewiesen, dass die oben beschriebenen Kippschaltungen statisch genannt werden, da die Zustände, in denen sie unter der Steuerung des Zeitgebersignals gestellt sind, stabil sind. Man erkennt diese Eigenschaft dieser Kippschaltungen aufgrund der Tatsache, dass die Ausgangssignale auf die Eingänge durch physisch vorhandene Verbindungen zurückgekoppelt sind.
Es wird nun auf die 1A Bezug genommen; man hat dort eine Master-Slave-Kippschaltung des Typs D gemäß dem Stand der Technik dargestellt, wie er während der „PATMOS"-Konferenz 1994 in Barcelona von C. Piguet et al. unter dem Titel „Low Power, Low-Voltage Digital CMOS Cell Design" dargestellt wurde. Diese Kippschaltung weist einen Master 1 und einen Slave 2 auf, beide von strichpunktierten fetten Linien umgeben, wobei jede dieser Abschnitte der Kippschaltung jeweils ein erstes Tor (1a bzw. 2a) und ein zweites Tor aufweist, die durch eine strichpunktierte feine Linie (1b bzw. 2b) getrennt sind. Diese Notation wird in allen Zeichnungen für sämtliche Ausführungsformen der Erfindung wie auch für alle ihre Varianten beibehalten. In diesem Stadium der Beschreibung wird noch keine detaillierte Untersuchung des Schemas der Kippschaltung vorgenommen. Für den Augenblick sei unter Bezugnahme auf die 1B festgehalten, dass das Tor 2a des Slave 2 (welches man auch das Tor NQ nennen kann, d. h. dasjenige, das die Veränderliche des komplementären Ausgangs abgibt) neun Transistoren aufweist, was der Preis dafür ist, dass diese Kippschaltung frei von „race" ist.
Es werden nun die 2A und 2B betrachtet, um eine erste Ausführungsform der Erfindung zu beschreiben.
Es finden sich wieder der Master 1 und der Slave 2 sowie die vier Tore 1a, 1b, 2a und 2b, die sie bilden. Gemäß dem Funktionsschema der 2A weist das Tor 1a verschiedene elementare Tore auf, und zwar ein AND-Tor 1a-1, das von der Veränderlichen D und der internen Veränderlichen A gesteuert wird, ein AND-Tor 1a-2, das von der Veränderlichen CK (d. h. dem Zeitgeber) und der internen Veränderlichen A gesteuert wird. Die Ausgänge dieser beiden Tore werden als Eingänge an ein NOR-Tor 1a-3 angelegt, das die interne Veränderliche B abgibt.
Das Tor 1b des Masters 1 weist hier nur ein einziges elementares Tor 1b-1 auf, das von einem NAND-Tor gebildet wird, welches an diesen Eingängen die Veränderliche CK und die interne Veränderliche B empfängt, wobei es hiervon an seinem Ausgang die interne Veränderliche A abgibt. In der vorliegenden Ausführungsform ist diese Veränderliche A die einzige intervenierende Übertragungsveränderliche, um die Eingangsveränderliche D an den Slave 2 weiterzuleiten.
Das erste Tor 2A des Slave 2 weist die folgenden elementaren Tore auf: ein AND-Tor 2a-1, dessen einer Eingang von der internen Veränderlichen A gesteuert wird und dessen zweiter Eingang an den echten Ausgang Q des Slave angeschlossen ist, ein AND-Tor 2a-2, dessen einer Eingang ebenfalls die interne Veränderliche A empfängt und dessen anderer Eingang durch die Veränderliche CK gesteuert wird und ein NOR-Tor 2a-3, das die Ausgänge der AND-Tore 2a-1 und 2a-2 empfängt und das die Veränderliche des komplementären Ausgangs NQ abgibt.
Das zweite Tor 2b des Slave 2 weist nur eine einzige elementare Schaltung auf, und zwar einen Inverter 2b-1, der an seinem Eingang die Veränderliche NQ empfängt und an seinem Ausgang die Veränderliche Q abgibt.
Wie ersichtlich, sind in allen Ausführungsformen und Varianten der Erfindung die Funktionsschemata des ersten Tores 1a des Masters 1 und des Slave 2 in seiner Gesamtheit identisch, zumindest was ihre Grundfunktionen betrifft. Die sie bildenden Elemente sind daher jedes Mal mit denselben Bezugszeichen, wie sie oben beschrieben wurden, bezeichnet.
Wenn man nun die 2B betrachtet, sieht man, dass die Topographie dieser Kippschaltung wie folgt aufgebaut ist:
Beim Vergleich dieses Verzweigungsschemas mit demjenigen der 1A stellt man fest, dass 1) der eine der Transistoren des N-Kanal-Zweiges der ersten Gruppe in dem Tor 1a von der Veränderlichen A statt von der Veränderlichen C gesteuert wird, 2) man darauf verzichtet, einen die Veränderliche C abgebenden Inverter zu verwenden, und 3) der eine der Transistoren des N-Kanal-Zweiges der ersten Gruppe des Tores 2a von der Veränderlichen A statt von der Veränderlichen C gesteuert wird.
Beim Aufstellen der Zustandstabelle dieser Kippschaltung stellt man fest, dass sie zwei kritische „races" aufweist, die man eliminieren kann, indem man die Transistoren der Kippschaltung so dimensioniert, dass die kritischen „races" immer durch die Veränderliche A auf Kosten der Veränderlichen B gewonnen werden. Eine solche Dimensionierung wirft keine Schwierigkeiten insofern auf, als das Tor A (1b) ein einfaches NAND-Tor ist, wobei A im übrigen eine interne Veränderliche der Kippschaltung ist. Hierfür hat diese Ausführungsform den Vorteil der Einfachheit, da lediglich zwanzig Transistoren für ihren Aufbau erforderlich sind. Es ist insbesondere ersichtlich, das das Tor 2A des Slave 2 lediglich sieben Transistoren aufweist. In diesem Fall tendiert somit der Kompromiss zugunsten der Einfachheit der Schaltung, wobei während der Konzeption der Schaltung auf ihre Dimensionierung geachtet werden muss.
Die 3A und 3B zeigen eine Variante der oben beschriebenen Ausführungsform, wobei diese Variante einen durch 2 teilenden Divisor bildet. Um diese Funktion zu erhalten, ist die das Tor 1a steuernde Veränderliche D tatsächlich die Veränderliche des komplementären Ausgangs, und zwar die Veränderlich NQ, die an den einen der Eingänge des elementaren AND-Tores 1a-1 über eine Verbindung 3 (3A) angelegt wird. Man sieht anhand des Verzweigungsschemas der 3B, dass das Tor 1a nun eine erste P-Kanal-Gruppe mit Transistoren CK Serie NQ und eine zweite N-Kanal-Gruppe mit Transistoren A Serie NQ aufweist. Diese Kippschaltung weist ebenfalls zwanzig Transistoren auf und muss entsprechend dimensioniert werden, um „race" zu eliminieren, wie dies anhand der 2A und 2B oben beschrieben wurde.
Das Verzweigungsschema dieser Variante ist wie folgt:
Die 4A und 4B zeigen eine andere Variante der Ausführungsform der 2A und 2B, wobei diese Schaltung eine Kippschaltung bildet, die mit einem Steuerbefehl zum 1-Setzen des Ausgangs Q durch die Veränderliche S versehen ist, welcher im Zustand „0" aktiv ist. Das Funktionsschema dieser Kippschaltung (4A) zeigt, dass zum Berücksichtigen der Veränderlichen S das NAND-Tor 1b-1 einen zusätzlichen Eingang 4 aufweist, der von der Veränderlichen S gesteuert wird. In gleicher Weise ist der Inverter 2b-1, der das Tor 2B in der 2A bildet, durch ein NAND-Tor ersetzt, welches einen Eingang 5 aufweist, der ebenfalls durch die Veränderliche S gesteuert wird.
Das Verzweigungsschema der 4B zeigt im übrigen den folgenden Aufbau für die Topographie dieser Kippschaltung (wobei die Tore 1a und 2a unverändert bleiben):
Man stellt fest, dass diese mit der Funktion S (SET) versehene Kippschaltung nur vierundzwanzig Transistoren aufweist, jedoch ebenfalls zwei kritische "races" zeigt, die man durch eine entsprechende Dimensionierung der Transistoren vermeiden kann.
Es wird nun eine zweite Ausführungsform der Erfindung unter Bezugnahme auf die 5A und 5B beschrieben. Sie unterscheidet sich von der Ausführungsform der 2A und 2B dadurch, dass das Tor 1b zwei elementare logische Schaltungen anstelle des einzigen NAND-Tores 1b-1 in 2A aufweist. Genauer gesagt, ist ein Inverter 1b-2, der die Veränderliche C abgibt, zwischen den Ausgang des Tores 1a und den einen der Eingänge des elementaren ET-Tores des Tores 1a geschaltet. Dieser Inverter gibt die Veränderliche C als Übertragungsveränderliche an die Slave-Kippschaltung 2 auf einem der Eingänge des elementaren ET-Tores 2a-2 ab.
Das Tor 1b weist ebenfalls ein elementares NAND-Tor 1b-3 auf, von dem der eine der Eingänge die Veränderliche B des Tores 1a empfängt und der andere Eingang durch die Veränderliche CK gesteuert wird. Der Ausgang des elementaren NAND-Tores 1b-3 gibt die Veränderliche A ab, die ebenfalls eine Übertragungsveränderliche zwischen dem Master 1 und dem Slave 2 ist und den einen der Eingänge des elementaren ET-Tores 2a-1 des Tores 2a steuert. Die Veränderliche A steuert ebenfalls den einen der Eingänge des elementaren Tores 1a-1 über eine Verbindung 6.
A priori könnte man sagen, dass diese Ausführungsform der Erfindung sich nicht von dem Schema der in den 1A und 1B dargestellten bekannte Kippschaltung unterscheidet. Dies trifft zu für das, was das Funktionsschema der 1A und 5A betrifft. Beim Betrachten der Verzweigungsschemata der 1B und 5B bemerkt man jedoch, dass die Realisierung des Tores 2a insofern verschieden ist, als es ohne den P-Kanal-Zweig der ersten Gruppe von Transistoren C und Q ausgebildet ist, welche man im Verzweigungsschema des Standes der Technik findet.
Folglich kann gemäß der in 5B dargestellten Ausführungsform der Erfindung das Tor 2a des Slave mit nur sieben Transistoren statt neun Transistoren im Stand der Technik realisiert werden. Andererseits hat sich gezeigt, dass die Eliminierung der beiden fraglichen Transistoren jegliches „race" im Betrieb der Master-Slave-Kippschaltung der 5A und 5B unterdrückt. Für die Dimensionierung der Transistoren dieser Kippschaltung verfügt der Konstrukteur somit über eine größere Flexibilität, da er das „race" nicht berücksichtigen muss. Das Verzweigungsschema hat somit die folgende Form:
Die 6A und 6B zeigen eine erste Variante der zweiten Ausführungsform der Erfindung, bei der die Kippschaltung zusätzlich einen Steuerbefehl zum Nullsetzen des Ausgangs Q durch die Veränderliche R aufweist, welche bei „0" aktiv ist. Zu diesem Zweck weist das elementare ET-Tor 1a-1 einen dritten Eingang 7 auf, der von der Veränderlichen R gesteuert wird, welcher ebenfalls an den Slave 2 angelegt wird, und zwar an einen dritten Eingang 8 des elementaren ET-Tores 2a-1.
Das Verzweigungsschema der 6B zeigt eine spezielle Topographie für die Tore 1a und 2a dieser Kippschaltung, vergleichbar mit dem Verzweigungsschema der 5B, wie folgt:
Diese Kippschaltung zeigt ebenfalls kein "race" und ist mit Hilfe von siebenundzwanzig Transistoren realisiert, wobei sie darin den Steuerbefehl für die Veränderliche R aufweist, was die Verwendung von fünf Transistoren impliziert. Ein sechster Transistor R kann gegebenenfalls zusätzlich vorgesehen werden, wenn man einen transienten Zustand vermeiden möchte, in welchem das Tor NQ (2a) mit CK = 1 kurzgeschlossen ist. Dieser Transistor R muss dann in den N-Kanal-Zweig der zweiten Gruppe Transistoren dieses Tores eingesetzt sein.
Die 7A und 7B zeigen eine zweite Variante der zweiten Ausführungsform der Erfindung, welche einen Steuerbefehl zum „1"-Setzen des Signals Q durch die bei „0" aktive Veränderliche S aufweist. Diese steuert einen dritten Eingang 9 des elementaren NAND-Tores 1b-3. Im übrigen weist das Tor 2b hier ein elementares Tor 2b-1 vom NAND-Typ auf, von dem der eine der Eingänge 10 ebenfalls durch die Veränderliche S gesteuert wird.
Das Verzweigungsschema dieser Kippschaltung weist hinsichtlich der Tore 1b und 2b spezielle Topographien wie folgt auf
Folglich weist diese Master-Slave-Kippschaltung sechsundzwanzig Transistoren auf, und sie hat ebenfalls kein "race", wobei hierin über einen Steuerbefehl durch die Veränderliche S verfügt wird.
Die Kippschaltungen gemäß den Varianten der 6A, 6B, 7A und 7B haben die Besonderheit, dass die durch die Veränderlichen S bzw. R gesteuerten Transistoren in den P-Kanal-Zweigen parallel und in den N-Kanal-Zweigen in Reihe geschaltet sind. Somit leidet die Betriebsgeschwindigkeit dieser Kippschaltungen nicht unter dem Vorhandensein dieser Transistoren, denn drei Transistoren in einem N-Kanal-Zweig haben in dieser Hinsicht das gleiche Verhalten wie zwei Transistoren in einem P-Kanal-Zweig.
Eine andere Variante der zweiten Ausführungsform der Erfindung (die nicht in den Zeichnungen dargestellt ist) besteht darin, in derselben Master-Slave-Kippschaltung die beiden Steuerbefehle S und R zu kombinieren, indem die Schemata der 6A und 7A einerseits und 6B und 7B andererseits in irgendeiner Weise überlagert werden.
Es wird nun auf die 8A und 8B Bezug genommen, um eine andere Variante der ersten Ausführungsform der Erfindung zu beschreiben, welche vom Schema der 2A und 2B abgeleitet ist. Diese Variante weist einen Steuerbefehl zum Nullsetzen des Ausgangs Q durch die bei „1" aktive Veränderliche R auf. Diese Kippschaltung ist von den vorhergehenden Varianten der ersten Ausführungsform insofern verschieden, als das Tor 1b ein elementares ET-Tor 1b-4 aufweist, von dem ein erster Eingang durch die Veränderliche CK gesteuert wird und deren anderer Eingang die Veränderliche B empfängt. Der Ausgang dieses ET-Tores 1b-4 ist an einem der Eingänge eines elementaren NOR-Tores 1b-5 angeschlossen, dessen anderer Eingang von der Veränderlichen R gesteuert wird. Der Ausgang dieses Tores 1b-5 liefert die Über tragungsveränderliche A und ist an einem der entsprechenden Eingänge der elementaren ET-Tore 1a-1 und 1a-2 angeschlossen.
Das Verzweigungsschema dieses Speicherelementes ist wie folgt:
Diese Variante weist nur dreiundzwanzig Transistoren auf, hat jedoch ein kritisches „race", das durch eine entsprechende Dimensionierung der Transistoren eliminiert werden muss. Es versteht sich, dass man, um einen bei Null aktiven Steuerbefehl R zu erhalten, einen Inverter über der Veränderlichen R vorsehen muss, was die Anzahl der Transistoren auf fünfundzwanzig erhöht.
Die 9A und 9B stellen eine Variante dar, die ebenfalls von der ersten Ausführungsform der Erfindung abgeleitet ist. Diese Variante weist Steuerbefehle R und S auf, die bei „0" aktiv sind (bei fehlendem Inverter 11, der strichpunktiert dargestellt ist). Was den Steuerbefehl für die Veränderliche R betrifft, ist das Funktionsschema dieser Variante identisch mit dem der 8A, abgesehen davon, dass das elementare NAND-Tor 1b-4 einen dritten Eingang 12 aufweist, der durch die Veränderliche S gesteuert wird. Im übrigen weist in dem Slave 2 das Tor 2b ein elementares NAND-Tor 2b-1 mit zwei Eingängen auf, von denen der eine ebenfalls durch die Veränderliche S gesteuert wird.
Diese Variante weist siebenundzwanzig Transistoren auf, und wenn man mit einer bei „1" aktiven Veränderlichen R arbeiten möchte, sieht man zweckmäßigerweise den Inverter 11 vor, was die Anzahl der Transistoren auf neunundzwanzig erhöht.
Das Verzweigungsschema der 9B zeigt die Topographie dieser Variante, die wie folgt aufgebaut ist:
In den Varianten der 3A–3B, 4A–4B, 8A–8B und 9A–9B weisen die N-Kanal-Zweige der Tore 1a und 2a zwei Transistoren A in Parallelschaltung auf. Gemäß einer anderen Variante, die von der Kippschaltung der 3A und 3B abgeleitet ist und in den 10A und 10B dargestellt ist, ist ersichtlich, dass diese Transistoren durch einen einzigen Transistor A ersetzt werden können, was somit eine Ersparnis an Transistoren ermöglicht, wenngleich das Schema nicht mehr vollständig von Zweigen gebildet wird. Das Funktionsschema der Kippschaltung nimmt dann einen etwas anderen Aspekt an, obwohl die Funktionalitäten die gleichen bleiben.
Die 11A und 11B zeigen eine Variante des durch 2 teilenden Divisors der 3A und 3B, bei der wie in diesen Figuren die Ausgangsveränderliche NQ zu dem Eingang D der Master-Kippschaltung 1 geführt wird. Bezüglich der 3A und 3B ist es jedoch möglich, das Tor 2b wegzulassen, denn man kann unmittelbar die Veränderliche NQ als Veränderliche einer Frequenz verwenden, die zweimal kleiner als diejenige der Veränderlichen CK ist, im Gegensatz zu einer Kippschaltung D, wo man im allgemeinen über die Veränderliche Q verfügen muss.
Die 11A zeigt somit dieses Schema, in dem die Slave-Kippschaltung lediglich das Tor 2a aufweist, wobei dieses als Eingangsveränderliche die von dem Tor 1a kommende Übertragungsveränderliche B empfängt.
Dieses Element weist kritische „races" auf, welche vermieden werden können, wenn die Veränderliche A schneller als die Veränderliche B ist, welche ihrerseits schneller als die Veränderliche NQ sein muss. Dieses Element weist jedoch lediglich 18 Transistoren auf, eine Anzahl, die man auf 16 reduzieren kann, wenn die beiden Transistoren A in dem Tor 2a durch einen einzigen Transistor ersetzt werden.
Wie ersichtlich, schlägt die Erfindung eine bestimmte Anzahl von Konfigurationen einer Master-Slave-Kippschaltung D vor, die die Möglichkeit bieten, entweder das völlige Fehlen von „race" oder ein „race" zu erzielen, dem durch eine entsprechende Dimensionierung der Transistoren, welche leicht zu erzielen ist, abgeholfen werden kann. Wenn man den oben geschilderten Kompromiss in Richtung des Fehlens von „race" tendieren lässt, ist man damit bereit, ein wenig von der Betriebsgeschwindigkeit, dem geringen Platzbedarf und/oder dem geringen Verbrauch zu opfern. Wenn man dagegen ein gewisses kritisches „race" zulässt, kann man eine Verringerung der Oberfläche (Platzbedarf) bis zu 20%, einen geringen Verbrauch und eine Erhöhung der Betriebsgeschwindigkeit erzielen. Der Konstrukteur wird den einen oder anderen Kompromiss bei dem Entwurf integrierter Schaltungen, welche oben beschriebene Kippschaltungen des Typs D aufweisen müssen, vorziehen.

Claims

Speicherelement vom Typ der statischen Master-Slave-Kippschaltung, die in CMOS-Technik ausgeführt ist und zum Übertragen einer logischen Eingangsveränderlichen (D) auf einen echten Ausgang (Q) und einen komplementären Ausgang (NQ) des Speicherelementes unter der Steuerung eines Zeitgebersignals (CK) dient, wobei das Speicherelement eine Master-Kippschaltung (1) zum Steuern einer Slave-Kippschaltung (2) mittels mindestens einer Übertragungsveränderlichen (A) aufweist, wobei die Slave-Kippschaltung (2) zusammengesetzt ist aus einem ersten Tor (2a), das durch die mindestens eine Übertragungsveränderliche (A), das Zeitgebersignal (CK) und die Veränderliche des echten Ausgangs (Q) gesteuert wird, um die Veränderliche des komplementären Ausgangs (NQ) abzugeben, und einem zweiten Tor (2b), das von der Veränderlichen des komplementären Ausgangs (NQ) gesteuert wird und die Veränderliche des echten Ausgangs (Q) abgibt, wobei die Master-Kippschaltung (1) ein erstes Tor (1a) aufweist, das von der Eingangsveränderlichen (D), dem Zeitgebersignal (CK) und mindestens einer dritten Veränderlichen gesteuert wird, die von der mindestens einen Übertragungsveränderlichen gebildet wird, wobei die Master-Kippschaltung (1) ferner ein zweites Tor (1b) des Invertertyps aufweist, das von dem Ausgang (B) des ersten Tores (1a) der Master-Kippschaltung (1) gesteuert wird und mindestens die eine der Übertragungsveränderlichen (A) abgibt, wobei das Speicherelement dadurch gekennzeichnet ist, dass das erste Tor (2a) der Slave-Kippschaltung (2) eine Logikschaltung aufweist, die aus sieben Transistoren aufgebaut ist, welche ein erstes AND-Tor (2a-1), das die Übertragungsveränderliche (A) und das Zeitgebersignal (CK) empfängt, ein zweites AND-Tor (2a-2), das die Veränderliche des echten Ausgangs (Q) und das Zeitgebersignal (CK) empfängt, und ein NOR-Tor (2a-3), das die Ausgänge des ersten und zweiten AND-Tores empfängt, bilden, um die Veränderliche des komplementären Ausgangs (NQ) abzugeben.
Speicherelement nach Anspruch 1, dadurch gekennzeichnet, dass das zweite Tor des Invertertyps (1b) der Master-Kippschaltung (1) ein Tor des NAND-Typs (1b-1) aufweist, von dem ein erster Eingang durch den Ausgang (B) des ersten Tores (1a) der Master-Kippschaltung (1) gesteuert wird, von dem ein zweiter Eingang durch das Zeitgebersignal (CK) gesteuert wird und dessen Ausgang auf das erste Tor (1a) der Master-Kippschaltung (1) rückgekoppelt ist, wobei es den einzigen Ausgang bildet, der eine Übertragungsveränderliche (A) abgibt.
Speicherelement nach Anspruch 2, dadurch gekennzeichnet, dass es nach einem Verzweigungsschema ausgeführt ist, das die folgende Form hat:
Speicherelement nach Anspruch 2, dadurch gekennzeichnet, dass es einen durch zwei teilenden Divisor bildet und dass zu diesem Zweck der komplementäre Ausgang (NQ) auf den ersten Eingang des ersten Tores (1a) der Master-Kippschaltung (1) als die Eingangsveränderliche (D = NQ) rückgekoppelt (Verbindung 3) ist (3A und 3B).
Speicherelement nach Anspruch 4, dadurch gekennzeichnet, dass es nach einem Verzweigungsschema ausgeführt ist, das die folgende Form hat:
Speicherelement nach Anspruch 2, dadurch gekennzeichnet, dass es ferner einen Steuerbefehl (S) zum 1-Setzen des echten Ausgangs (Q) aufweist, und dass das zweite Tor (1b) der Master-Kippschaltung (1) und das zweite Tor (2b) der Slave-Kippschaltung (2) jeweils einen zusätzlichen Eingang (4, 5) aufweisen, das den Steuerbefehl (S) zum 1-Setzen empfängt.
Speicherelement nach Anspruch 6, dadurch gekennzeichnet, dass es nach einem Verzweigungsschema ausgeführt ist, das die folgende Form hat:
Speicherelement nach Anspruch 1, dadurch gekennzeichnet, dass das zweite Tor des Invertertyps (1b) der Master-Kippschaltung einen elementaren Inverter (1b-2) aufweist, dessen Eingang mit dem Ausgang (B) des ersten Tores (1a) dieser Kippschaltung (1) verbunden ist und dessen Ausgang rückgekoppelt ist, um das erste Tor (1a) der Master-Kippschaltung (1) zu steuern, während es die eine der Übertragungsveränderlichen (C) abgibt, wobei das zweite Tor des Invertertyps (1b) ebenfalls ein elementares Tor des NAND-Typs (1b-3) aufweist, von dem ein erster Eingang mit dem Ausgang (B) des ersten Tores (1a) der Master-Kippschaltung (1) verbunden ist, von dem ein zweiter Eingang durch das Zeitgebersignal (CK) gesteuert wird und dessen Ausgang die andere Übertragungsveränderliche (A) für die Slave-Kippschaltung (2) bildet, wobei es ebenfalls rückgekoppelt ist, um das erste Tor (1a) der Master-Kippschaltung (1) zu steuern.
Speicherelement nach Anspruch 8, dadurch gekennzeichnet, dass es nach einem Verzweigungsschema ausgeführt ist, das die folgende Form hat:
Speicherelement nach Anspruch 8, dadurch gekennzeichnet, dass es ferner einen Steuerbefehl (R) zum 0-Setzen des echten Ausgangs (Q) aufweist und dass das erste Tor (1a) der Master-Kippschaltung (1) und das erste Tor (2a) der Slave-Kippschaltung (2) jeweils einen zusätzlichen Eingang (7, 8) aufweisen, der den Steuerbefehl (R) zum 0-Setzen empfängt.
Speicherelement nach Anspruch 10, dadurch gekennzeichnet, dass es in Form eines Verzweigungsschemas ausgeführt ist, das die folgende Form hat:
Speicherelement nach Anspruch 8, dadurch gekennzeichnet, dass es ferner einen Steuerbefehl (S) zum 1-Setzen des echten Ausgangs (Q) aufweist und dass das zweite Tor (1b) der Master-Kippschaltung (1) und das zweite Tor (2b) der Slave-Kippschaltung (2) jeweils einen zusätzlichen Eingang (9, 10) aufweisen, der den Steuerbefehl (S) zum 1-Setzen empfängt.
Speicherelement nach Anspruch 12, dadurch gekennzeichnet, dass es nach einem Verzweigungsschema ausgeführt ist, das die folgende Form hat:
Speicherelement nach Anspruch 8, dadurch gekennzeichnet, dass es in Kombination die Verzweigungsschemas nach den Ansprüchen 11 und 13 aufweist, wobei die identischen elementaren Logikelemente dieser Schemas nur ein einziges Mal verwendet werten.
Speicherelement nach Anspruch 1, dadurch gekennzeichnet, dass das zweite Tor des Invertertyps (1b) der Master-Kippschaltung (1) ein Tor des ET-Typs (1b-4) aufweist, von dem ein erster Eingang durch den Ausgang (B) des ersten Tores (1a) der Master-Kippschaltung (1) gesteuert wird, von dem ein zweiter Eingang durch das Zeitgebersignal (CK) gesteuert wird und dessen Ausgang den ersten Eingang eines Tores des NOR-Typs (1b-5) steuert, dessen anderer Eingang durch ein Signal (R) zum 0-Setzen des Ausgangs (Q) gesteuert wird, wobei der Ausgang dieses NOR-Tores (1b-5) auf das erste Tor (1a) der Master-Kippschaltung (1) rückgekoppelt ist und die Übertragungsveränderliche abgibt.
Speicherelement nach Anspruch 15, dadurch gekennzeichnet, dass es nach einem Verzweigungsschema ausgeführt ist, das die folgende Form hat:
Speicherelement nach Anspruch 15, dadurch gekennzeichnet, dass es ferner einen Steuerbefehl (S) zum 1-Setzen des echten Ausgangs (Q) aufweist und dass das zweite Tor (1b) der Master-Kippschaltung (1) und das zweite Tor (2b) der Slave-Kippschaltung (2b) einen zusätzlichen Eingang (4, 5) aufweisen, der den Steuerbefehl (S) zum 1-Setzen empfängt.
Speicherelement nach Anspruch 17, dadurch gekennzeichnet, dass es nach einem Verzweigungsschema ausgeführt ist, das die folgende Form hat:
Speicherelement nach einem der Ansprüche 3, 5, 7, 16 und 18, dadurch gekennzeichnet, dass für den Fall, dass parallele Zweige eines selben Tores (1a, 2a) von derselben Veränderlichen (A) gesteuerte Transistoren enthalten müssen, diese Transistoren mittels eines einzigen Transistors (A) ausgeführt sind, der einen gemeinsamen seriellen Pfad auf diesen parallelen Zweigen bildet.
Speicherelement vom Typ der statischen Master-Slave-Kippschaltung, das in CMOS-Technik ausgeführt ist und zum Abgeben einer logischen Ausgangsveränderlichen (NQ) dient, die die Zweiteilung einer logischen Eingangsveränderlichen (CK) ist, wobei das Speicherelement eine Master-Kippschaltung (1) zum Steuern einer Slave-Kippschaltung (2) mittels Übertragungsveränderlichen (A, B) aufweist, die Slave-Kippschaltung (2) aus einem Tor (2a) besteht, das von den Übertragungsveränderlichen (A, B) und der logischen Eingangsveränderlichen (CK) gesteuert wird, um die Ausgangsveränderliche (NQ) abzugeben, wobei die Master-Kippschaltung (1) ein erstes Tor (1a) aufweist, das von der Eingangsveränderlichen (CK) und einer weiteren Veränderlichen (D) gesteuert wird, die von der rückgekoppelten Ausgangsveränderlichen (NQ) gebildet wird, wobei die Master-Kippschaltung (1) ein zweites Tor (1b) des Invertertyps aufweist, das von dem Ausgang (B) des ersten Tores (1a) der Master-Kippschaltung (1) und der Eingangsveränderlichen (CK) gesteuert wird, um die eine der Übertragungsveränderlichen (A, B) abzugeben, wobei das Speicherelement dadurch gekennzeichnet ist, dass das Tor (2a) der Slave-Kippschaltung (2) eine Logikschaltung aufweist, die aus sieben Transistoren aufgebaut ist, welche ein erstes AND-Tor (2a-1), das die Übertragungsveränderliche (A) und das Zeitgebersignal (CK) empfängt, ein zweites AND-Tor (2a-2), das die Veränderliche des echten Ausgangs (Q) und das Zeitgebersignal (CK) empfängt, und ein NOR-Tor (2a-3) bilden, das die Ausgänge des ersten und zweiten AND-Tores empfängt, um die Veränderliche des komplementären Ausgangs (NQ) abzugeben.
Speicherelement nach Anspruch 20, dadurch gekennzeichnet, dass es nach einem Verzweigungsschema ausgeführt, das die folgende Form hat:
Speicherelement nach Anspruch 21, dadurch gekennzeichnet, dass die parallelen Zweige (CK, B) des Tores (2a) der Slave-Kippschaltung (2) einen einzigen Transistor aufweisen, der von der einen der Übertragungsveränderlichen (A) gesteuert wird und einen gemeinsamen seriellen Pfad auf diesen parallelen Zweigen bildet.