DE2939021A1 - Digitaler frequenzvervielfacher - Google Patents

Description

Dipl.-Phys. O.E. Weber d-i Monehm 71 Patentanwalt Hofbrunnstraße 47

Telefon: (069)7915050

Telegramm: monopotweber münchen

η 1200

Motorola Inc.

East Algonquin Road

Schaumburg, 111. 60196

USA

Digitaler Frequenzvervielfacher

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Die Erfindung betrifft einen Frequenzvervierfacher mit besonders gutem Auflösungsvermögen, mit einem großen Bereich des Tastverhältnisses und mit einem maximalen Frequenzbereich, wobei das Eingangssignal in seiner Frequenz veränderlich ist.

Bei Anwendungsfällen, bei wdchen die Frequenz eines Eingangssignals oder eines ankommenden Signals ermittelt und unmittelbar verarbeitet werden muß, kann das Auflösungsvermögen der Zählung dadurch ernsthaft beeinträchtigt werden, daß der Frequenzbereich beim Eingangssignal Frequenzen umfaßt, die zu niedrig liegen. Ein allgemein bekanntes Verfahren zur Erhäung der Anzahl von Zählproben pro Zeiteinheit, ohne das Auflösungsvermögen zu vermindern, besteht darin, eine Frequenzmultiplkation vorzunehmen. Üblicherweise ist dies mit Hilfe von komplizierte, phasenstarren Schleifen geschehen oder aber mit einfachen Frequenzverdoniern, welche eine Impulsflanke abtasten. Eines der Probleme bei den herkömmlichen Verdopplern, die mit einer Flankenabtastung arbeiten, besteht darin, daß mit zunehmender Frequenz des Eingangssignals der Verdoppler zum Versagen gebracht werden kann, und zwar innerhalb des Frequenzbereichs, der von Interesse ist. Ein derartiges Versagen ist insbesondere dann besonders gefährlich, wenn eine entsprechende Einrichtung bei der Überwachung der Geschwindigkeit eines Kraftfahrzeuges verwendet wird, weil dadurch die Geschwindigkeit unter Umständen in unkontrollierter Weise verändert werden könnte.

Der Erfindung liegt die Aufgabe zugrunde, bei einer FrequenzZähleranordnung sowohl das Auflösungsvermögen als auch den Frequenzbereich zu verbessern und zugleich zu gewährleisten, daß beim Überschreiten der an sich maximal zulässigen Frequenz keine Störung auftreten kann.

Zur Lösung dieser Aufgabe dienen insbesondere die im Patentbegehren niedergelegten Merkmale.

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• if·

Nach dem Grundgedanken der Erfindung wird ein digitaler Frequenzvervierfacher verwendet, der das Auflösungsvermögen um einen Faktor von vier zu eins verbessert und einen Frequenzabfall am oberen Ende des Bereichs dadurch verhindert, daß zusätzliche Impulse in das Ausgangssignal eingefügt werden, und zwar als Funktion der Abtastung koinzidenter Impulse innerhalb des Vervielfachers. Die Schaltung liefert eine Pseudo-Multiplikation der Eingangsfrequenz mit dem Faktor 4, indem eine Flankenabtastmethode angewandt wird. Der erfindungsgemäße Vervierfacher hat einen Sättigungsdetektor, der dazu geeignet ist, sowohl den Frequenzbereich als auch die erlaubten Schwankungen im Tastverhältnis der Frequenz der Eingangssignale auszudehnen, bevor ein Multiplikationsfehler auftritt.

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Die Erfindung wird nachfolgend beispielsweise anhand der Zeichnung beschrieben; in dieser zeigen:

Fig. 1 ein Logikdiagramm einer bevorzugten Ausführungsform des Erfindungsgegenstandes,

Fig. 2 eine schematische Darstellung der Verriegelungsschaltungen nach der Figur 1, die in einer CMOS-Technik gerätetechnisch verwirklicht sind, und

Fig. 3 ein Zeitdiagramm der Logikschaltung der Figur 1.

Die Figur 1 veranschaulicht die grundlegende Logik gemäß der Erfindung. Ein Eingangssignal 8, welches einen breiten Frequenzbereich aufweist, wird einem Puffer 10 zugeführt, dessen Ausgangssignal eine Reihe oder eine Kette von Verriegelungen 12, 1A-, 16, 18, 20, 22 und 24 vom D-Typ speist. Der Aufbau der Verriegelungen 12 bis 24 ist in der Figur 2 schematisch dargestellt und entspricht einer bevorzugten Ausführungsform des Erfindungsgegenstandes in einer CMOS-Technik. Gemäß der Darstellung in der Figur 2 hat ein Inverter 82 vorzugsweise einen geringeren Verstärkungsfaktor als ein Inverter 80. Sobald der Eingang L hochgelegt ist und der Eingang L" tiefgelegt ist, erscheint der Pegel des Eingangs D am Ausgang Q₁ in invertierter Form. Wenn der Status der Eingangssignale L und Ti umgekehrt oder invertiert ist, wird der Status des Eingangs D zu der Zeit des Übergangs am Ausgang Q invertiert beibehalten. Die Eingänge L und L" werden durch ein Taktsignal an der Eingangsklemme 26 getrieben, welche seine Frequenz F aufweist. Der Inverter 28 wird dazu verwendet, ein Taktsignal zu erzeugen, welches außer Phase ist. Bei den Stufen der Verriegelungen bis 24 wird abwechselnd der Dateneingang D bei alternierenden Phasen des Taktsignals 26 aktiviert. Die daraus resultierenden Wellenformen für die Verriegelungskette 12 bis 24 sind in der Figur 3 dargestellt. Die mit einem Strich oder Apostroph ver-

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sehenen Bezugszahlen im linken Teil der Figur 3 entsprechen den nicht mit einem Strich oder Apostroph versehenen Bezugszahlen in der Figur 1, d. h. die Bezugszahl 30' im linken Teil der Figur 3 zeigt an, daß die Wellenform im rechten Teil neben dieser Bezugszahl derjenigen Wellenform entspricht, welche am Schaltungspunkt 30 in der Figur 1 zu erwarten ist. Ein exklusives NOR-Glied 54 wird von den Punkten 32 und 34- der Verriegelungskette gespeist, d. h. jeweils von dem Ausgang Q des D-Flip-Flops 14 bzw. 16. Ein exklusives NOR-Glied 56 wird von den Schaltungspunkten 36 bzw. 38 gespeist, d. h. jeweils von dem Ausgang Q des D-Flip-Flops 18 bzw. 20. Ein exklusives NOR-Glied 58 wird von den Schaltungspunkten 40 und 42 gespeist, d. h. jeweils von dem Ausgang Q des D-Flip-Flops 22 bzw. 24. Der Ausgang 44 des exklusiven NOR-Gliedes 54 ist über einen Puffer 62 mit dem Eingang U des D-Flip-Flops 60 verbunden. Der Ausgang 44 des exklusiven NOR-Gliedes 54 ist auch mit dem Eingang L des D-Flip-Flops 60 und mit einem der Eingänge des NOR-Gliaies 70 verbunden. Das NOR-Glied 64 wird von den Ausgängen 46 und 48 des exklusiven NOR-GIieds 56 bzw. 58 gespeist. Der Ausgang 46 des exklusiven NOR-Gliedes 56 ist auch mit einem der Eingänge des NAND-Gliedes 66 verbunden. Der Ausgang des NOR-Gliedes 64 ist auch mit dem Eingang D des D-Flip-Flops 60 verbunden. Der Ausgang Q des D-Flip-Flops 60 wird über eine Verbindung 50 mit einem weiteren Eingang des NAND-Gliedes 66 verbunden. Der Ausgang des NAND-Gliedes 66 ist mit einem Inverter 68 verbunden. Der Ausgang des Inverters 68 ist mit einem anderen der Eingänge des NOR-Gliedes 70 verbunden. Der Ausgang des NOR-Gliedes 58 ist mit einem weiteren Eingang des NOR-Gliedes 70 verbunden. Das Ausgangssignal des NOR-Gliedes 70 wird durch den Inverter 72 invertiert, und dieses invertierte Signal erscheint an der Signalausgangsklemme 52. Damit ist die Schaltung nach der Figur 1 vollständig beschrieben.

Die Arbeitsweise der Schaltung nach der Figur 1 läßt sich am besiBi in Verbindung mit der Figur 3 erläutern. Es ist zu bemerken,

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daß die Wellenformen der Figur 3 die Arbeitsweise der Schaltung nach der Figur 1 über einen Frequenzbereich veranschaulichen, der jeweils im oberen Bereich der Figur angegeben ist. Die Signalfrequenz 8' entspricht sechs Zyklen des Taktsignals 26', und dieser Bereich ist in der Figur 3 durch eine geschweifte Klammer markiert und mit 1/6f beschriftet. In dem ebenfalls mit einer Klammer bezeichneten Bereich, der mit 1/5f beschriftet ist, tritt ein vollständiger Zyklus des Signals 8' auf, während fünf Zyklen des Taktsignals 26' in diesen Bereich fallen. Ähnliche Beziehungen sind in den jeweils mit einer Klammer bezeichneten Bereichen 1/4f und 1/2f und schließlich f in der Figur 3 dargestellt. Obwohl die Figur 3 eine Übereinstimmung zwischen der Vorderflanke des Signale 8' und des Taktsignals 26' zeigt, und zwar über den größten Teil der Wellenform, ist dies nicht immer der Fall. Die erste D-Verriegelung 12 wird dazu verwendet, dem Eingangssignal 8' in der Weise Rechnung zu tragen, daß es in einem der beiden Binärzustände ist. Beispielsweise sind in dem durch die Klammer bezeichneten Bereich, der mit f bezeichnet ist, die zwei Signale außer Phase. Dieser Zustand kann an einer beliebigen Stelle auftreten, weil die Phasenbeziehung zwischen dem Taktsignal und dem Eingangssignal nicht synchronisiert ist. Die in der Figur 3 mit 30', 32', 34', 36', 38', 40' und 42' bezeichneten Signale stellen jeweils die Signale an den Punkten 30, 32, 34-, 36, 38, 40 und 42 im Schalungsdiagramm der Figur 1 dar. Dies sind die AusgangssigneLe von den Verriegelungen 12, 14, 16, 18, 20, 22 und 24. Das exklusive NOR-Glied 54 vergleicht die Signale 32' und 34', und das AusgangssigmL 42' stellt eine Koinzidenz zwischen den Eingangssignalen 32' und 34' dar. Wenn die Signale 32' und 34' identisch sind, d. h., beide Signale sind entweder hochgelegt oder tiefgelegt, dann ist das Signal 44' gemäß der Darstellung hochgelegt. Wenn die Signale 32' und 34' unterschiedlich sind, d. h., das eine ist hochgelegt und das andere ist tiefgelegt, dann ist das Signal 44' tiefgelegt. In ähnlicher Weise stellt das Signal 46",

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welches am Ausgang 4-6 des exklusiven NOR-Gliedes 56 erzeugt wird, die Koinzidenz der Eingangssignale 36' und 38' für das exklusive NOR-Glied 56 dar. Wenn die Signale 36' und 38' beide entweder hochgelegt oder tiefgelegt sind, ist das Ausgangssignal 46' hochgelegt. Wenn die Signale 36' und 38' unterschiedlich sind, d. h., das eine ist hochgelegt und das andere ist tiefgelegt, dann ist das Signal 46' tiefgelegt. Das Signal 48' stellt das Signal am Ausgang 48 des exklusiven NOR-Gliedes 58 dar (siehe Figur 1). Wenn die Eingangssignale 40' und 42' des exklusiven NOR-Gliedes 58 beide zugleich entweder hochgelegt oder tiefgelegt sind, ist das Signal 48' am Ausgang 48 hochgelegt. Wenn die Signale 40' und 42' unterschiedlich sind, d. h. wenn das eine Signal hochgelegt ist und das andere Signal tiefgelegt ist, ist das Ausgangssignal 48' des exklusiven NOR-Gliedes 58 gemäß der Darstellung tiefgelegt.

Die Figur 2 zeigt in schematischer Darstellung eine bevorzugte Ausführungsform einer Verriegelung wie 12, 16, 18, 20 oder 24. Die Eigenschaften einer solchen Verriegelung sind folgende: Wenn der Eingang L hochgelegt ist, dann ist der Ausgang Q gleich U. Wenn der Eingang L tief gelegt ist, dann ist der Ausgang Q gleich dem letzten T) zu derjenigen Zeit, zu welcher der Übergang von L von einem hochgelegten zu einem tiefgelegten Signal erfolgt.

Somit läßt sich folgendes feststellen: Q folgt "D, so lange L hochgelegt ist, und Q wird auf den Pegel TJ verriegelt, wenn L vom hochgelegten in den tiefgelegten Zustand übergeht.

Aus der Figur 3 ist auch ersichtlich, daß das Ausgangssignal 52' hochgelegt ist, wenn das Signal 44' oder das Signal 48' hochgelegt ist, so lange die EingangssignalfiHiuenz 1/6f oder weniger beträgt. Dadurch wird ein Ausgangssignal 52' mit vier Ausgangsimpulsen für jeden vollen Zyklus des Eingangssignals 8' geliefert, wie aus der Figur 3 ersichtlich ist, und zwar in dem als Zyklus 1 markierten Bereich. Diese Ausgangsimpulse

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erscheinen, wenn die exklusiven NOR-Glieder 5^ und 58 (Figuri) eine Koinzidenz zwischen den Signalen 32', 34' und 40', 42' jeweils ermitteln.

Wenn die Eingangsfrequenz 8' auf 1/5f ansteigt (siehe Figur 3, Zyklus 2), wird der erste Ausgangsimpuls durch die Koinzidenz der Signale 32' und 34' erzeugt, wie im Falle von 1/6f. Der zweite Ausgangsimpuls wird durch das exklusive NOR-Glied 5^· erzeugt (Figur 1) und ist mit dem entsprechenden Impuls des Signals 44' koinzident, wie es bei dem Bereich im Zyklus 1 der Fall war (1/6f). Der zweite Ausgangsimpuls ist auch mit dem Signal 48' koinzident. Der dritte Ausgangsimpuls im Zyklus 2 wird durch das exklusive NOR-Glied 56 erzeugt uril ist mit dem entsprechenden Impuls des Signals 46' koinzident. Dieser dritte Impuls wird eingefügt, weil das Ausgangssignal des D-Flip-Flops 60 hochgelegt ist. Der vierte Ausgangsimpuls im Zyklus 2 wird wiederum durch das exklusive NOR-Glied 58 erzeugt und ist mit dem entsprechenden Impuls des Signals 48' koinzident,

Wenn die Frequenz des Eingangssignals 8' auf 1/4f und 1/2f ansteigt, ist ersichtlich, daß das Ausgangssignal 52' schließlich in die Sättigung gerät und durch die Taktfrequenz 26' wie es im rechten Teil von 52' im Bereich der Zyklen 3 und veranschaulicht ist.

Wenn die Taktfrequenz so gewählt wird, daß sie die erwartete maximale Eingangsfrequenz um einen Faktor von wenigstens vier zu eins überschreitet, treten die AusgangsSignalimpulse vier mal für jeden vollen Eingangssignalzyklus atf. Wenn die Eingangsfrequenz das Verhältnis eins zu vier der Takt Signalfrequenz übersteigt, geraten die Ausgangsimpulse mit der Folgefrequenz des Taktsignals in die Sättigung. Dies bedeutet, daß die Frequenz der Ausgangsimpiise auf den vierfachen Wert der Eingangsfrequenz ansteigt, jedoch durch die Taktimpulsfrequenz begrenzt wird. Dies bedeutet somit, daß in der Beziehung zwi-

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sehen der Frequenz der Eingangssignale und der Ausgangssignale kein vollständiger Zusammenbruch auftreten kann, sondern, daß die Ausgangsimpulse mit der vierfachen Frequenz des Eingangssignals zunehmen, bis sie bei einer konstanten Frequenz in die Sättigung kommen, welche gleich der Taktimpulsfrequenz ist.

Wenn die Erfindung in einem System verwendet wird, welches dazu dient, ein Signal zu ermitteln, welches einer Fahrzeuggeschwindigkeit proportional ist, beginnt die Ausgangsfrequenz mit einer Begrenzung oder einer Sättigung, wenn das Eingangssignal eine Frequenz erreicht, welche einem Viertel der Taktfrequenz entspricht, wie es im Bereich der Zyklen 3 und 4- in der Figur 3 veranschaulicht ist. Zwischen 1/4 und 1/2 der Bezugstaktfrequnz tritt im System eine Sättigung auf, und das Ausgangssignal bleibt konstant auf dieser Frequenz*. Wenn die Frequenz des Eingangssignals 1/2 der Bezugsfrequenz für das Taktsignal überschreitet, kann das Ausgangssignal schließlich instabil werden. Dieser Zustand läßt sich Jedoch einfach dadurch vermeiden, daß ein Taktsignal geliefert wird, welches wenigstens die doppelte Frequenz der höchsten erwartbaren Frequenz des EingangsSignaIs aufweist, und eine vollständige Linearität zwischen dem Ausgang ssignal und dem Eingangssignal kann dadurch erreicht werden, daß die Taktfrequenz derart gewählt wird, daß sie wenigstens den vierfachen Wert der höchsten erwartbaren Frequenz des Eingangssignals entspricht.

Das Pulstastverhältnis des Eingangssignals ist nur in der Weise begrenzt, daß der hohe oder der niedrige Anteil des Eingangssignals keine geringere Dauer haben kann als die Periode eines Bezugstaktzyklus. Die Eingangssignalfrequenz, bei welcher das Ausgangssignal bzw. die Frequenz des Ausgangssignals in die Sättigung gerät, ist größer als die entsprechende Eingangsfrequenz, und zwar bei einer nicht kompensierten Version eines Vervierfachers, bei einem Flankenabtastsystem. Bei einem nicht kompensierten System kann das Ausgangssignal vollständig

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zusammenbrechen, d. h. es kann auf null abfallen. Bei einem Geschwindigkeitssteuersystem in einem Fahrzeug ist es wesentlich, ein Versagen des Ausgangssignals zu verhindern oder eine Frequenzumkehr innerhalb des erwartbaren Betriebsbereichs, weil dies zu einem unter Umständen sogar gefährlichen Betrieb des Fahrzeuges führen kann. Gemäß der Erfindung ist es möglich, die Bezugstaktfrequenz ausreichend hoch zu wählen, so daß ein Versagen des Vervierfachers nur außerhalb des normalen Betrjäbsbereichs des Systems auftreten kann. Der Bereich des Systems wird dadurch ausgedehnt, daß eine Signalkoinzidenz ermittelt wird, welche ein Versagen des Ausgangssignals in einem herkömmlichen System verursachen würde, bei welchem eine Flankenabtastung verwendet wird. Eine solche Ermittlung eines möglichen Fehlers oder eines möglichen Versagens löst das Einfügen eines zusätzlichen Impulses oder zusätzlicher Impulse aus, um das gewünschte feste Verhältnis zwischen den Ausgangsimpulsen für jeden Eingangsinrpu lszyklus über den gewünschten Betriebsbereich aufrechtzuerhalten, so daß dadurch durch eine Ausdehnung des Bereichs eine Störung vermieden werden kann.

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Leerseite

Claims (4)

Patentansprüche £93902 j

1. Verfahren zur Erweiterung des Betriebsbereichs eines Frequenzvervielfachers, welchem Eingangssignale zugeführt werden und von welchem Ausgangssignale abgeführt werden, dadurch gekennzeichnet , daß die ankommenden Signale abgetastet werden, daß die ankommenden Signale durch eine Vielzahl von Verzögerungselementen (12, 14, 16, 18, 20, 22, 2A-) verzögert werden, die durch ein Taktsignal gesteuert werden, daß eine Koinzidenz zwischen wenigstens zwei verzögerten Signalen festgestellt wird und daß zusätzliche Impulse in das Ausgang ssignal des Vervielfachers eingefügt werden, und zwar in Reaktion auf die Koinzidenzabtastung.

2. Verfahren zur Verbesserung des Auflösungsvermögens und des Bereichs eines Frequenzzählers, dem ein Eingangssignal zugeführt wird, wobei das Eingangssignal in seiner Frequenz über einen bestimmten Frequenzbereich verändert werden kann, dadurch gekennzeichnet , daß ein Bezugstaktsignal erzeugt wird, welches eine Frequenz aufweist, die höher ist als die höchste Frequenz innerhalb des Bereichs der Frequenzen des Eingangssignals, daß das Eingangssignal in ein Binärsignal mit zwei möglichen Zuständen umgeformt wird, daß das umgeformte Eingangssignal mit Hilfe einer Mehrzahl von Verzögerungseinrichtungen (12, 14, 16, 18, 20, 22, 24) verzögert wird, daß eine Koinzidenz der Binärzustände einer Mehrzahl von Paaren von Ausgangssignalen der Verzögerungseinrichtungen und des Taktimpulses ermittelt wird und daß eine Mehrzahl von Impulsen erzeugt wird, und zwar in Reaktion auf die Koinzidenzabtastung.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß der Abtastschritt in Reaktion auf vier der Verzögerungseinrichtungen erfolgt und daß jede der Verzögerungseinrichtungen eine serielle Verzögerung liefert, die gleich einer Taktfrequenzperiode ist.

4. Verfahren nach Anspruch 2, dadurch gekennzeichnet , daß die Verzögerungseinrichtungen Verriegelungseinrichtungen sind.

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ORIGINAL INSPECTED