DE2752451A1

DE2752451A1 - Anpassende phasenauswertung fuer phasentastmodulation

Info

Publication number: DE2752451A1
Application number: DE19772752451
Authority: DE
Inventors: Dominique Noel Godard; Andrzej Tadeusz Milewski
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1976-12-23
Filing date: 1977-11-24
Publication date: 1978-07-06
Also published as: IT1114686B; DE2752451C2; JPS5850468B2; GB1560439A; CA1107371A; AU506515B2; AU3107177A; US4138644A; CH634186A5; JPS5394812A; FR2375773A1; FR2375773B1

Abstract

Ein anpassendes Phasenauswertungsverfahren und Schaltungsanordnungen zu dessen Durchführung wurden beschrieben, die einen Schätzwert der Phase großes Psi[tief]n eines zum Signalzeitpunkt nT in einer Datenübertragungsanlage mit Phasentastmodulation übermittelten Signals ermitteln, wobei eine M-phasige Phasentast-Modulationstechnik verwendet wird. Die Erfindung ermöglicht die Kompensation der die Impulse eines Empfangssignals verzerrenden Zwischensymbolüberlagerungen, die von einer voranlaufenden und/oder einer beliebig wählbaren Zahl nachfolgender Wellen herrühren, unter Verwendung nur einer begrenzten Rechenkapazität.

Description

Die Erfindung betrifft Verfahren zur anpassenden Phasenauswertung entsprechend dem Oberbegriff des Patentanspruchs 1 sowie Schaltungsanordnungen zur Durchführung.

Das beschriebene Verfahren ist insbesondere dazu geeignet, lineare Phasenverzerrungen zu kompensieren, die in Digitaldaten-Übertragungsanlagen mit Phasentastung seitens der Übertragungskanäle hervorgerufen werden.

Die weitverbreitete Phasentast-Modulationstechnik ist z.B. beschrieben in den Büchern "Data Transmission" von Bennet und Davey, Kapitel 10, McGraw-Hill, New York, 1965, und "Principles of Data Communication" von Lucky, Salz und Weldon Jr., Kapitel 3, McGraw-Hill, New York, 1968. Bei der Phasentastungstechnik wird die zu übermittelnde Bitfolge zuerst in eine Folge von Symbolen umgewandelt, deren jedes eine vorgegebene Zahl von Werten annehmen kann, wobei diese betrachtete Zahl im allgemeinen eine Potenz von 2 ist. Diese Symbole werden dann einzeln zu Zeitpunkten übertragen, die einen festen Abstand von T Sekunden aufweisen und als Signalzeitpunkte bezeichnet werden. Jedes dieser Symbole wird in Form eines pulsmodulierten Trägers übertragen, dessen Phasenlage gegenüber der Phasenlage des vorangehenden Symbols um einen relativen Betrag verschoben ist. Die so modulierten Impulse werden dann auf den Übertragungskanal ausgegeben, dessen anderes Ende mit einem Datenempfänger verbunden ist. Die Aufgabe des Übertragungskanals ist die Abgabe eines Signals, das dem eingegebenen möglichst ähnlich ist. Der Empfänger prüft das empfangene Signal zu den einzelnen Signalzeitpunkten, bestimmt dabei die jeweilige Phasenlage und ermittelt daraus die übertragenen Daten. Üblicherweise werden in erster Linie aus Kostengründen Telefonleitungen des öffentlichen Netzes als Übertragungskanäle verwendet. Während Telefonleitungen für die Sprachübertragung sehr zufriedenstellend arbeiten, sind sie jedoch weniger geeignet für die Übertragung von Datenimpulsen mit relativ hoher Folgegeschwindigkeit bei möglichst geringer Fehlerwahrscheinlichkeit. Auf jeder Telefonleitung gegebener Güte werden oberhalb gegebener Impulsübertragungs-Folgefrequenzen Amplituden und Phasenverzerrungen hervorgerufen, die die Form der zu übermittelnden Impulse beeinflussen. Diese Verzerrungen bewirken zu den einzelnen Signalzeitpunkten störende Einflüsse zwischen aufeinanderfolgenden Impulsen, wobei für den Empfänger die ordnungsgemäße Wiedergewinnung der Daten erschwert wird. Diese gegenseitigen Beeinflussungen sind auch als Zwischensymbol-Überlagerung bekannt. Um dieser Zwischensymbolüberlagerung entgegenzuarbeiten, werden die Empfänger mit sogenannten Entzerrern ausgerüstet. Der häufigst verwendete Entzerrer ist der sogenannte automatisch anpassungsfähige Entzerrer, der bereits in zahlreichen Veröffentlichungen behandelt wurde und z.B. beschrieben ist im Kapitel 6 des Buches von Lucky, Salz und Weldon Jr., das bereits oben zitiert wurde. Ein Entzerrer besteht im allgemeinen aus einem Netzwerk, dessen Übertragungsgang so eingestellt wird, daß ein zu erreichendes Kriterium erfüllt wird. Solch ein Entzerrer ist eine relativ komplexe Einrichtung, für die zumeist eine hohe Rechenleistung erforderlich und die somit aufwendig ist. Die Vorkehrung eines solchen Entzerrers in einem Empfänger erhöht damit die Gesamtkosten einer Station beträchtlich.

Die Entscheidung, ob ein solcher Entzerrer in einem Empfänger vorgesehen wird, hängt natürlich von der Leistungsfähigkeit ab, die vom Empfänger verlangt wird, hängt jedoch auch von den durch Aufwand zu erreichenden Vorteilen ab. Entzerrer müssen z.B. verwendet werden, wenn Übertragungs-Folgefrequenzen von 4800 Bits pro Sekunde oder höher verlangt werden. Andererseits ist ein Entzerrer nicht erforderlich, wenn die Übertragungs-Folgegeschwindigkeit z.B. kleiner als 2400 Bits pro Sekunde ist oder wenn die Güte der verwendeten

Leitung sehr groß ist. Obwohl die Verwendung eines Entzerrers normalerweise überflüssig ist, ist sie in manchen Fällen jedoch von Vorteil, z.B. bei einem Empfänger, der über sehr unterschiedliche Leitungen empfangen soll, deren Güte zum Teil an der Grenze vorgegebener Normen liegt. In einem solchen Fall ist es offensichtlich, daß eine Anordnung erforderlich ist, welche die Einflüsse der Zwischensymbolüberlagerung kompensiert, ohne jedoch die hohe Rechenkapazität eines üblichen Entzerrers zu verlangen.

Die Aufgabe der vorliegenden Erfindung ist die Schaffung eines anpassungsfähigen Phasenauswertungsverfahrens, das die Einflüsse der störenden Zwischensymbolüberlagerung kompensiert; dabei soll nur ein relativ geringer Rechenaufwand erforderlich sein im Vergleich zum Aufwand bei üblichen Entzerrern; die technische Ausführbarkeit soll leicht mit Mitteln der gegenwärtigen Technologie möglich sein.

Die Lösung dieser Aufgabe ist im Patentanspruch 1 gekennzeichnet. Vorteilhafte Ausgestaltungen sind in den Unteransprüchen beschrieben.

Die Lösung der gestellten Aufgabe wird durch eine anpassungsfähige Phasenauswertung ermöglicht, die einen geschätzten Wert der zu einem Signalzeitpunkt nT in einem Datenübertragungsnetz mit Phasentastung übermittelten Phase großes Phi[tief]n abgibt, wobei die Kompensierung von Zwischensymbolüberlagerungen lediglich bezüglich einer voranlaufenden und einer beliebig großen Zahl nachfolgender Wellen des Übertragungskanal-Ausgangssignals durchgeführt wird.

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden im folgenden näher beschrieben.

Fign. 1A bis D zeigen Wellenformen zur Erleichterung des Verständnisses der Erfindung.

Fig. 2 ist das Blockschaltbild eines Phasentastempfängers mit einem Phasenauswerter entsprechend der vorliegenden Erfindung.

Fign. 3A und B stellen ein Ausführungsbeispiel der Erfindung dar.

Fig. 3C zeigt ein Ausführungsbeispiel des Adreßwählers 42 gemäß Fig. 3B.

Fign. 4A und B zeigen ein zweites Ausführungsbeispiel der Erfindung.

Fig. 4C zeigt ein Ausführungsbeispiel des Adreßwählers 113' gemäß Fig. 4B.

Fig. 5 stellt eine Anordnung dar, die bei Zufügung zu der Anordnung gemäß Fign. 4A und 4B ein weiteres Ausführungsbeispiel der Erfindung ergibt.

Um die vorliegende Erfindung leichter verständlich zu machen, sollen zuerst die anstehenden Probleme, die durch die Erfindung gelöst werden können, erläutert werden. Dazu wird das Zwischensymbol-Überlagerungsphänomen anhand der Fign. 1A bis D beleuchtet. Fig. 1A stellt in allgemeiner Form das Aussehen eines einzelnen Datenimpulses S[tief]o dar, wie er durch den Sender in einem Datenübertragungsnetz mit Phasentastung abgegeben wird. Solch ein Impuls wird oft auch als Signalelement bezeichnet, wie z.B. im Kapitel 4 des bereits genannten Buches von Lucky, Salz und Weldon. Die Form eines solchen Impulses ist so ausgewählt, daß sie sich so nahe wie möglich an einen von einem Übertragungskanal abgebbaren Impuls anlehnt. Dabei entspricht in Fig. 1A der Impuls der Übermittlung eines einzelnen Phasenwertes zum Signalzeitpunkt t[tief]o. Beim dargestellten Beispiel erstreckt sich der Impuls über sechs T Sekunden lange Signalperioden und umfaßt eine Hauptwelle bei t[tief]o, zwei voranlaufende Wellen und zwei nachfolgende Wellen. Die Phase des Impulses bei t[tief]o steht für die zu übermittelnde Phase. Es ist zu bemerken, daß, obwohl sich der Impuls über sechs Signalperioden erstreckt, eine von Null abweichende Amplitude bei t[tief]o und Null-Amplituden bei den benachbarten Signalzeitpunkten t[tief]-3, t[tief]-2, t[tief]-1, t[tief]1, t[tief]2 und t[tief]3 auftreten. Somit könnte zum Signalzeitpunkt t[tief]1 ein anderer Phasenwert durch Übermittlung eines Impulses S[tief]1 übertragen werden, der ähnlich S[tief]o, jedoch mit seiner Mitte auf den Zeitpunkt t[tief]1 ausgerichtet ist. Es ist wohl zu erkennen, daß die Impulse S[tief]o und S[tief]1 sich nicht gegenseitig zu ihren Hauptsignalzeitpunkten beeinflussen; bei Annahme eines idealen Übertragungskanals, der weder Rauschen noch Verzerrungen beiträgt, würde eine Ausmessung des zu den Zeitpunkten t[tief]o und t[tief]1 empfangenen Signals die Wiedergabe der exakten gesendeten Phasenwerte ermöglichen. Praktisch trägt ein Übertragungskanal jedoch Amplituden- und Phasenverzerrungen bei, so daß die sich am Empfänger ergebenden Impulse verzerrt auftreten.

Fig. 1B stellt den einzelnen Impuls S[tief]o in durch den Übertragungskanal verzerrter Form dar, wie er am Eingang des Empfängers aufgenommen wird. Der verzerrte Impuls S[tief]o ist in Fig. 1B als S'[tief]o bezeichnet. Es ist dabei zu beachten, daß die Amplitude des Impulses S'[tief]o nicht mehr bei den Zeitpunkten t[tief]-3, t[tief]-2, t[tief]-1, t[tief]1, t[tief]2 und t[tief]3 null ist. Fig. 1C stellt den durch den Übertragungskanal verzerrten Impuls S[tief]1 dar, wobei dieser Impuls als S'[tief]1 bezeichnet ist. Fig. 1D zeigt den verzerrten Impuls S[tief]2, der auf den Signalzeitpunkt t[tief]2 ausgerichtet und mit S'[tief]2 bezeichnet ist. Während die drei Impulse S'[tief]o, S'[tief]1, S'[tief]2 in den Fign. 1B bis D einzeln dargestellt sind, ist wohl zu verstehen, daß in Wirklichkeit diese drei Impulse überlagert auftreten und daß als Ergebnis ein Signal zusammengesetzter mengesetzter Form dem Empfänger zugeführt wird. Es ist zu beobachten, daß zu den einzelnen Signalzeitpunkten eine Überlagerung zwischen den Impulsen S'[tief]o, S'[tief]1 und S'[tief]2 auftritt. Z.B. besteht beim Zeitpunkt t[tief]o eine Überlagerung zwischen der Hauptwelle von S'[tief]o, der ersten nachfolgenden Welle von S'[tief]1 und der zweiten nachfolgenden Welle von S'[tief]2. Diese Überlagerung modifiziert die Amplitude des zu den einzelnen Signalzeitpunkten übertragenen Signals und kann zu einer unrichtigen Auswertung der Daten im Empfänger führen. Die Fign. 1A bis D stellen in den Übertragungskanal eingegebene Impulse bzw. die entsprechenden am anderen Ende abgegebenen Impulse dar mit zwei voranlaufenden und zwei nachfolgenden Wellen; die Anzahl dieser Wellen kann in der Praxis sehr verschieden sein, wobei nur einige davon wesentliche Zwischensymbolüberlappungen beitragen. Aus den Fign. 1B bis D wird verständlich, daß die Überlagerung die Amplitude der empfangenen Impulse modifiziert; es ist wohl aber auch leicht einzusehen, ohne daß eine mathematische Abhandlung notwendig wäre, daß auch die Phase der Impulse bei den einzelnen Signalzeitpunkten beeinflußt wird.

Es wurde bereits genannt, daß die vorliegende Erfindung vorzugsweise für eine Übertragungsanlage mit Phasentastmodulation geeignet ist. Aus diesem Grunde ist das vereinfachte Blockschaltbild eines Phasentastempfängers in der Fig. 2 dargestellt, welcher am Schluß einen Phasenauswerter nach der vorliegenden Erfindung enthält. Zur Förderung des Verständnisses sind nur die Teile des Empfängers dargestellt, welche für die Anwendung der Erfindung wichtig sind. Das über den Übertragungskanal empfangene Signal wird über eine Leitung 1 dem Eingang einer Abtasteinrichtung 2 zugeführt, welche das Signal mit einer Folgefrequenz von K/T Hz abtastet, wobei K eine ganze Zahl ist und 1/T Hz die Signalfolgefrequenz darstellt. Die Abtasteinrichtung 2 gibt vom empfangenen Signal abgetastete Werte zu Zeitpunkten ab, die Vielfache der Signalzeitpunkte sind. Diese Abtastwerte werden einem Analog/Digital-Umsetzer 3 zugeführt, der eine Umwandlung in Digitalwerte durchführt. Die digitalisierten Abtastwerte werden dann einem Hilbert-Transformator 4 zugeführt, der über Leitungen 5 und 6 die Phasen- und Quadratur-Komponenten des zu den Signalzeitpunkten empfangenen Signals zur Verfügung stellt. Der Hilbert-Transformator 4 ist eine allgemein bekannte Einrichtung, die in der Datenübertragungstechnik bereits eine weite Verbreitung gefunden hat. Praktisch handelt es sich bei einem solchen Transformator um ein digitales Filter mit dem folgenden Übertragungsgang:

H(f) = exp (-j kleines Pi/2) x Vorzeichen von f

Die beiden vom Hilbert-Transformator 4 abgegebenen Orthogonal-Komponenten werden über die Leitungen 5 und 6 dem Eingang eines Vorauswerters 7 zugeführt, der digital codierte Werte der Phase des zu den Signalzeitpunkten aufgenommenen Signals abgibt. Die Beschreibung eines solchen Vorauswerters ist z.B. in dem Artikel "The Cordic Trigonometric Computing Technique" von Valder in IRE Transactions on Electronic Computers, Seiten 330 bis 334, September 1959 zu finden. Eine andere Art eines solchen Vorauswerters ist in der französischen Patentanmeldung Nr. 71 47850 vom 21. Dezember 1971 und der entsprechenden DE-OS 22 58 383 beschrieben. Die vom Vorauswerter 7 abgegebenen Phasenwerte werden über eine Leitung 8 dem Eingang eines Phasenauswerters 9 entsprechend der vorliegenden Erfindung zugeführt, der daraus die übermittelten Daten ableitet. Die Phasenwerte werden des weiteren über eine Leitung 10 einer Takt-Wiedergewinnungseinrichtung 11 zugeführt, die daraus Taktsignale zur Definition der Abtastzeitpunkte ableitet. Zahlreiche Ausführungsarten von Takt-Wiedergewinnungseinrichtungen stehen zur Verfügung; ein Beispiel ist in der französischen Patentanmeldung Nr. 76 21564 vom 9. Juli 1976 und in der entsprechenden DE-OS 27 29 312 zu finden. Das gewonnene Taktsignal steuert die Abtasteinrichtung 2.

Im folgenden sollen nun Verfahren und Ausführungsbeispiele der vorliegenden Erfindung in Einzelheiten beschrieben werden.

In einer Datenübertragungsanlage mit Phasentastmodulation kann die Phase großes Psi[tief]n des empfangenen Signals zu den Zeitpunkten nT, d.h. allgemein zum n-ten Signalzeitpunkt, ausgedrückt werden als:

(1) großes Psi[tief]n = großes Phi[tief]n + kleines Epsilon[tief]n.

Darin sind:

großes Phi[tief]n die Phase des zum Zeitpunkt nT übertragenen Signals und

kleines Epsilon[tief]n der Phasenfehler aufgrund der Zwischensymbolüberlagerungen, der die empfangene Phase großes Psi[tief]n beeinflußt.

In der Gleichung (1) sind die Einflüsse von weiteren Störfaktoren, deren Kompensation nicht im Rahmen der vorliegenden Erfindung liegt, bewußt

vernachlässigt.

Das Verfahren nach der vorliegenden Erfindung erlaubt die Einschränkung der Einflüsse der Zwischensymbolüberlagerung seitens der ersten voranlaufenden Welle und/oder einer beliebigen Zahl nachlaufender Wellen im Impulsausgabesignal vom Übertragungskanal. Zur Ermöglichung eines leichteren Verständnisses der vorliegenden Erfindung soll nunmehr die Beschreibung anhand dreier aufeinanderfolgender Fälle gegeben werden, in denen die Überlagerung seitens der ersten nachfolgenden Welle als Fall A bezeichnet wird. Dann soll anschließend der Fall B für die erste nachfolgende Welle und die erste voranlaufende Welle und schließlich der Fall C für die erste voranlaufende und die ersten beiden nachfolgenden Wellen betrachtet werden. Auf der Grundlage dieser drei Betrachtungsfälle bereitet es dem Fachmann keine Schwierigkeit, das Verfahren nach der vorliegenden Erfindung auf eine beliebige Zahl von nachfolgenden Wellen erweitert zu betrachten.

Fall A - Erste nachfolgende Welle

Hierzu soll bewußt angenommen werden, daß der Übertragungskanal nur eine für die Zwischensymbolüberlagerung bedeutsame nachfolgende Welle zur Hauptwelle abgibt.

Die Phase großes Psi[tief]n wird durch einen Überlagerungswert beeinflußt, der von der ersten nachfolgenden Welle mit der Phase großes Phi[tief]n-1 zum Zeitpunkt (n-1)T herrührt. Der Phasenfehler kleines Epsilon[tief]n hängt nur von der Phasendifferenz (großes Phi[tief]n-1 - großes Phi[tief]n) ab. Zur Klarstellung möge dieser Phasenfehler geschrieben werden als:

kleines Epsilon[tief]n (großes Phi[tief]n-1 - großes Phi[tief]n).

In einer Übertragungsanlage mit Phasentastmodulation mit M Phasen kann der zu jedem einzelnen Signalzeitpunkt übertragene Phasenwert einen Wert aus einer begrenzten Zahl von M gegebenen Werten annehmen. Eine solche Phasenwertmenge wird desweilen auch als Konstellation bezeichnet. Die M Phasen der Konstellation können geschrieben werden als:

großes Phi[hoch]l mit l = 0, 1, 2, ..., (M-1)

Als Beispiel dafür sei angegeben:

(2) <Formel>

Die Phasendifferenz (großes Phi[tief]n-1 - großes Phi[tief]n) kann ebenfalls M verschiedene Werte annehmen:

(3) <Formel>

Der Phasenfehler kleines Epsilon[tief]n (großes Phi[tief]n-1 - großes Phi[tief]n) kann ebenfalls M mögliche Werte annehmen:

In Übereinstimmung mit der Auswertung nach der vorliegenden Erfindung wird für den Zeitpunkt nT ein geschätzter Wert für die Phase großes Phi[tief]n-1 und Schätzwerte der M möglichen Werte des Phasenfehlers betrachtet. Dabei umfaßt das Verfahren nach der Erfindung die folgenden Schritte:

Schritt 1

Dieser umfaßt die Berechnung von M Restfehlern:

(4) <Formel>

Darin ist ein geschätzter Wert von

Es ist zu beachten, daß die Schätzwerte der möglichen Werte des Phasenfehlers, d.h. die geschätzten Phasenfehler die geschätzten Phasenfehler bestimmen.

Die Schreibweise ermöglicht die Zuordnung der einzelnen Werte von großes Phi[hoch]l zu den entsprechenden Phasenfehlern in der Gleichung (4).

Im folgenden wird der Schätzwert eines möglichen Phasenfehlers immer als geschätzter Phasenfehler bezeichnet.

Schritt 2

Die Phase die mit größter Wahrscheinlichkeit der Phase großes Phi[tief]n des zum Zeitpunkt nT übertragenen Signals entspricht, ist die Konstellationsphase großes Phi[hoch]i, die den kleinsten Restfehler ergibt:

(5) <Formel>

Schritt 3

Ganz offensichtlich sind die M geschätzten Phasenfehler nicht im vorhinein bekannt. Entsprechend der vorliegenden Erfindung werden sie in einer anpassenden Weise bestimmt. Im Schritt 2 wurde eben angenommen, daß die Phase die Phase großes Phi[hoch]i der Konstellation ist. Eine neue Schätzung eines der möglichen Werte des Phasenfehlers für den Zeitpunkt (n+1)T wird entsprechend dem folgenden Ausdruck erlangt:

(6) <Formel>

Darin ist µ eine kleine positive Konstante, die z.B. eine negative Potenz von 2 sein kann.

Es ist zu beachten, daß für jeden Signalzeitpunkt ein eigener geschätzter Phasenfehler zu behandeln ist. Z.B. gilt für den Zeitpunkt (n+1)T; dann werden folgende Schätzwerte verwendet: und wie durch (6) definiert.

Schritt 1 der vorgenannten Arbeitsweise erfordert theoretisch die Berechnung von M Restfehlern entsprechend Gleichung (4). Praktisch kann unter Bestimmung der beiden großes Psi[tief]n nächstliegendsten Phasen der Konstellation die Berechnung von M Restfehlern auf die beschränkt werden, die für diese beiden Phasen in Frage kommen. Dies ist möglich mittels einer Schaltungsanordnung gemäß Fig. 3, die noch beschrieben wird.

Fall B - Erste voranlaufende und erste nachfolgende Welle

Das Verfahren nach der vorliegenden Erfindung soll nun unter Betrachtung des Falles weiterbeschrieben werden, daß die erste voranlaufende Welle und die erste nachfolgende Welle des Übertragungskanal-Ausgangssignals wesentliche Zwischensymbolüberlagerungen beitragen. In diesem Falle wird die Phase großes Psi[tief]n durch eine Überlagerungsgröße beeinflußt, die von der ersten nachfolgenden Welle mit der Phase großes Phi[tief]n-1 und der ersten voranlaufenden Welle mit der Phase großes Phi[tief]n+1 zum Zeitpunkt (n+1)T herrührt. Der Phasenfehler, der jetzt die empfangene Phase großes Psi[tief]n verfälscht, hängt von den Phasendifferenzen (großes Phi[tief]n+1 - großes Phi[tief]n) und (großes Phi[tief]n-1 - großes Phi[tief]n) ab. Diese sollen z.B. sein:

Der Phasenfehler kleines Epsilon[tief]n kann geschrieben werden als:

kleines Epsilon[tief]n = großes Theta[tief]n (großes Phi[tief]n+1 - großes Phi[tief]n, großes Phi[tief]n-1 - großes Phi[tief]n)

Da jede der beiden Phasendifferenzen großes Phi[tief]n+1 - großes Phi[tief]n und großes Phi[tief]n-1 - großes Phi[tief]n M Werte annehmen kann, wird der Phasenfehler M[hoch]2 Werte annehmen können.

Zu Bestimmung von soll angenommen werden, daß die empfangenen Phasen großes Psi[tief]n+1 und großes Psi[tief]n verfügbar sind, wie ebenfalls auch der Schätzwert der Phase großes Phi[tief]n-1 und Schätzwerte der M[hoch]2 Phasenfehler. Es ist zu beachten, daß die Verfügbarkeit von großes Psi[tief]n+1 voraussetzt, daß der Wert der Phase zum Signalzeitpunkt (n+1)T bestimmt wird. Das Verfahren nach der Erfindung umfaßt die folgenden Schritte:

Schritt 1

Während die Phase großes Phi[tief]n+1 unbekannt ist, müssen die M[hoch]2 Restfehler berechnet werden:

(7) <Formel>

mit j, l = 0, 1, , (M-1)

Darin stellt großes Phi[hoch]j die M Phasen der Konstellation dar, die großes Phi[tief]n+1 annehmen kann.

Schritt 2

Die Phase die mit größter Wahrscheinlichkeit der Phase großes Phi[tief]n entspricht, ist die Phase großes Phi[hoch]p der Konstellation, die den kleinsten Restfehler ergibt.

(8) <Formel>

Schritt 3

Wie im Schritt 3 für den Fall A werden die geschätzten Phasenfehler anpassend bestimmt.

Die direkte Anwendung des anpassenden Verfahrens nach Fall A auf den Fall B ergibt entsprechend (6):

Darin ist der kleinste Restfehler.

Der vorgenannte Ausdruck hängt von der Phasendifferenz ab, welche noch unbestimmt ist, da großes Phi[tief]n+1 unbekannt ist. Daraus ergibt sich, daß für den Fall B vorzugsweise die Anpassung nach der folgenden Gleichung (9) durchgeführt wird:

(9) <Formel>

Darin ist der Restfehler, der beim vorangehenden Signalzeitpunkt beobachtet wurde und der der Kombination der beiden Phasendifferenzen entspricht, und

µ eine kleine positive Konstante, die eine negative Potenz von 2 sein kann.

Es ist zu beachten, daß wie im Fall A nur einer der M[hoch]2 geschätzten Phasenfehler für jeden Signalzeitpunkt angepaßt wird; die anderen geschätzten Werte bleiben unverändert.

Wie im Fall A kann die Zahl der im Schritt 1 zu berechnenden Restfehler reduziert werden unter Bestimmung der beiden Phasen der Konstellation, die am nächsten zu großes Psi[tief]n+1 und großes Psi[tief]n liegen, und unter Berechnung nur der Restfehler, die für dese beiden Phasen gelten, wie dies die Schaltungsanordnung gemäß Fig. 4, die noch beschrieben wird, ermöglicht.

Fall C - Erste voranlaufende Welle und die ersten beiden lachfolgenden Wellen

Soweit die Zwischensymbolüberlagerung durch diese Wellen bewirkt wird, wird die Phase großes Psi[tief]n durch die Impulse mit den Phasen großes Phi[tief]n+1, großes Phi[tief]n-1 und großes Phi[tief]n-2 beeinflußt. Der Phasenfehler hängt dabei ab von den Phasendifferenzen

(großes Phi[tief]n+1 - großes Phi[tief]n), (großes Phi[tief]n-1 - großes Phi[tief]n) und (großes Phi[tief]n-2 - großes Phi[tief]n)

Z.B. gilt dabei das Folgende:

Während jede dieser Phasendifferenzen M bestimmte Werte annehmen kann, kann der Phasenfehler M[hoch]3 bestimmte Werte annehmen.

Wenn jedoch die zweite nachfolgende Welle klein gegenüber der ersten voranlaufenden und der ersten nachfolgenden Welle ist (was in der Praxis normalerweise der Fall ist), läßt sich eine gute Näherung des Phasenfehlers folgendermaßen ausdrücken:

(10) kleines Epsilon[tief]n = großes Theta[tief]n (großes Phi[tief]n+1 - großes Phi[tief]n, großes Phi[tief]n-1 - großes Phi[tief]n) + kleines Chi[tief]n (großes Phi[tief]n-2 - großes Phi[tief]n)

Der Phasenfehler erscheint in der Gleichung (10) als Summe von zwei Phasenfehlerwerten.

Um zu erzielen, soll angenommen werden, daß die empfangenen Phasen großes Psi[tief]n+1 und großes Psi[tief]n verfügbar sind und ebenso die geschätzten Phasen und die Schätzwerte der beiden Größen der möglichen Phasenfehler:

In diesem Falle werden nach der vorliegenden Erfindung die folgenden Schritte durchgeführt:

Schritt 1

Dieser umfaßt die Berechnung der Restfehler

(11) <Formel>

Zu beachten ist:

Darin ist der im Schritt 1 von Fall B gewonnene Restfehler; er ist jedoch im Falle C nur ein Teil des Restfehlers insgesamt.

Schritt 2

Die Phase die mit größter Wahrscheinlichkeit der Phase großes Phi[tief]n entspricht, ist die Phase der Konstellation, die den kleinsten Restfehler ergibt.

Schritt 3

Die zwei geschätzten Phasenfehlerwerte werden einzeln auf anpassende Weise bestimmt.

Der Wert wird wie im Schritt 3 des Falles B angepaßt, mit der Ausnahme jedoch, daß für eingesetzt wird.

Die Gleichung (9) wird dann zu :

(9') <Formel>

Darin sind der Restfehler, der zum vorangehenden Signalzeitpunkt beobachtet wurde und der der Kombination der Phasendifferenzen entspricht, und

µ eine kleine positive Konstante, die einer negativen

Potenz von 2 gleichen kann.

Der Ausdruck wird wie folgt angepaßt:

Um abzusichern, daß die Anpassung des Ausdrucks und des Ausdrucks bezüglich (9') kohärent sind, wird ein neuer Wert für entsprechend der nachstehenden Gleichung (12) gewonnen:

(12) <Formel>

Darin ist der Restfehler, der zum vorangehenden Signalzeitpunkt zu beobachten war und der der Kombination der Phasendifferenzen entspricht.

Nur ein Wert für die beiden Ausdrücke wird zu den einzelnen Signalzeitpunkten angepaßt; die anderen Schätzwerte bleiben unverändert.

Was vorangehend jeweils abschließend bezüglich der Fälle A und B genannt wurde, gilt ebenfalls für den Fall C und für die in Fig. 5 dargestellte Schaltungsanordnung, die noch beschrieben wird.

Der Fachmann wird leicht einsehen, daß die Phasenauswertungsmethode, die voranstehend anhand der Fälle A bis C beschrieben wurde und die anhand der Erläuterungen der Fign. 3 bis 5 noch weiter betrachtet werden soll, auch für die Kompensation der Auswirkungen der Zwischensymbolüberlagerungen lediglich durch die erste voranlaufende Welle und/oder eine beliebige Zahl nachfolgender Wellen verwendet werden kann.

Das Verfahren nach der vorliegenden Erfindung kann in allgemeinster Form wie nachstehend erläutert definiert werden. Um Verwechslungen bezgl. der Fälle A und B zu vermeiden, sind einige Bezeichnungen abgeändert worden.

Wenn die Zwischensymbolüberlagerung nur durch N nachfolgende Wellen hervorgerufen wird, umfaßt die Methode nach der vorliegenden Erfindung die folgenden Schritte:

- Berechnung von wenigstens zwei Restphasenfehlern worin

großes Phi[hoch]L die Phasen der Konstellation und die geschätzten Phasenfehler sind;

- Vergleich der so gewonnenen Restfehler miteinander;

- Wahl der Phase der Konstellation als Phase die den kleinsten Restfehler ergibt;

- Anpassung des geschätzten Phasenfehlers der Phase der den kleinsten Restfehler enthält.

Wenn die Zwischensymbolüberlagerung durch die erste voranlaufende Welle und N nachfolgende Wellen hervorgerufen wird, dann umfaßt die Methode nach der vorliegenden Erfindung die folgenden Schritte:

- Berechnung von wenigstens zwei Restfehlern worin

großes Phi[hoch]J und großes Phi[hoch]L die Phasen der Konstellation sind;

- Vergleich der so gewonnenen Restfehler miteinander;

- Wahl der Phase der Konstallation als Phase die den kleinsten Restfehler ergibt;

- Anpassung des geschätzten Phasenfehlers entsprechend der Kombination der Phasendifferenzen abhängig vom Restfehler, der beim vorangehenden Signalzeitpunkt zu beobachten war und der der angegebenen Kombination von Phasendifferenzen entspricht.

Ausführungsbeispiele von Phasenauswertungsanordnungen entsprechend der vorliegenden Erfindung sollen nachstehend anhand der Fign. 3 bis 5 erläutert werden.

Fig. 3 - Fall A

Zuerst soll ein Ausführungsbeispiel beschrieben werden, das sich verwenden läßt zur Durchführung des Verfahrens gemäß Fall A unter Bestimmung von zwei Phasen der Konstellation, die am nächsten zur empfangenen Phase liegen. Dafür soll eine Anlage mit Vierphasen-Tastmodulation betrachtet werden.

Die zu den einzelnen Signalzeitpunkten übertragene Phase kann eine von vier Phasenlagen der Konstellation annehmen, was sich wie folgt schreiben läßt:

großes Phi[hoch]l mit l = 0, 1, 2, 3

Ein Beispiel dafür:

großes Phi[hoch]l = 0, kleines Pi/2, kleines Pi und 3 kleines Pi/2

Die zum Zeitpunkt nT empfangene und gesendete Phase sollen als großes Psi[tief]n und großes Phi[tief]n bezeichnet werden.

Die Phasendifferenz (großes Phi[tief]n-1 - großes Phi[tief]n) kann vier bestimmte Werte annehmen: großes Phi[tief]n-1 - großes Phi[tief]n = 0, kleines Pi/2, kleines Pi und 3 kleines Pi/2.

Der Phasenfehler kann ebenfalls die folgenden Werte annehmen:

kleines Epsilon[tief]n (großes Phi[tief]n-1 - großes Phi[hoch]l) mit l = 0, 1, 2, 3

Aus Gründen der Klarheit soll dies wie folgt geschrieben werden:

kleines Epsilon[tief]n (0), kleines Epsilon[tief]n (kleines Pi/2), kleines Epsilon[tief]n (kleines Pi) und kleines Epsilon[tief]n (3 kleines Pi/2)

Es wird angenommen, daß zum Signalzeitpunkt nT der geschätzte Wert gegeben ist in Verbindung mit Schätzwerten der möglichen Phasenfehler, d.h. der geschätzten Phasenfehler:

Die der vorliegenden Erfindung entsprechende Methode, die in der Schaltungsanordnung gemäß Fig. 3 durchgeführt wird, ist die folgende:

Schritt 1

Um den bereits beschriebenen Schritt 1 des Falles A direkt durchzuführen, ist die Berechnung der vier Restfehler erforderlich:

(13) <Formel>

Praktisch kann dieser erste Schritt aufgeteilt werden in zwei Unterschritte:

Unterschritt 1-1

Dieser umfaßt die Auswahl der Phasen der Konstellation, die der empfangenen Phase großes Psi[tief]n am nächsten liegen; diese beiden Phasen mögen bezeichnet werden als großes Phi[hoch]1 und großes Phi[hoch]2.

Unterschritt 1-2

Dieser umfaßt die Berechnung der beiden Restfehler:

(14) <Formel>

(15) <Formel>

Schritt 2

Dieser umfaßt die Auswahl der Phase großes Phi[hoch]1 oder großes Phi[hoch]2 als Phase nach dem Gesichtspunkt, welche der beiden wählbaren Phasen den kleineren Restfehler ergibt.

Schritt 3

Ein neuer Schätzwert für einen der vier möglichen Phasenfehler wird entsprechend Gleichung (6) wie folgt geschrieben erzielt:

(16) <Formel>

Darin ist

Die anderen Schätzwerte der möglichen Phasenfehler bleiben unverändert.

Wenn z.B.

ist, ergibt sich:

Die geschätzten Werte werden beim nächsten Signalzeitpunkt zur Findung von verwendet.

Nun soll die Schaltungsanordnung gemäß Fig. 3, die das vorbeschriebene Verfahren verwendet, beschrieben werden.

Gewinnung von

(Schritte 1 und 2)

Die empfangene Phase großes Psi[tief]n, die durch den Vorauswerter 7 gemäß Fig. 2 abgegeben wird, gelangt über die Leitung 8 zu einer Auswahllogik 20, die über Leitungen 21 und 22 die Phasen großes Phi[hoch]1 und großes Phi[hoch]2 aus der Konstellation abgibt, die am nächsten zu großes Psi[tief]n liegen. Im gewählten Beispiel umfaßt die Konstellation vier Phasen, nämlich 0, kleines Pi/2, kleines Pi und 3 kleines Pi/2, die in der nachstehenden Weise Bitpaaren, sog. Dibits, zugeordnet sind:

Phase Bitpaar

0 00

kleines Pi/2 01

kleines Pi 10

3 kleines Pi/2 11

Die Auswahllogik 20 gibt die Phasen großes Phi[hoch]1 und großes Phi[hoch]2 ab unter Bestimmung der Vorzeichen von großes Psi[tief]n - kleines Pi/2, großes Psi[tief]n - kleines Pi und großes Psi[tief]n - 3 kleines Pi/2.

Dazu wird die auf der Leitung 8 anstehende Phase großes Psi[tief]n parallel den Pluseingängen dreier Binäraddierer AD1, AD2 und AD3 zugeführt, deren Minuseingängen die binär codierten Werte kleines Pi/2, kleines Pi bzw. 3 kleines Pi/2 zugeführt werden. Die Ausgänge der Addierer AD1, AD2 und AD3 führen zu den Eingängen dreier Vorzeichendetektoren 23, 24 und 25, die das Vorzeichen der Werte großes Psi[tief]n - kleines Pi/2, großes Psi[tief]n - kleines Pi bzw. großes Psi[tief]n - 3 kleines Pi/2 abgeben. Die Vorzeichendetektoren 23 bis 25 geben ein 0-Bit ab, wenn sie ein negatives Eingangssignal empfangen, und ein 1-Bit, wenn das Eingangssignal positiv ist.

Die Ausgaben der Addierer AD1 bis AD3 werden darauf mittels eines 2-Bit-Binäraddierers AD4 addiert, dessen Ausgang zwei Bits abgibt, die dem codierten Wert von großes Phi[hoch]1 auf der Leitung 21 entsprechen. Die Phase großes Phi[hoch]2 wird mittels einer Modulo-4-Addition von 1 zum codierten Wert von großes Phi[hoch]1 mittels eines 2-Bit-Addierers AD5 gewonnen. Der Ausgang von AD5 ist mit der Leitung 22 verbunden. Die Auswahllogik 20 führt den Unterschritt 1-1 durch.

Der Unterschritt 1-2 umfaßt die Restfehlerberechnung von entsprechend Gleichungen (14) und (15). Dazu müssen zuerst die geschätzten Phasenfehler bestimmt werden. Die zur Bestimmung der Phasenfehler zu betrachtenden Phasendifferenzen sind

Um diese zu berechnen, wird die Phase großes Phi[hoch]1 über die Leitung 21 dem Minuseingang eines 2-Bit-Binäraddierers AD6 zugeführt, dessen Pluseingang über eine Leitung 26 mit zwei Bits gespeist wird, die dem codierten Wert der Phase entsprechen. Die Phasendifferenz wird über den Addierer AD6 zur Leitung 27 gegeben. Ähnlich wird die Phase großes Phi[hoch]2 über die Leitung 22 zum Minuseingang eines 2-Bit-Binäraddierers AD7 gegeben, dessen Pluseingang die Phase über die Leitung 26 zugeführt wird. Die Phasendifferenz wird von AD7 zur Leitung 28 gegeben. Die codierten Phasendifferenzen stellen die Adressen der beiden geschätzten Phasenfehler in einem vierstelligen Speicher 29 mit beliebigem Zugriff dar. Die Phasendifferenzen auf den Leitungen 27 und 28 werden einem Adressierer 30 zugeführt, der den Speicher 29 adressiert. Es ist für einen Fachmann leicht einzusehen, wie der Adressierer 30 die beiden auf den Leitungen 27 und 28 anstehenden Adressen nacheinander verwendet. Die aus dem Speicher 29 auslesbaren geschätzten

Phasenfehler sind auf Leitungen

31 und 32 dann verfügbar. Das Ausgangsregister des Speichers 29 ist in der Fig. nicht besonders dargestellt; es ist wohl aber leicht einzusehen, daß die geschätzten Phasenfehler nacheinander aus dem Speicher ausgelesen werden und in einem puffernden Register zwischengespeichert werden können, worauf sie dann auf den Leitungen 31 und 32 gleichzeitig verfügbar sind. Die Gleichungen (14) und (15) erfordern die Berechnung der Größen großes Psi[tief]n - großes Phi[hoch]1 und großes Psi[tief]n - großes Phi[hoch]2. Dazu stehen die Phasen großes Phi[hoch]1 und großes Phi[hoch]2 codiert auf den Leitungen 21 und 22 zur Verfügung; sie werden in Bogenmaße durch Multiplikation mit kleines Pi/2 umgerechnet. Die Phase großes Phi[hoch]1 wird dazu über eine Leitung 33 einem Multiplizierer 34 zugeführt, dessen anderem Eingang der Wert kleines Pi/2 eingegeben wird. Die Phase großes Phi[hoch]2 wird über eine Leitung 35 einem Multiplizierer 36 zugeführt, dessen anderem Eingang ebenfalls kleines Pi/2 eingegeben wird. Während die beiden Phasenwerte großes Phi[hoch]1 und großes Phi[hoch]2 durch je zwei Bitpaare definierbar sind, läßt sich diese Multiplikation auch durch zwei Additionen oder durch eine Tabellenauslesung ersetzen. Der Wert großes Psi[tief]n - großes Phi[hoch]1 wird mittels eines Addierers AD8 berechnet, dessen Minuseingang mit dem Ausgang des Multiplizierers 34 verbunden ist und dessen Pluseingang über eine Leitung 37 die Phase großes Psi[tief]n zugeführt wird. Der Wert großes Psi[tief]n - großes Phi[hoch]2 wird mittels eines Addierers AD9 berechnet, dessen Minuseingang mit dem Ausgang des Multiplizierers 36 verbunden ist und dessen Pluseingang die Phase großes Psi[tief]n über die Leitung 37 zugeführt wird. Der Wert großes Psi[tief]n - großes Phi[hoch]1 vom Ausgang des Addierers AD8 wird über eine Leitung 38 dem Pluseingang eines Addierers AD10 zugeführt, dessen Minuseingang über die Leitung 31 der geschätzte Wert vom Speicher 29 zugeführt wird. Der Addierer 10 gibt über eine Leitung 39 den Restfehler gemäß Gleichung (14) ab. Der Wert großes Psi[tief]n - großes Phi[hoch]2 vom Ausgang des Addierers 9 wird über eine Leitung 40 zum Pluseingang eines Addierers AD11 geführt, dessen Minuseingang über die Leitung 32 der Schätzwert vom Speicher 29 eingegeben wird. Der Addierer 11 gibt über eine Leitung 41 den Restfehler entsprechend Gleichung (15) ab. Die Addierer AD6 bis AD 11, der Adressierer 30 und der Speicher 29 dienen somit zur Ausführung des Unterschrittes 1-2.

Schritt 2 umfaßt den Vergleich der Restfehler und wählt aus, welche der Phasen großes Phi[hoch]1 bzw. großes Phi[hoch]2 den kleineren Restfehler ergibt. Die beiden Restfehler werden über die Leitungen 39 und 41 einem Adreßwähler 42 zugeführt, der die Adresse im Rückblick auf den kleineren ermittelbaren Restfehler auswählt. Ein Ausführungsbeispiel eines solchen Adreßwählers 42 ist in der Fig. 3C dargestellt, die noch beschrieben wird. Ein Wert, der der Phasendifferenz entspricht, steht auf der Ausgangsleitung 43 des Adreßwählers 42 an. Die Phasendifferenz auf der Leitung 43 wird mit den Phasendifferenzen verglichen, die jeweils auf den Leitungen 27 und 28 verfügbar sind. Der Vergleich erfolgt in einer Vergleicheranordnung 44, die die Phase abgibt. Der Wert dieser Phase ist

In der Vergleicheranordnung wird die Phasendifferenz parallel über die Leitung 43 zwei Vergleichern VGL1 und VGL2 zugeführt, deren zweiten Eingängen die Phasendifferenzen über Leitungen 45 bzw. 46 zugeführt werden.

Die Vergleicher VGL1 oder VGL2 geben ein 1-Bit dann ab, wenn die beiden jeweils zugeführten Werte gleich sind. Die Ausgänge dieser Vergleicher werden dann dem Eingang zweier UND-Glieder 47 und 48 zugeführt, deren zweite Eingänge mit den Phasenwerten großes Phi[hoch]1 und großes Phi[hoch] 2 über Leitungen 49 und 50 gespeist werden. Die Ausgänge der UND-Glieder 47 und 48 führen zu den

Eingängen eines ODER-Glieds 51, welches einen 2-Bit-Ausgangswert abgibt, der den codierten Wert der Phase darstellt. Der Ausgang des ODER-Glieds 51 führt über eine Leitung 52 zum Datenausgang des Phasenauswerters entsprechend der vorliegenden Erfindung. Die Phase wird des weiteren über die Leitung 52 zum Eingang eines Verzögerungsglieds 53 weitergeführt, welches eine Verzögerung von T Sekunden aufweist und den Phasenwert über die Leitung 26 verfügbar macht.

Anpassende Auswertung (Schritt 3)

Die anpassende Art und Weise, in der die geschätzten neuen Phasenfehlerwerte entsprechend Gleichung (16) bestimmt werden, soll nun beschrieben werden. Die Werte werden in Verzögerungsgliedern 54, 55, 56 und 57 während der Zeit gespeichert, in der die Bestimmung von stattfindet. Der anzupassende geschätzte Phasenfehler entspricht der Phasendifferenz

Die Adresse dieser Phasendifferenz, die effektiv ihrem Wert entspricht, wird mittels eines Addierers AD12 berechnet, dessen Minus- und Pluseingang die Phase über eine Leitung 58 und die Phase mittels eines Verzögerungsglieds 59 aus der Phase abgeleitet, zugeführt werden. Die seitens des Addierers AD12 ermittelte Phasendifferenz wird über eine Ausgangsleitung 60 abgegeben und mit den Phasendifferenzen verglichen, die auf Leitungen 61 und 62 von den Verzögerungsgliedern 54 und 55 anstehen. Die Phasendifferenz wird mit in einem Vergleicher VGL3 und in einem Vergleicher VGL4 verglichen. Die Vergleicher VGL3 und VGL4 sind den Vergleichern VGL1 und VGL2 identisch aufgebaut. Die Ausgangssignale vom VGL3 und vom Verzögerungsglied 56 werden einem UND-Glied 63 zugeführt, die Ausgaben des Vergleichers VGL4 und des Verzögerungsglieds 57 dagegen einem UND-Glied 64. Die Ausgänge der beiden UND-Glieder 63 und 64 sind mit den Eingängen eines ODER-Glieds 65 verbunden. Wenn

(VGL3) ist, dann wird der Restfehler über den Ausgang des ODER-Glieds 65 abgegeben; wenn dagegen

(VGL4) ist, dann wird der Restfehler abgegeben. Die Phasendifferenz wird des weiteren über eine Leitung 66 dem Adressierer 30 des Speichers 29 zugeführt, womit der geschätzte Phasenfehler aus dem Speicher ausgelesen wird. Dieser geschätzte Phasenfehler wird dann über eine Leitung 67 abgegeben und dem Pluseingang eines Addierers AD13 zugeführt. Der Restfehler vom Ausgang des ODER-Glieds 65 wird mittels eines Multiplizierers 68 mit der Konstanten µ multipliziert und dem anderen Pluseingang des Addierers 13 zugeführt. Für das betrachtete Beispiel wurde ein Wert µ = 1/32 gewählt; die Multiplikation wird somit durch eine Versetzung von vier Bits nach rechts möglich. Ein neuer Wert des geschätzten Phasenfehlers wird vom Ausgang des Addierers AD 13 abgegeben. Dieser Wert wird in den Speicher 29 über ein Eingangsregister 69 eingegeben und bei der Adresse unter Steuerung eines Lese/Schreibsignals auf einer Leitung L/S eingespeichert. Die Bestimmung der Phase kann dann zum Zeitpunkt (n+1)T erfolgen.

Ein Ausführungsbeispiel des Adreßwählers 42 soll nun anhand der Fig. 3C beschrieben werden. Die Restfehler auf den Ausgangsleitungen 39 und 41 der Addierer AD10 und AD11, werden jeweils Schaltkreisen 70 und 71 zugeführt, die den Absolutwert der zugeführten Werte abgeben. Diese Schaltkreise bestehen einfach aus Registern, die das Vorzeichensignalbit maskieren. Der absolute Wert vom Schaltkreis 71 wird mittels eines Addierers AD14 vom Absolutwert vom Schaltkreis 70 subtrahiert und das Vorzeichen der gebildeten Differenz wird mittels eines Vorzeichendetektors 72 bestimmt; dabei wird von diesem ein 0-Bit bei negativer Differenz und ein 1-Bit bei positiver Differenz abgegeben. Das Ausgangssignal des Vorzeichendetektors 72 wird direkt dem Eingang eines UND-Glieds 73 und über einen Inverter 74 dem Eingang eines UND-Glieds 75 zugeführt. Die Phasendifferenz vom Ausgang des Addierers AD7 wird dem anderen Eingang des UND-Glieds 73 und die Phasendifferenz vom Ausgang des Addierers AD6 dem anderen Eingang des UND-Glieds 75 zugeführt. Die Ausgänge der UND-Glieder 73 und 75 sind mit einem ODER-Glied 76 verbunden, dessen Ausgang über die Leitung 43 die Adresse abgibt, die dem kleineren der beiden Restfehler entspricht.

Fig. 4 - Fall B

Fig. 4 illustriert ein Ausführungsbeispiel des Phasenauswerters nach der vorliegenden Erfindung, der zur Durchführung des Verfahrens für den Fall B geeignet ist; dabei wird die Bestimmung zweier Phasen der Konstellation durchgeführt, die am nächsten zu den empfangenen Phasen großes Psi[tief]n und großes Psi[tief]n+1 liegen. Die angenommene Übertragungsanlage soll wiederum mit 4-Phasen-Tastmodulation mit der folgenden Konstellation betrieben werden:

großes Phi[hoch]l mit I = 0, 1, 2, 3

Als Beispiel:

großes Phi[hoch]l = 0, kleines Pi/2, kleines Pi, 3 kleines Pi/2

Die Phasendifferenzen großes Phi[tief]n+1 - großes Phi[tief]n und großes Phi[tief]n-1 - großes Phi[tief]n können die folgenden Werte annehmen:

großes Phi[tief]n+1 - großes Phi[tief]n = 0, kleines Pi/2, kleines Pi, 3 kleines Pi/2

großes Phi[tief]n-1 - großes Phi[tief]n = 0, kleines Pi/2, kleines Pi, 3 kleines Pi/2

Der Phasenfehler kleines Epsilon[tief]n, der die empfangene Phase großes Psi[tief]n beeinflußt, hängt von den Phasendifferenzen großes Phi[tief]n+1 - großes Phi[tief]n und großes Phi[tief]n-1 - großes Phi[tief]n ab. Der Phasenfehler kleines Epsilon[tief]n läßt sich schreiben:

Da die Phasendifferenzen großes Phi[tief]n+1 - großes Phi[tief]n und großes Phi[tief]n-1 - großes Phi[tief]n jede vier bestimmte Werte annehmen können, kann der Phasenfehler insgesamt sechzehn bestimmte Werte annehmen.

Entgegen dem Fall A erfolgt die Phasenauswertung von zum Zeitpunkt (n+1)T im Fall B, da beide empfangenen Phasen großes Psi[tief]n und großes Psi[tief]n+1 erst bekannt sein müssen. Es wird angenommen, daß der geschätzte Wert und die sechzehn Schätzwerte verfügbar sind.

Die Methode nach der vorliegenden Erfindung wird in der Schaltungsanordnung gemäß Fig. 4 wie folgt ausgeführt:

Schritt 1

Zur direkten Ausführung des vorangehend beschriebenen Schritts 1 des Falls B ist es erforderlich, die sechzehn Restfehler zu berechnen:

(17) <Formel>

mit j, l = 0, 1, 2, 3

Darin steht großes Phi[hoch]j für die vier Phasen der Konstellation.

Praktisch kann der Schritt 1 wieder in zwei Unterschritte aufgeteilt werden:

Unterschritt 1-1

Dieser umfaßt die Auswahl der beiden Phasen der Konstellation, die am nächsten zur empfangenen Phase großes Psi[tief]n liegen, welche als großes Phi[hoch]1 und großes Phi[hoch]2 bezeichnet werden, und der zwei Phasen der Konstellation, die als nächste zur Phase großes Psi[tief]n+1 liegen, welche als großes Phi[hoch]3 und großes Phi[hoch]4 bezeichnet werden sollen.

Unterschritt 1-2

Dieser umfaßt die Berechnung der vier Restfehler:

(18) <Formel>

(19) <Formel>

(20) <Formel>

(21) <Formel>

Schritt 2

Wenn der kleineste Restfehler ist, dann ist

= großes Phi[hoch]1.

Wenn der kleinste Restfehler ist, dann ist

= großes Phi[hoch]2.

Schritt 3

Ein neuer geschätzter Phasenfehlerwert wird entsprechend der nachfolgenden Gleichung (22) gewonnen:

(22) <Formel>

Darin ist der beim vorangehenden Signalzeitpunkt beobachtete Restfehler, der der Kombination der Phasendifferenzen entspricht.

Die anderen geschätzten Phasenfehler bleiben unverändert.

Nun soll anhand der Fig. 4 ein Ausführungsbeispiel für das gewählte Verfahren beschrieben werden.

Gewinnung von

(Schritte 1 und 2)

Es wurde erwähnt, daß die Gewinnung von jetzt zum Zeitpunkt (n+1)T stattfindet, wenn die Phase großes Psi[tief]n+1 empfangen ist. Die empfangene Phase großes Psi[tief]n+1 wird über die bekannte Leitung 8 einem Verzögerungsglied 80 zugeführt, welches eine Verzögerung von T Sekunden bewirkt. Die am Ausgang des Verzögerungsglieds 80 verfügbare Phase großes Psi[tief]n wird einer Auswahllogik 20' eingegeben, die ähnlich der Auswahllogik 20 gemäß Fig. 3 aufgebaut ist. Über Leitungen 81 und 82 werden die Phasen großes Phi[hoch]1 und großes Phi[hoch]2 der Konstellation abgegeben, die am nächsten zur Phase großes Psi[tief]n liegen. Die Phase großes Psi[tief]n+1 auf der Leitung 8 wird des weiteren über eine Leitung 83 einer Auswahllogik 20'' zugeführt, die wiederum der Logik 20 und 20' gleichartig aufgebaut ist. Über Leitungen 84 und 85 werden die Phasen großes Phi[hoch]3 und großes Phi[hoch]4 der Konstellation abgegeben, die am nächsten zur Phase großes Psi[tief]n+1 liegen. Die Phasen großes Phi[hoch]1, großes Phi[hoch]2, großes Phi[hoch]3 und großes Phi[hoch]4 sind unter Verwendung derselben Coderegeln wie im Fall A codiert. Die Auswahllogik 20' und die Auswahllogik 20'' dienen zur Ausführung des Schritts 1-1 nach der vorliegenden Erfindung.

Im Schritt 1-2 muß dann die Berechnung der Restfehler entsprechend den Gleichungen (18) bis (21) durchgeführt werden.

Die sechs Phasendifferenzen großes Phi[hoch]3 - großes Phi[hoch]1, großes Phi[hoch]4 - großes Phi[hoch]1, großes Phi[hoch]3 - großes Phi[hoch]2, großes Phi[hoch]4 - großes Phi[hoch]2, müssen zuerst bestimmt werden. Jede dieser Phasendifferenzen ist durch zwei Bits darzustellen und leicht mittels einer Modulo-4-Berechnung zu gewinnen; dies erfolgt mittels sechs 2-Bit-Addierern AD15 bis AD20. Die Phase großes Phi[hoch]3 auf der Leitung 84 wird dem Pluseingang des Addierers AD15 zugeführt, wohingegen die Phase großes Phi[hoch]1 dem Minuseingang davon über Leitungen 81 und 86 zugeführt wird. Die Phasendifferenz großes Phi[hoch]3 - großes Phi[hoch]1 ergibt sich auf der Ausgangsleitung 87 des Addierers AD15. Die Phase großes Phi[hoch]3 auf der Leitung 84 wird des weiteren dem Pluseingang des Addierers 16 zugeführt, wohingegen die Phase großes Phi[hoch]2 dessen Minuseingang über Leitungen 82 und 88 zugeführt wird. Die Phasendifferenz großes Phi[hoch]3 - großes Phi[hoch]2 wird über die Ausgangsleitung 89 des Addierers AD16 abgegeben. Die Phase großes Phi[hoch]4 über die Leitung 85 wird dem Pluseingang des Addierers AD17 zugeführt, wohingegen die Phase großes Phi[hoch]1 dessen Minuseingang über die Leitungen 81 und 86 eingegeben wird. Die Phasendifferenz großes Phi[hoch]4 - großes Phi[hoch]1 wird über die Ausgangsleitung 90 des Addierers AD17 abgegeben. Die Phase großes Phi[hoch]4 wird des weiteren dem Pluseingang des Addierers AD18 zugeführt, wohingegen die Phase großes Phi[hoch]2 dessen Minuseingang über 82 und 88 eingegeben wird. Die Phasendifferenz großes Phi[hoch]4 - großes Phi[hoch]2 ist über die Ausgangsleitung 91 des Addierers AD18 verfügbar. Die Phase großes Phi[hoch]1 auf der Leitung 81 wird dem Minuseingang des Addierers 19 zugeführt, dessen Pluseingang die Phase über eine Leitung 92 aufnimmt. Die Phasendifferenz ist über die Ausgangsleitung 93 des Addierers AD19 verfügbar. Die Phase großes Phi[hoch]2 auf der Leitung 82 wird dem Minuseingang des Addierers AD20 zugeführt, wohingegen die Phase dessen Pluseingang über die Leitung 92 zugeführt wird. Die Phasendifferenz ist über die Ausgangsleitung 94 des Addierers AD20 verfügbar. Die Ausgangssignale der Addierer AD15 bis AD18 werden in Multiplizierern 95 bis 98 mit vier multipliziert, wobei wiederum binär eine Verschiebung um zwei Bits nach links möglich ist. Die Ausgänge der Multiplizierer 95 und 97 werden getrennt mit dem Ausgang des Addierers AD19 mittels zweier ODER-Glieder 99 und 101 zusammengeführt. Die Ausgänge der Multiplizierer 96 und 98 werden mit dem Ausgang des Addierers AD20 getrennt mittels der ODER-Glieder 100 und 102 zusammengeführt. Damit werden als Ausgangssignale der vier ODER-Glieder 99 bis 102 vier 4-Bit-Worte erzeugt, die mit A31, A32, A41 und A42 bezeichnet werden mögen und die den nachstehend angegebenen Kombinationen von Phasendifferenzen entsprechen:

A31: großes Phi[hoch]3 - großes Phi[hoch]1,

A32: großes Phi[hoch]3 - großes Phi[hoch]2,

A41: großes Phi[hoch]4 - großes Phi[hoch]1,

A42: großes Phi[hoch]4 - großes Phi[hoch]2,

Diese vier Worte stellen die Adressen der vier in einem Speicher enthaltenen geschätzten Phasenfehler dar, welche den einzelnen Phasendifferenzkombinationen entsprechen und die zur Berechnung der Restfehler zu verwenden sind. Die am Ausgang der ODER-Glieder 99 bis 102 verfügbaren Adressen A31, A32, A41 und A42 werden einem Adressierer 103 eingegeben, der die Adressierung eines Speichers 104 durchführt. Beim Speicher 104 handelt es sich um einen sechzehnstelligen Speicher mit freiem Zugriff, der die Speicherung von sechzehn möglichen geschätzten Phasenfehlerwerten erlaubt. Dem Fachmann bereitet die Vorstellung, daß die vier Adressen A31, A32, A41 und A42 nacheinander zur Adressierung seitens des Adressierers 103 verwendet werden, keine Schwierigkeiten. Die vier ausgelesenen geschätzten Phasenfehler mögen geschrieben werden als:

Diese vier geschätzten Phasenfehler treten dann über Leitungen 105 bis 108 aus dem Speicher aus. Aus Gründen der Übersichtlichkeit ist wiederum das Ausgangsregister des Speichers 104 in der Fig. nicht dargestellt; für den Fachmann ist es jedoch selbstverständlich, daß diese vier Fehler nacheinander aus dem Speicher ausgelesen und im Ausgangsregister gepuffert werden, um gleichzeitig über die Ausgangsleitungen 105 bis 108 anzustehen. Zur Berechnung der vier Restfehler entsprechend den Gleichungen (18) bis (21) ist es erforderlich, die Phasendifferenzen großes Psi[tief]n - großes Phi[hoch]1 und großes Psi[tief]n - großes Phi[hoch]2 zu berechnen. Dazu werden die in codierter Form verfügbaren Phasen großes Phi[hoch]1 und großes Phi[hoch]2 durch Multiplikation mit kleines Pi/2 in Bogenwerte umgewandelt. Die Phase großes Phi[hoch]1 in codierter Form auf der Leitung 81 wird über eine Leitung 109 dem Eingang eines Multiplizierers 110 zugeführt, dessen anderer Eingang den Wert kleines Pi/2 empfängt. Ähnlich wird die Phase großes Phi[hoch]2 auf der Leitung 82 über eine Leitung 111 einem Multiplizierer 112 zugeführt, dessen anderer Eingang mit kleines Pi/2 gespeist wird. Es möge dabei beachtet werden, daß bei der Codierung der Phasen großes Phi[hoch]1 und großes Phi[hoch]2 in Form von je zwei Bits die Multiplikation durch zwei Additionen oder durch eine Tabellenauslesung ersetzt werden kann. Der Wert großes Psi[tief]n - großes Phi[hoch]1 wird mittels eines Addierers AD21 berechnet, dessen Minuseingang mit dem Ausgang des Multiplizierers 110 verbunden ist und dessen Pluseingang die Phase großes Psi[tief]n über eine Leitung 113 empfängt. Der Wert großes Psi[tief]n - großes Phi[hoch]2 wird mittels eines Addierers AD22 berechnet, dessen Minuseingang mit dem Ausgang des Multiplizierers 112 verbunden ist und dessen Pluseingang die Phase großes Psi[tief]n über die Leitung 113 eingegeben wird. Der Ausgang des Addierers AD21 ist über eine Leitung 114 mit dem Pluseingang zweier Addierer AD23 und AD24 verbunden, deren Minuseingang jeweils mit den Leitungen 105 und 107 verbunden ist. Der Ausgang des Addierers AD22 ist über eine Leitung 115 mit dem Pluseingang zweier Addierer AD25 und AD26 verbunden, deren Minuseingänge jeweils mit den Leitungen 106 und 108 verbunden sind. Die vier nachstehend aufgeführten Restfehler werden jeweils als Ausgaben der Addierer AD23 bis AD26 gewonnen:

Der Schritt 2 des beschriebenen Verfahrens umfaßt den Vergleich der so gewonnenen Restfehler und die Auswahl derjenigen Phase großes Phi[hoch]1 oder großes Phi[hoch]2, die den kleineren Restfehler ergibt. Die vier Restfehler werden über Leitungen 109' bis 112' einem Adreßwähler 113' zugeführt, der eine dem kleinsten Restfehler entsprechende Adresse auswählt. Ein Ausführungsbeispiel des Adreßwählers 113' ist in Fig. 4C dargestellt. Das die beiden geringwertigsten Bits der Adresse für den kleinsten Fehler umfassende Wort stellt die Phasendifferenz dar. Die Auswahl der beiden geringwertigsten Bits erfolgt in einem Block 114', der mit GWB bezeichnet werden möge und mit dem Ausgang des Adreßwählers 113' verbunden ist. Die Phasendifferenz die auf der Ausgangsleitung 115' des Blocks 114' ansteht, wird mit den Phasendifferenzen verglichen, die über die Leitungen 93 und 94 anstehen; der Vergleich wird in einer Vergleicheranordnung 44' durchgeführt, die der Vergleicheranordnung 44 gemäß Fig. 3 identisch aufgebaut ist. Sie gibt die Phase über eine Ausgangsleitung 116 ab. Der Wert von ist wie folgt gegeben:

Die Phase wird über eine Leitung 117 zum Datenausgang des erfindungsgemäßen Auswerters geführt und des weiteren zu einem Verzögerungsglied 118 mit einer Verzögerung von T Sekunden, welches die Phase über seine Ausgangsleitung 92 abgibt.

Anpassende Auswertung (Schritt 3)

Die anpassende Art und Weise, nach der die geschätzten Phasenfehler entsprechend der Gleichung (22) bestimmt werden, wird nun beschrieben.

Die Adressen A31, A32, A41 und A42 und die entsprechenden Restfehler werden vier Verzögerungsgliedern 119 bis 126 eingegeben, deren jedes eine Verzögerung von T Sekunden beiträgt. Der anzupassende geschätzte Phasenfehler ist der, der der Kombination der Phasendifferenzen entspricht.

Die Adresse ADR dieses geschätzten Phasenfehlers wird wie folgt berechnet: Die Phase wird über eine Leitung 127 einem Verzögerungsglied 128 mit T Sekunden Verzögerung zugeführt; dieses gibt die Phase ab. Die Phase wird von der Phase mittels eines Modulo-4-Addierers AD27 subtrahiert. Die Phase wird des weiteren einem Verzögerungsglied 129 zugeführt, welches eine weitere Verzögerung von T Sekunden bewirkt; es gibt die Phase ab. Die Phase wird von mittels eines Modulo-4-Addierers AD28 subtrahiert. Die Ausgabe von AD27 wird durch zwei Verschiebungen nach links in einem Multiplizierer 130 mit vier multipliziert. Die Ausgaben des Multiplizierers 130 und des Addierers AD28 werden mittels eines ODER-Glieds 131 zusammengeführt, welches auf seiner Ausgangsleitung 132 die 4-Bit-Adresse ADR abgibt, die der Kombination der Phasendifferenzen entspricht. Die Adresse ADR wird dann mittels Vergleichern VGL5 bis VGL8 mit den Adressen A31, A32, A41 und A42 verglichen, die dem vorangehenden Signalzeitpunkt entsprechen und die am Ausgang der Verzögerungselemente 119 bis 122 verfügbar sind. Dazu wird die Adresse ADR über die Leitung 132 je einem Eingang der vier genannten Vergleicher zugeführt, deren andere Eingänge jeweils mit den Ausgängen der Verzögerungsglieder 119 bis 122 über Leitungen 133 bis 136 verbunden sind. Die Ausgaben der vier Vergleicher werden je einem Eingang·von vier UND-Gliedern 137 bis 140 zugeführt, deren andere Eingänge jeweils mit den Ausgängen von Verzögerungsgliedern 123 bis 126 verbunden sind. Die Ausgänge der UND-Glieder 137 bis 140 führen weiter zu Eingängen eines ODER-Glieds 141. Damit wird am Ausgang dieses ODER-Glieds 141 derjenige Restfehler für den vorangehenden Signalzeitpunkt abgegeben, der der Adresse ADR entspricht. Dieser Restfehler, der bezeichnet werden soll als

(ADR), wird mit der Konstanten µ in einem Multiplizierer 142 multipliziert. µ wird wiederum als 1/32 gewählt, so daß die Multiplikation durch eine einfache Versetzung um vier Bits nach rechts erfolgen kann. Der Wert

(ADR) wird somit am Ausgang des Multiplizierers 142 verfügbar. Die Adresse ADR wird des weiteren über die Leitung 132 zum Adressierer 103 weitergegeben und veranlaßt die Auslesung des geschätzten Phasenfehlers, der als

(ADR) beschrieben werden soll, aus dem Speicher 104. Der Wert

(ADR) über die Leitung 143 wird mit

(ADR) mittels eines Addierers AD29 addiert, der seinerseits den neuen geschätzten Phasenfehler abgibt:

Der neue geschätzte Phasenfehler wird über ein Eingangsregister 144 in den Speicher 104 eingegeben, und zwar bei der über die Leitung 132 dem Adressierer 103 zugeführten Adresse ADR. Somit kann die Bestimmung der Phase beim nächsten Signalzeitpunkt erfolgen.

Ein Ausführungsbeispiel des Adreßwählers 113' gemäß Fig. 4B soll nun anhand der Fig. 4C beschrieben werden. Die Restfehler die auf den Leitungen 109' und 110' hinter den Addierern AD23 bzw. AD24 anstehen, werden zwei Schaltkreisen 145 und 146 zugeführt, die nur die absoluten Werte abgeben. Der zweite dieser Absolutwerte wird vom ersten in einem Addierer AD30 subtrahiert und anschließend das Vorzeichen der gebildeten Differenz mittels eines Vorzeichendetektors 147 festgestellt. Dieser Vorzeichendetektor gibt ein 0-Bit ab, wenn die Differenz negativ ist, und ein 1-Bit, wenn sie positiv ist. Die Ausgabe des Vorzeichendetektors 147 wird direkt je einem Eingang zweier

UND-Glieder 148 und 149 zugeführt und des weiteren über einen Inverter 150 zu je einem Eingang zweier weiterer UND-Glieder 151 und 152. Der andere Eingang des UND-Glieds 149 ist mit dem Ausgang des Absolutwert-Schaltkreises 146 verbunden, während der andere Eingang des UND-Glieds 148 die Adresse A41 vom ODER-Glied 101 empfängt. Der andere Eingang des UND-Glieds 151 ist mit dem Ausgang des Absolutwert-Schaltkreises 145 verbunden, wohingegen der andere Eingang des UND-Glieds 152 die Adresse A31 vom ODER-Glied 99 empfängt. Die Ausgänge der UND-Glieder 148 und 152 sind mit den beiden Eingängen eines ODER-Glieds 153 verbunden, die beiden Ausgänge der UND-Glieder 149 und 151 dagegen mit den beiden Eingängen eines ODER-Glieds 154. Der kleinere der Absolutwerte wird am Ausgang des ODER-Glieds 154 abgegeben. Die Adresse A31 wird am Ausgang des ODER-Glieds 153 abgegeben, wenn

Umgekehrt würde die Adresse A41 abgegeben.

Die Restfehler werden entsprechend über die Leitungen 111' und 112' Schaltkreisen 155 und 156 zugeführt, die die Absolutwerte abgeben. Die Ausgänge dieser Schaltkreise 155 und 156 sind mit den Plus- und Minuseingängen eines Addierers AD31 verbunden, dessen Ausgang zu einem Vorzeichendetektor 157 führt. Der Ausgang dieses Vorzeichendetektors 157 ist direkt mit je einem der Eingänge zweier UND-Glieder 158 und 159 verbunden und des weiteren über einen Inverter 160 mit je einem Eingang zweier UND-Glieder 161 und 162. Der andere Eingang des UND-Glieds 159 ist mit dem Ausgang des Schaltkreises 156 verbunden, während der zweite Eingang des UND-Glieds 158 die Adresse A42 vom ODER-Glied 102 zugeführt bekommt. Der andere Eingang des UND-Glieds 161 ist mit dem Ausgang des Schaltkreises 155 verbunden und der zweite Eingang des UND-Glieds 162 bekommt die Adresse A32 vom ODER-Glied 100 zugeführt. Die Ausgänge der UND-Glieder 158 und 162 sind mit den

Eingängen eines ODER-Glieds 163 verbunden und die Ausgänge der UND-Glieder 159 und 161 mit den Eingängen eines ODER-Glieds 164. Der kleinere der Absolutwerte wird am Ausgang des ODER-Glieds 164 verfügbar. Die Adresse A32 wird am Ausgang des ODER-Glieds 163 verfügbar, wenn ist. Im umgekehrten Falle wird die Adresse A42 abgegeben. Der Ausgabewert des ODER-Glieds 164 wird von dem des ODER-Glieds 154 in einem Addierer AD32 subtrahiert und das Vorzeichen der so gewonnenen Differenz mittels eines Vorzeichendetektors 166 festgestellt. Der Ausgang des Vorzeichendetektors 166 ist direkt mit dem einen der beiden Eingänge eines UND-Glieds 167 verbunden und des weiteren über einen Inverter 168 mit einem der beiden Eingänge eines UND-Glieds 169. Der andere Eingang des UND-Glieds 167 ist mit dem Ausgang des ODER-Glieds 163 verbunden und der zweite Eingang des UND-Glieds 169 mit dem Ausgang des ODER-Glieds 153. Die Ausgänge der UND-Glieder 167 und 169 sind mit den beiden Eingängen eines ODER-Glieds 170 verbunden, welches die Adresse des kleinsten Restphasenfehlers abgibt.

Fig. 5 - Fall C

Fig. 5 stellt das Ausführungsbeispiel eines Zusatzes dar, der zu den Schaltkreisen gemäß Fig. 4 hinzuzufügen ist, um das Verfahren nach der vorliegenden Erfindung im Falle C ausführen zu können unter Feststellung der beiden Phasen der Konstellation, die am nächsten zu großes Psi[tief]n und großes Psi[tief]n+1 liegen. Die für den Fall B gemachten Annahmen sollen ebenfalls für den Fall C gelten.

Die Phasendifferenzen großes Phi[tief]n+1 - großes Phi[tief]n, großes Phi[tief]n-1 - großes Phi[tief]n und großes Phi[tief]n-2 - großes Phi[tief]n können die folgenden Werte annehmen:

großes Phi[tief]n+1 - großes Phi[tief]n = j kleines Pi/2 j = 0, 1, 2, 3

großes Phi[tief]n-1 - großes Phi[tief]n = k kleines Pi/2 k = 0, 1, 2, 3

großes Phi[tief]n-2 - großes Phi[tief]n = s kleines Pi/2 s = 0, 1, 2, 3

Der Phasenfehler kleines Epsilon[tief]n, der die empfangene Phase großes Psi[tief]n beeinflußt, wird geschrieben als:

(23) kleines Epsilon[tief]n = großes Theta[tief]n (großes Phi[tief]n+1 - großes Phi[tief]n, großes Phi[tief]n-1 - großes Phi[tief]n) + kleines Chi[tief]n (großes Phi[tief]n-2 - großes Phi[tief]n)

Wie im Fall B erfolgt die Feststellung von erst zum Signalzeitpunkt (n+1)T, da großes Psi[tief]n und großes Psi[tief]n+1 bekannt sein müssen. Es wird angenommen, daß die Schätzwerte zusammen mit den sechzehn Schätzwerten und den vier Schätzwerten verfügbar sind. Das entsprechend der Fig. 4 durchgeführte Verfahren umfaßt zusätzlich die Einzelheiten gemäß Fig. 5:

Schritt 1

Zur direkten Durchführung des vorbeschriebenen Schritts 1 im Falle C ist es erforderlich, die Restfehler mit j, l = 0, 1, 2, 3 zu berechnen.

Dieser Schritt kann wiederum in zwei Unterschritte aufgeteilt werden:

Unterschritt 1-1

Dieser umfaßt die Auswahl der Phasen großes Phi[hoch]1 und großes Phi[hoch]2 der Konstellation, die am nächsten zu großes Psi[tief]n liegen, und der Phasen großes Phi[hoch]3 und großes Phi[hoch]4, die am nächsten zu großes Psi[tief]n+1 liegen.

Unterschritt 1-2

Dieser umfaßt die Berechnung der vier Restfehler:

(24) <Formel>

(25) <Formel>

(26) <Formel>

(27) <Formel>

Es ist zu beachten, daß:

(28) <Formel>

(29) <Formel>

(30) <Formel>

(31) <Formel>

Darin sind die im Unterschritt 1-2 des Falls B berechneten Restfehler. Hier sind diese Restfehler jedoch nur Teile der Restfehler.

Schritt 2

Wenn der kleinere Restfehler ist, dann ist

= großes Phi[hoch]1.

Wenn der kleinere Restfehler ist, dann ist

= großes Phi[hoch]2.

Schritt 3

Die beiden Teilwerte des Phasenfehlers werden einzeln angepaßt.

Der Ausdruck wird so angepaßt, wie im Fall B; ausgenommen jedoch, daß e für kleines Epsilon gesetzt wird.

Ein neuer geschätzter Wert wird entsprechend der nachstehenden Gleichung gewonnen:

(22') <Formel>

Die Teilwerte werden wie folgt angepaßt:

Nach vollständiger Ausführung des Schritts 2 wird ein neuer Schätzwert entsprechend der nachstehenden Gleichung (32) gewonnen:

(32) <Formel>

Darin ist der beim vorangehenden Signalzeitpunkt beobachtete Fehler, der der Kombination der Phasendifferenzen entspricht.

Nun soll die Anordnung zur Durchführung des Falls C anhand der Fign. 4 und 5 beschrieben werden.

Gewinnung von

(Schritte 1 und 2)

Die Konstellationsphasen großes Phi[hoch]1 und großes Phi[hoch]2, die am nächsten zu großes Psi[tief]n liegen, und die Konstellationsphasen großes Phi[hoch]3 und großes Phi[hoch]4, die am nächsten zu großes Psi[tief]n+1 liegen, sind auf den Leitungen 81 und 82 sowie 84 und 85 gemäß Fig. 4 verfügbar. Die Adressen A31, A32, A41 und A42 der Teilwerte die im Speicher 104 gespeichert sind, sind auf den Leitungen 99 bis 102 der Anordnung gemäß Fig. 4 verfügbar. Gleichzeitig sind

wiederum an den Ausgängen der Addierer AD23 bis AD26 verfügbar. Die durch die Gleichungen (28) bis (31) definierte Berechnung der Restfehler erfordert die Bestimmung der Teilwerte

Entsprechend müssen die Phasendifferenzen bestimmt werden. Dazu ist die Phase großes Phi[hoch]1 auf der Leitung 81 (gemäß Fig. 4) verfügbar und wird über eine Leitung 171 dem Minuseingang eines 2-Bit-Modulo-4-Addierers AD33 (gemäß Fig. 5) zugeführt, dessen Pluseingang über eine Leitung 172 die Phase zugeführt wird, die am Ausgang des Verzögerungsglieds 129 von Fig. 4 verfügbar ist. Die Phase großes Phi[hoch]2 auf der Leitung 82 (Fig. 4) wird über eine Leitung 173 dem Minuseingang eines 2-Bit-Modulo-4-Addierers AD34 (Fig. 5) zugeführt, dessen Pluseingang die Phase über die Leitung 172 zugeführt wird. Die Phasendifferenzen vom Ausgang der Addierer AD33 und AD34 werden einem Adressierer 174 zugeführt, der die Adressierung eines Speichers 175 durchführt. Der Speicher 175 ist ein vierstelliger Speicher mit freiem Zugriff, der die vier möglichen Werte von bereithält. Der Adressierer 174 steuert die aufeinanderfolgende Auslesung aus dem Speicher 175 der Teilwerte die beide gleichzeitig auf Leitungen 176 und 177 austreten. Diese aus dem Speicher 175 ausgelesenen Werte werden von den Restteilfehlern entsprechend den Gleichungen (28) bis (31) subtrahiert. Der auf der Leitung 176 anstehende Wert wird parallel den Minuseingängen zweier Addierer AD35 und AD36 zugeführt, deren Pluseingängen die Restteilfehler vom Ausgang der Addierer AD23 bzw. AD24 (Fig. 4) zugeführt werden. Der Teilwert auf der Leitung 177 wird parallel den Minuseingängen zweier Addierer AD37 und AD38 zugeführt, deren Pluseingängen die Restteilfehler von den Ausgängen der Addierer AD25 und AD26 (Fig. 4) eingegeben werden. Die Restfehler

entsprechend den Gleichungen (28) bis (31), die somit an den Ausgängen der Addierer AD35 bis AD38 verfügbar werden, werden dem Adreßwähler 113' gemäß Fig. 4 und des weiteren den Verzögerungsgliedern 123 bis 126 anstelle der Fehler gemäß Fall B zugeführt.

Der Rest des Verfahrens zur Gewinnung von bleibt unverändert und die Phase ergibt sich am Ausgangs-ODER-Glied 51' gemäß Fig. 4.

Anpassende Auswertung (Schritt 3)

Die Anordnung gemäß Fig. 4 gibt im Fall B den Wert

(ADR) ab. Nun aber werden die Restfehler den Verzögerungsgliedern 123 bis 126 anstelle der Restfehler zugeführt. Die Gleichung (22') gilt und kann kurz geschrieben werden als:

Der anzupassende Teilwert entspricht der Phasendifferenz

Die Adresse ADR2 dieses Ausdrucks im Speicher 175 wird wie folgt berechnet: Die Phase vom Ausgang des ODER-Glieds 51' (Fig. 4) wird einem Verzögerungsglied 178 zugeführt, dessen Ausgang mit dem Eingang eines weiteren Verzögerungsglieds 179 verbunden ist. Der Ausgang des Verzögerungsglieds 179 führt weiter zum Eingang eines Verzögerungsglieds 180. Diese drei Verzögerungsglieder 178, 179 und 180 sind identisch aufgebaut und bewirken jeweils eine Verzögerung von T Sekunden. Die am Ausgang des Verzögerungselements 178 verfügbare Phase wird in einem Modulo-4-Addierer AD39 von der Phase subtrahiert, die am Ausgang des Verzögerungsglieds 180 verfügbar ist. Die Phasendifferenz als Adresse ADR2 ist am Ausgang des Addierers AD39 verfügbar.

Die Adresse ADR2 wird dem Adressierer 174 zugeführt, der das Auslesen des Teilwerts

(ADR2) aus dem Speicher 175 steuert. In Übereinstimmung mit der Gleichung (22) wird dieser Teilwert, der am Ausgang des Speichers 175 verfügbar ist, unter Verwendung des Restfehlers

(ADR) angepaßt, der am Ausgang des ODER-Glieds 141 gemäß Fig. 4 verfügbar ist.

Der Restfehler

(ADR) wird mit einer Konstanten µ in einem Multiplizierer 182 multipliziert und mittels eines Addierers AD40 zum Teilwert

(ADR2) auf der Leitung 181 hinzuaddiert. Damit ergibt sich am Ausgang von AD40 der Teilwert:

Dieser wird in den Speicher 175 bei der Adresse ADR2 über das Eingangsregister 183 eingegeben.

Nunmehr kann die Gewinnung der Phase beim nächsten Signalzeitpunkt stattfinden.

Der Fachmann wird erkennen, daß trotz aller scheinbaren Komplexität die in den Fign. 3 bis 5 dargestellten Schaltungsanordnungen nur eine geringe Rechenkapazität benötigen, da lediglich Additionen von zumeist nur 2-Bit-Worten und Vergleichsoperationen erforderlich sind. Des weiteren sind die meisten der erforderlichen Komponenten wie Speicher, Adressierer, Addierer usw. bereits in Empfängern des gegenwärtigen Standes der Technik bekannt.

Aus der vorangehenden Beschreibung des Verfahrens und der Schaltungsanordnungen entsprechend der Erfindung für die Fälle A, B und C unter Bestimmung der Konstellationsphasen, die am nächsten zu den empfangenen Phasen liegen, ist wohl für den Fachmann einzusehen, daß das angegebene Verfahren zur Kompensation von Zwischensymbolüberlagerungen nur bezüglich einer voranlaufenden Welle und/oder einer beliebigen

Zahl von nachfolgenden Wellen anwendbar ist. Ganz allgemein ausgedrückt läßt sich das beschriebene Verfahren wie folgt definieren:

Wenn die Zwischensymbolüberlagerung nur von nachfolgenden Wellen herrührt, kann das Verfahren nach der vorliegenden Erfindung im wesentlichen die folgenden Schritte durchführen:

- Auswahl der Phasen großes Phi[hoch]1 und großes Phi[hoch]2 der Konstellation, die am nächsten zur empfangenen Phase großes Psi[tief]n liegen.

- Berechnung der beiden Restfehler mit L= 1, 2.

- Vergleich der so gewonnenen Restfehler.

- Gleichsetzung der Phase großes Phi[hoch]1 oder großes Phi[hoch]2, die den kleineren Restfehler aufweist, mit der Phase

- Anpassung des geschätzten Phasenfehlers entsprechend

Wenn die Zwischensymbolüberlagerung durch eine voranlaufende Welle und N nachfolgende Wellen gegeben ist, dann hat das Verfahren die folgenden Schritte zu umfassen:

- Auswahl der Konstellationsphasen großes Phi[hoch]1 und großes Phi[hoch]2, die der empfangenen Phase großes Psi[tief]n am nächsten liegen, und Auswahl der Konstellationsphasen großes Phi[hoch]3 und großes Phi[hoch]4, die der empfangenen Phase großes Psi[tief]n+1 am nächsten liegen.

- Berechnung der vier Restfehler mit L = 1, 2 und J = 3, 4

- Vergleich dieser Restfehler miteinander.

- Anpassung des geschätzten Phasenfehlers entsprechend der Kombination der Phasendifferenzen in Abhängigkeit vom Restfehler, der beim vorangehenden Signalzeitpunkt ermittelt wurde und der der voranstehend gegebenen Kombination von Phasendifferenzen entspricht.

Claims

1. Verfahren zur anpassenden Phasenauswertung für eine Datenübertragungsanlage mit Phasentastmodulation, bei der die Phase des übermittelten Signals zu jedem Signalzeitpunkt eine Phase aus einer gegebenen Konstellation von M Phasen annehmen kann und

wobei zu jedem einzelnen Signalzeitpunkt nT im Empfänger ein geschätzter Phasenwert zur übertragenen Phase großes Phi[tief]n ermittelt wird und

die Kompensation der das Empfangssignal verzerrenden Zwischensymbolüberlagerung, die von einer jedem Empfangsimpuls voranlaufenden Welle und/oder einer beliebig wählbaren Zahl N nachfolgender Wellen herrührt, durchführbar ist,

gekennzeichnet durch die nachstehenden Verfahrensschritte:

a) Bestimmung der Phase großes Psi[tief]n des zum Signalzeitpunkt nT empfangenen Signals;

b) Bestimmung mindestens zweier Restfehler, deren jeder gewonnen wird durch subtraktive Verminderung der empfangenen Phase großes Psi[tief]n

um eine Phase der gegebenen Konstellation sowie

um einen geschätzten Phasenfehler, der aufgrund der Zwischensymbolüberlagerung auftritt und der betrachteten Konstellationsphase entspricht;

c) Vergleich der so gewonnen Restfehler miteinander und Bestimmung des kleineren/kleinsten dieser Fehler;

d) Auswahl der Konstellationsphase, die den ermittelten kleineren/kleinsten Restfehler ergibt, als geschätzten Phasenwert e) selektive Anpassung der geschätzten Phasenfehler entsprechend der Größe der ermittelten Restfehler.

2. Verfahren nach Anspruch 1 zur Kompensation nur der Zwischensymbolüberlagerung, die von N jedem Empfangsimpuls nachfolgenden Wellen herrührt,

dadurch gekennzeichnet, daß der Verfahrensschritt b) in Form der beiden nachstehend angegebenen Unterschritte durchgeführt wird:

b1) Bestimmung der beiden Konstellationsphasen großes Phi[hoch]1 und großes Phi[hoch]2, die am nächsten zur Phase großes Psi[tief]n des empfangenen Signals liegen, und

b2) Bestimmung der beiden Restfehler mit L = 1 und 2,

wobei der geschätzte Phasenfehler ist, der der Phase großes Phi[hoch]L entspricht,

dieser Phasenfehler abhängt von der Kombination der Phasendifferenzen und

Schätzwerte der vorangehend ermittelten Phasen großes Phi[tief]n-1, großes Phi[tief]n-2, , großes Phi[tief]n-N sind.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß im Schritt e) nur der geschätzte Phasenfehler der Phase entsprechend dem ermittelten kleineren beider Restfehler angepaßt wird.

4. Verfahren nach Anspruch 1 zur Kompensation der Zwischensymbolüberlagerung, die von der ersten voranlaufenden WeIIe und N nachfolgenden Wellen herrührt,

b1) Bestimmung der beiden Konstellationsphasen großes Phi[hoch]1 und großes Phi[hoch]2, die am nächsten zur Phase großes Psi[tief]n des zum Signalzeitpunkt nT empfangenen Signals liegen, und der beiden Konstellationsphasen großes Phi[hoch]3 und großes Phi[hoch]4, die am nächsten zur Phase großes Psi[tief]n+1 des zum Signalzeitpunkt (n+1)T empfangenen Signals liegen, und

b2) Bestimmung der vier Restfehler mit L = 1 und 2 sowie J = 3 und 4,

wobei der geschätzte Phasenfehler ist, der der Phasendifferenz großes Phi[hoch]J-großes Phi[hoch]L entspricht,

dieser Phasenfehler abhängt von der Kombination der Phasendifferenzen und

Schätzwerte der vorangehend ermittelten Phasen großes Phi[tief]n-1, , großes Phi[tief]n-N sind.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß im Schritt e) der Phasenfehler, der der Kombination der Phasendifferenzen entspricht, entsprechend dem beim vorangehenden Signalzeitpunkt ermittelten Restfehler, der derselben Phasendifferenz-Kombination entspricht, selektiv angepaßt wird.

6. Verfahren nach Anspruch 1 zur Kompensation der Zwischensymbolüberlagerung, die von der ersten voranlaufenden Welle und den beiden ersten nachfolgenden Wellen herrührt, dadurch gekennzeichnet, daß der Verfahrensschritt b) in der nachstehend angegebenen Form durchgeführt wird:

b') Bestimmung mindestens zweier Restfehler worin großes Phi[hoch]j und großes Phi[hoch]l die Konstellationsphasen darstellen, ein erster Teilwert des geschätzten Phasenfehlers ist, der von der ersten voranlaufenden Welle und der ersten nachfolgenden Welle herrührt und von der Phasendifferenzkombination großes Phi[hoch]j-großes Phi[hoch]l, abhängt, und ein zweiter Teilwert des geschätzten Phasenfehlers ist, der von der zweiten nachfolgenden Welle herrührt und von der Phasendifferenz abhängt,

wobei und

Schätzwerte der Phasen großes Phi[tief]n-1 bzw. großes Phi[tief]n-2 sind.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß im Schritt e) selektiv und getrennt die Teilwerte und des geschätzten Phasenfehlers entsprechend den ermittelten Restfehlern angepaßt werden.

8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der Schritt b') in Form der beiden nachfolgend angegebenen Unterschritte durchgeführt wird:

b'1) Bestimmung der Konstellationsphasen großes Phi[hoch]1 und großes Phi[hoch]2, die am nächsten zur Phase großes Psi[tief]n des empfangenen Signals liegen, sowie der beiden Konstellationsphasen großes Phi[hoch]3 und großes Phi[hoch]4, die am nächsten zur Phase großes Psi[tief]n+1 des empfangenen Signals liegen, und b'2) Bestimmung der vier Restfehler

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß der Schritt e) in Form der beiden nachstehend angegebenen Unterschritte durchgeführt wird:

e'1) Anpassung des geschätzten Phasenfehlerteilwerts der der Phasendifferenzkombination entspricht, gemäß dem Restfehler, der beim vorangehenden Signalzeitpunkt ermittelt wurde und zu dieser angegebenen Phasendifferenzkombination gehört, und

e'2) Anpassung des geschätzten Phasenfehlerteilwerts der der Phasendifferenz entspricht, gemäß dem Restfehler, der im Schritt e'1) für die Anpassung des Teilwerts verwendet wurde.

10. Schaltungsanordnung zur Durchführung des Verfahrens nach einem der Ansprüche 1, 2 oder 3 zur Abgabe des geschätzten Phasenwerts als wahrscheinlichst zum Signalzeitpunkt nT zu empfangender Phasenwert unter Kompensation der von N nur den eigentlich zu übermittelnden Signalimpulsen nachfolgenden Wellen hervorgerufenen Zwischensymbolüberlagerung,

gekennzeichnet durch die Kombination der folgenden Merkmale:

- Eingangsschaltkreise (1 bis 8) zur Bereitstellung der Phase großes Psi[tief]n des zum Signalzeitpunkt nT empfangenen Impulses;

- eine Auswahllogik (20) zur Abgabe zweier Konstellationsphasen großes Phi[hoch]1 und großes Phi[hoch]2, die der Phase großes Psi[tief]n am nächsten liegen;

- ein Speicher (Verzögerungsglied 53) zur Bereithaltung vorangehend ermittelter geschätzter Phasenwerte

- Rechenkreise (AD6, AD7) zur Bestimmung der Phasendifferenzen

- ein Adressierer (30) zur Abgabe einer der Phasendifferenzkombination zugeordneten ersten Speicheradresse sowie einer der Phasendifferenzkombination zugeordneten zweiten Speicheradresse;

- ein Speicher (29) zur Bereithaltung der geschätzten möglichen Phasenfehlerwerte und unter der gebildeten ersten bzw. zweiten Speicheradresse;

- Rechenkreise (AD8, AD9) zur Bestimmung der Phasendifferenzen großes Psi[tief]n - großes Phi[hoch]1 und großes Psi[tief]n - großes Phi[hoch]2;

- Rechenkreise (AD10, AD11) zur Bestimmung der Restfehler und

- ein Vergleicher (42/44) für die beiden Restfehler zur Auswahl der Phase großes Phi[hoch]1 oder großes Phi[hoch]2, die dem kleineren der beiden Restfehler entspricht, als Phase

- Schaltkreise (54 bis 69 und AD12, AD13 sowie VGL 3, VGL 4) zur Anpassung des geschätzten Phasenfehlers von gemäß dem kleineren Restfehler und zur Eingabe des angepaßten neuen geschätzten Phasenfehlers in den Speicher (29) bei der Adresse, bei der der zugrundeliegende vorangehend geschätzte Phasenfehler gespeichert steht.

11. Schaltungsanordnung zur Durchführung des Verfahrens nach einem der Ansprüche 1, 4 oder 5 zur Abgabe des geschätzten Phasenwerts als wahrscheinlichst zum Signalzeitpunkt nT zu empfangender Phasenwert unter Kompensation der von der ersten voranlaufenden und von N den eigentlich zu übermittelnden Signalimpulsen nachfolgenden Wellen hervorgerufenen Zwischensignalüberlagerung,

gekennzeichnet durch die Kombination der folgenden Merkmale:

- Eingangsschaltkreise (1 bis 8) zur Bereitstellung der Phase großes Psi[tief]n+1 des zum Signalzeitpunkt (n+1)T empfangenen Impulses;

- ein Verzögerungsglied (80) mit der Verzögerung T, dessen Eingang mit den Eingangsschaltkreisen verbunden ist und dessen Ausgang die Phase großes Psi[tief]n für den Signalzeitpunkt nT abgibt;

- eine erste Auswahllogik (20') zur Abgabe zweier Konstellationsphasen großes Phi[hoch]1 und großes Phi[hoch]2, die der Phase großes Psi[tief]n am nächsten liegen;

- eine zweite Auswahllogik (20'') zur Abgabe zweier Konstellationsphasen großes Phi[hoch]3 und großes Phi[hoch]4, die der Phase großes Psi[tief]n+1 am nächsten liegen;

- ein Speicher (Verzögerungsglied 118) zur Bereithaltung vorangehend ermittelter geschätzter Phasenwerte

- Rechenkreise (AD15 bis AD20) zur Bestimmung der Phasendifferenzen großes Phi[hoch]3 - großes Phi[hoch]1, großes Phi[hoch]4 - großes Phi[hoch]1, großes Phi[hoch]3 - großes Phi[hoch]2, großes Phi[hoch]4 - großes Phi[hoch]2,

- ein Adressierer (103) zur Abgabe einer ersten Speicheradresse, die der Phasendifferenzkombination großes Phi[hoch]3 - großes Phi[hoch]1, zugeordnet ist,

einer zweiten Speicheradresse, die der Phasendifferenzkombination großes Phi[hoch]3 - großes Phi[hoch]2, zugeordnet ist,

einer dritten Speicheradresse, die der Phasendifferenzkombination großes Phi[hoch]4 - großes Phi[hoch]1, zugeordnet ist, und

einer vierten Speicheradresse, die der Phasendifferenzkombination großes Phi[hoch]4 - großes Phi[hoch]2, zugeordnet ist;

- ein Speicher (104) zur Bereithaltung der geschätzten möglichen Phasenfehlerwerte unter der gebildeten ersten, zweiten, dritten bzw. vierten Speicheradresse;

- Rechenkreise (AD21, AD22) zur Bestimmung der Phasendifferenzen großes Psi[tief]n - großes Phi[hoch]1 und großes Psi[tief]n - großes Phi[hoch]2;

- Rechenkreise (AD23 bis AD26) zur Bestimmung der Restfehler

- ein Vergleicher (113' bis 115'/44') für die errechneten vier Restfehler zur Auswahl der Phase großes Phi[hoch]1 oder großes Phi[hoch]2, die dem kleinsten der vier Restfehler entspricht, als Phase

- Schaltkreise (119 bis 144 und AD27 bis AD29 sowie VGL5 bis VGL8) zur Anpassung des geschätzten Phasenfehlers bei der Adresse, die der Phasendifferenzkombination entspricht, gemäß dem beim vorangehenden Signalzeitpunkt ermittelten Restfehler und zur Eingabe des neuen geschätzten Phasenfehlers in den Speicher (104) bei der genannten Adresse.

12. Schaltungsanordnung zur Durchführung des Verfahrens nach einem der Ansprüche 1, 2 oder 3 zur Abgabe des geschätzten Phasenwerts als wahrscheinlichst zum Signalzeitpunkt nT zu empfangender Phasenwert unter Kompensation der von nur der ersten den eigentlich zu übermittelnden Signalimpulsen nachfolgenden Welle hervorgerufenen Zwischensymbolüberlagerung,

gekennzeichnet durch die Kombination der folgenden Merkmale:

- ein Speicher (Verzögerungglied 53) zur Bereithaltung des vorangehend ermittelten geschätzten Phasenwerts

- Rechenkreise (AD6, AD7) zur Bestimmung der Phasendifferenzen

- einen Adressierer (30) zur Abgabe einer der Phasendifferenz zugeordneten ersten Speicheradresse sowie einer der Phasendifferenz zugeordneten zweiten Speicheradresse;

- ein Speicher (29) zur Bereithaltung der geschätzten möglichen Phasenfehlerwerte unter der gebildeten ersten bzw. zweiten Speicheradresse;

- Rechenkreise (AD10, AD11) zur Bestimmung der Restfehler

- Schaltkreise (54 bis 69 und AD12, AD13 sowie VGL3, VGL4) zur Anpassung des geschätzten Phasenfehlers von entsprechend dem kleineren Restfehler und zur Eingabe des angepaßten neuen geschätzten Phasenfehlers in den Speicher (29) bei der Adresse, bei der der zugrundeliegende vorangehend geschätzte Phasenfehler gespeichert steht.

13. Schaltungsanordnung zur Durchführung des Verfahrens nach einem der Ansprüche 1, 4 oder 5 zur Abgabe des geschätzter Phasenwerts als wahrscheinlichst zum Signalzeitpunkt nT zu empfangender Phasenwert

unter Kompensation der von den eigentlich zu übermittelnden Signalimpulsen ersten voranlaufenden und ersten nachfolgenden Welle hervorgerufenen Zwischensymbolüberlagerung,

gekennzeichnet durch die Kombination der folgenden Merkmale:

- ein Verzögerungsglied (80) mit einer Verzögerung T, dessen Eingang mit den Eingangsschaltkreisen verbunden ist und dessen Ausgang die zum Signalzeitpunkt nT empfangene Phase großes Psi[tief]n abnehmbar macht;

- ein Speicher (Verzögerungsglied 118) zur Bereithaltung des vorangehend ermittelten geschätzten Phasenwerts

- Rechenkreise (AD15 bis AD20) zur Bestimmung der Phasendifferenzen großes Phi[hoch]3 - großes Phi[hoch]1, großes Phi[hoch]3 - großes Phi[hoch]2, großes Phi[hoch]4 - großes Phi[hoch]1, großes Phi[hoch]4 - großes Phi[hoch]2,

- einen Adressierer (103) zur Abgabe von vier Speicheradressen A31, A32, A41 und A42, die den nachstehenden Phasendifferenzkombinationen zugeordnet sind:

großes Phi[hoch]3 - großes Phi[hoch]1, großes Phi[hoch]3 - großes Phi[hoch]2, großes Phi[hoch]4 - großes Phi[hoch]1, großes Phi[hoch]4 - großes Phi[hoch]2,

- ein Speicher (104) zur Bereithaltung der geschätzten möglichen Phasenfehlerwerte unter den gebildeten vier Speicheradressen;

- Rechenkreise (AD23 bis AD26) zur Bestimmung der Restfehler

- ein Vergleicher (113' bis 115'/44') für die vier ermittelten Restfehler zur Auswahl der Phase großes Phi[hoch]1 oder großes Phi[hoch]2, die dem kleinsten der Restfehler entspricht, als Phase

14. Schaltungsanordnung zur Durchführung des Verfahrens nach einem der Ansprüche 1 oder 6 bis 9 zur Abgabe des geschätzten Phasenwerts als wahrscheinlichst zum Signalzeitpunkt nT zu empfangender Phasenwert unter Kompensation der von der ersten voranlaufenden und den zwei ersten den eigentlich zu übermittelnden Signalimpulsen nachfolgenden Wellen hervorgerufenen Zwischensymbolüberlagerung,

gekennzeichnet durch die Kombination der folgenden Merkmale:

- ein erster Adressierer (103) zur Abgabe von vier Speicheradressen A31, A32, A41 und A42, die den nachstehenden Phasendifferenzkombinationen zugeordnet sind: großes Phi[hoch]3 - großes Phi[hoch]1, großes Phi[hoch]3 - großes Phi[hoch]2, großes Phi[hoch]4 - großes Phi[hoch]1, großes Phi[hoch]4 - großes Phi[hoch]2,

- ein erster Speicher (104) zur Bereithaltung der Schätzwerte möglicher erster Phasenfehleranteile die von der Kombination der Phasendifferenzen großes Phi[tief]n+1 - großes Phi[tief]n, großes Phi[tief]n-1 - großes Phi[tief]n herrühren und die bei den gebildeten Adressen A31, A32, A41 und A42 gespeichert werden;

- Rechenkreise (AD23 bis AD26) zur Berechnung der folgenden Restfehleranteile:

- ein Speicher (Verzögerungsglieder 128 und 129) zur Bereithaltung der jeweils vorangehend ermittelten Schätzwerte

- Rechenkreise (AD33, AD34) zur Bestimmung der Phasendifferenzen

- ein zweiter Adressierer (174) zur Abgabe von den Phasendifferenzen zugeordneten Speicheradressen;

- ein zweiter Speicher (175) zur Bereithaltung der Schätzwerte möglicher zweiter Phasenfahleranteile die von der Phasendifferenz großes Phi[tief]n-2 - großes Phi[tief]n herrühren und bei den gebildeten beiden Speicheradressen für gespeichert werden;

- Rechenkreise (AD35 bis AD38) zur Bestimmung der nachstehend angegebenen Gesamtrestfehler:

- ein Vergleicher (113' bis 115'/44') für die vier ermittelten Gesamtrestfehler zur Auswahl der Phase großes Phi[hoch]1 oder großes Phi[hoch]2, die dem kleinsten der vier Restfehler entspricht, als Phase

- erste Schaltkreise (119 bis 144 und AD27 bis AD29 sowie VGL5 bis VGL8) zur Anpassung des ersten geschätzten Phasenfehleranteils bei der Adresse, die der Phasendifferenzkombination im ersten Speicher (104) entspricht, gemäß dem beim vorangehenden Signalzeitpunkt ermittelten Restfehler bezüglich der Phasendifferenzkombination

- zweite Schaltkreise (119 bis 141, AD27, AD28, VGL5 bis VGL8, 181 bis 183, AD40) zur Anpassung des zweiten Phasenfehleranteils bei der Adresse, die der Phasendifferenz im zweiten Speicher (175) entspricht, gemäß dem Restfehler, der beim vorangehenden Signalzeitpunkt bezüglich der Phasendifferenzkombination ermittelt wurde.