CH634186A5 - Verfahren und schaltungsanordnung zur anpassenden phasenauswertung fuer phasentastmodulation. - Google Patents

Description

Erfindung gelöst werden können, erläutert werden. Dazu wird das Intersymbol-Überlagerungsphänomen anhand der Fig. 1A bis D beleuchtet. Fig. 1A stellt in allgemeiner Form das Aussehen eines einzelnen Datenimpulses So dar, wie er durch den Sender in einem Datenübertragungsnetz mit Phasentastung abgegeben wird. Solch ein Impuls wird oft auch als Signalelement bezeichnet, wie z.B. im Kapitel 4 des bereits genannten Buches von Lucky, Salz und Weldon. Die Form eines solchen Impulses ist so ausgewählt, dass sie sich so nahe wie möglich an einen von einem Übertragungskanal abgebbaren Impuls anlehnt. Dabei entspricht in Fig. 1A der Impuls der Übermittlung eines einzelnen Phasenwertes zum Signalzeitpunkt to. Beim dargestellten Beispiel erstreckt sich der Impuls über sechs T Sekunden lange Signalperioden und umfasst eine Hauptwelle bei to, zwei voranlaufende Wellen und zwei nachfolgende Wellen. Die Phase des Impulses bei to steht für die zu übermittelnde Phase. Es ist zu bemerken, dass, obwohl sich der Impuls über sechs Signalperioden erstreckt, eine von Null abweichende Amplitude bei to und Null-Amplituden bei den benachbarten Signalzeitpunkten t_3, t_2> t_i, ti, t2 und t3 auftreten. Somit könnte zum Signalzeitpunkt ti ein anderer Phasenwert durch Übermittlung eines Impulses Si übertragen werden, der ähnlich So, jedoch mit seiner Mitte auf den Zeitpunkt ti ausgerichtet ist. Es ist wohl zu erkennen, dass die Impulse So und Si sich nicht gegenseitig zu ihren Hauptsignalzeitpunkten beeinflussen; bei Annahme eines idealen Übertragungskanals, der weder Rauschen noch Verzerrungen beiträgt, würde eine Ausmessung des zu den Zeitpunkten to und ti empfangenen Signals die Wiedergabe der exakten gesendeten Phasenwerte ermöglichen. Praktisch trägt ein Übertragungskanal jedoch Amplituden- und Phasenverzerrungen bei, so dass die sich am Empfänger ergebenden Impulse verzerrt auftreten.

Fig. 1B stellt den einzelnen Impuls So in durch den Übertragungskanal verzerrter Form dar, wie er am Eingang des Empfängers aufgenommen wird. Der verzerrte Impuls So ist in Fig. 1B als S'o bezeichnet. Es ist dabei zu beachten, dass die Amplitude des Impulses S'o nicht mehr bei den Zeitpunkten t_3, t_2, t i, ti, t2und t3 null ist. Fig. IC stellt den durch den Übertragungskanal verzerrten Impuls Si dar, wobei dieser Impuls als S' i bezeichnet ist. Fig. 1D zeigt den verzerrten Impuls S2, der auf den Signalzeitpunkt t2 ausgerichtet und mit S'2 bezeichnet ist. Während die drei Impulse S'o, S' 1, S'2 in den Fig. 1B bis D einzeln dargestellt sind, ist wohl zu verstehen, dass in Wirklichkeit diese drei Impulse überlagert auftreten und dass als Ergebnis ein Signal zusammengesetzter Form dem Empfänger zugeführt wird. Es ist zu beobachten, dass zu den einzelnen Signalzeitpunkten eine Überlagerung zwischen den Impulsen S'o, S' 1 und S'2 auftritt. Z.B. besteht beim Zeitpunkt to eine Überlagerung zwischen der Hauptwelle von S'o, der ersten nachfolgenden Welle von S' 1 und der zweiten nachfolgenden Welle von S 2. Diese Überlagerung modifiziert die Amplitude des zu den einzelnen Signalzeitpunkten übertragenen Signals und kann zu einer unrichtigen Auswertung der Daten im Empfänger führen. Die Fig. 1A bis D stellen in den Übertragungskanal eingegebene Impulse bzw. die entsprechenden am anderen Ende abgegebenen Impulse dar mit zwei voranlaufenden und zwei nachfolgenden Wellen; die Anzahl dieser Wellen kann in der Praxis sehr verschieden sein, wobei nur einige davon wesentliche Zwi-schensymbolüberlappungen beitragen. Aus den Fig. 1B bis D wird verständlich, dass die Überlagerung die Amplitude der empfangenen Impulse modifiziert; es ist wohl aber auch leicht einzusehen, ohne dass eine mathematische Abhandlung notwendig wäre, dass auch die Phase der Impulse bei den einzelnen Signalzeitpunkten beeinflusst wird.

Es wurde bereits gesagt, dass die vorliegende Erfindung für eine Übertragungsanlage mit Phasentastmodulation ausgelegt ist. Aus diesem Grunde ist das vereinfachte Blockschaltbild eines Phasentastempfängers in der Fig. 2 dargestellt, welcher am Schluss einen Phasenauswerter nach der vorliegenden Erfindung enthält. Zur Förderung des Verständnisses sind nur die Teile des Empfängers dargestellt, welche für die Anwendung der Erfindung wichtig sind. Das über den Übertragungskanal empfangene Signal wird über eine Leitung 1 dem Eingang einer Abtasteinrichtung 2 zugeführt, welche das Signal mit einer Folgefrequenz von K/T Hz abtastet, wobei K eine ganze Zahl ist und 1/T Hz die Signalfolgefrequenz darstellt. Die Abtasteinrichtung 2 gibt vom empfangenen Signal abgetastete Werte zu Zeitpunkten ab, die Vielfache der Signalzeitpunkte sind. Diese Abtastwerte werden einem Analog-Digital-Umsetzer 3 zugeführt, der eine Umwandlung in Digitalwerte durchführt. Die digitalisierten Abtastwerte werden dann einem Hilbert-Trans-formator 4 zugeführt, der über Leitungen 5 und 6 die Phasen-und Quadratur-Komponenten des zu den Signalzeitpunkten empfangenen Signals zur Verfügung stellt. Der Hilbert-Trans-formator 4 ist eine allgemein bekannte Einrichtung, die in der Datenübertragungstechnik bereits eine weite Verbreitung gefunden hat. Praktisch handelt es sich bei einem solchen Transformator um ein digitales Filter mit dem folgenden Übertragungsgang:

H(f) = exp (-j Till) x Vorzeichen von f.

Die beiden vom Hilbert-Transformator 4 abgegebenen Orthogonal-Komponenten werden über die Leitungen 5 und 6 dem Eingang eines Vorauswerters 7 zugeführt, der digital codierte Werte der Phase des zu den Signalzeitpunkten aufgenommenen Signals abgibt. Die Beschreibung eines solchen Vorauswerters ist z.B. in dem Artikel «The Cordic Trigonometrie Computing Technique» von Valder in IRE Transactions on Electronic Computers, Seiten 330 bis 334, September 1959 zu finden. Eine andere Art eines solchen Vorauswerters ist in der französischen Patentanmeldung Nr. 71 47850 vom 21. Dezember 1971 und der entsprechenden DT-OS 22 58 383 beschrieben. Die vom Vorauswerter 7 abgegebenen Phasenwerte werden über eine Leitung 8 dem Eingang eines Phasenauswerters 9 entsprechend der vorliegenden Erfindung zugeführt, der daraus die übermittelten Daten ableitet. Die Phasenwerte werden des weiteren über eine Leitung 10 einer Takt-Wiederge-winnungseinrichtung 11 zugeführt, die daraus Taktsignale zur Definition der Abtastzeitpunkte ableitet. Zahlreiche Ausführungsarten von Takt-Wiedergewinnungseinrichtungen stehen zur Verfügung; ein Beispiel ist in der französischen Patentanmeldung Nr. 76 21564 vom 9. Juli 1976 und in der entsprechenden DT-OS 27 29 312 zu finden. Das gewonnene Taktsignal steuert die Abtasteinrichtung 2.

Im folgenden sollen nun Verfahren und Ausführungsbeispiele der vorliegenden Erfindung in Einzelheiten beschrieben werden. In einer Datenübertragungsanlage mit Phasentastmodulation kann die Phase des empfangenen Signals zu den Zeitpunkten nT, d.h. allgemein zum n-ten Signalzeitpunkt, ausgedrückt werden als :

(1) ¥n = (Dn + en.

Darin sind: ®n die Phase des zum Zeitpunkt nT übertragenen Signals und en der Phasenfehler aufgrund der Zwischen-symbolüberlagerungen, der die empfangene Phase Yn beeinflusst.

In der Gleichung (1) sind die Einflüsse von weiteren Störfaktoren, deren Kompensation nicht im Rahmen der vorliegenden Erfindung liegt, bewusst vernachlässigt.

Das Verfahren nach der vorliegenden Erfindung erlaubt die Einschränkung der Einflüsse der Intersymbolstörungen seitens der ersten voranlaufenden Welle und/oder einer beliebigen Zahl nachlaufender Wellen im Impulsausgabesignal vom Übertragungskanal. Zur Ermöglichung eines leichteren Verständnis-

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ses der vorliegenden Erfindung soll nunmehr die Beschreibung tn (m 2 71/M) mit m = 0,1,(M -1 ) bestimmen.

anhand dreier aufeinanderfolgender Fälle gegeben werden, in denen die Überlagerung seitens der ersten nachfolgenden Die Schreibweise ên (®n-1 ~~ ®') ermöglicht die Zuordnung

Welle als Fall A bezeichnet wird. Dann soll anschliessend der der einzelnen Werte von O' zu den entsprechenden Phasenfeh-Fall B für die erste nachfolgende Welle und die erste voranlau- 5 lern in der Gleichung (4).

fende Welle und schliesslich der Fall C für die erste voranlau- im folgenden wird der Schätzwert eines möglichen Phasen-

fende und die ersten beiden nachfolgenden Wellen betrachtet fehlers immer als geschätzter Phasenfehler bezeichnet.

werden. Aus der Grundlage dieser drei Betrachtungsfälle bereitet es dem Fachmann keine Schwierigkeit, das Verfahren nach Schritt 2

der vorliegenden Erfindung auf eine beliebige Zahl von nach- io Die Phase Ôn, die mit grösster Wahrscheinlichkeit der folgenden Weilen erweitert zu betrachten. Phase <&n des zum Zeitpunkt nT übertragenen Signals ent spricht, ist die Konstellationsphase ®', die den kleinsten Rest-Fall A - Erste nachfolgende Welle fehler ergibt:

Hierzu soll bewusst angenommen werden, dass der Übertragungskanal nur eine für die Zwischensymbolüberlagerung 15 (5) Min! | ën" I= I I bedeutsame nachfolgende Welle zur Hauptwelle abgibt.

Die Phase wird durch einen Überlagerungswert beein-flusst, der von der ersten nachfolgenden Welle mit der Phase Schritt 3

On_, zum Zeitpunkt (n— 1)T herrührt. Der Phasenfehler en Ganz offensichtlich sind die M geschätzten Phasenfehler hängt nur von der Phasendifferenz (On-i - On) ab. Zur Klarstel- 20 nicht im vorhinein bekannt. Entsprechend der vorliegenden lung möge dieser Phasenfehler geschrieben werden als: Erfindung werden sie in einer anpassenden Weise bestimmt. Im

Schritt 2 wurde eben angenommen, dass die Phase 4>n die Phase £n (On-1- ®n)- <£' der Konstellation ist. Eine neue Schätzung eines der mögli chen Werte des Phasenfehlers für den Zeitpunkt (n+ 1)T wird In einer Übertragungsanlage mit Phasentastmodulation mit 25 entsprechend dem folgenden Ausdruck erlangt:

M Phasen kann der zu jedem einzelnen Signalzeitpunkt übertragene Phasenwert einen Wert aus einer begrenzten Zahl von (6) ên+1 ($„_]-,(<!)„—j-O')-)- |iën'

M gegebenen Werten annehmen. Eine solche Phasenwert-

menge wird desweilen auch als Konstellation bezeichnet. Die Darin ist (i eine kleine positive Konstante, die z.B. eine

M Phasen der Konstellation können geschrieben werden als: 30 negative Potenz von 2 sein kann.

Es ist zu beachten, dass für jeden Signalzeitpunkt ein eigener geschätzter Phasenfehler zu behandeln ist. Z.B. gilt

O1 miti = 0,1,2,...(M-1).

$n_t- O' = jt/M

Als Beispiel dafür sei angegeben: 35

für den Zeitpunkt (n+ 1)T; dann werden folgende Schätzwerte

(2) <P' = 12 ti/M 1 = 0,1,2,... (M—1). verwendet:

Die Phasendifferenz ( On-i ~ ®n) kann ebenfalls M verschie- gn+1 (m 2 jt/M) = Ê„ (m 2 7t/M) mit m^mj dene Werte annehmen: 40

und

(3) <&„-!— On = m2n/M m = 0,1,...(M-1).

gn+1 (mi.2 n/M) wie durch (6) definiert.

Der Phasenfehler en (<&n-i_ ®n) kann ebenfalls M mögliche Werte annehmen: 45 Schritt 1 der vorgenannten Arbeitsweise erfordert theore tisch die Berechnung von M Restfehlern entsprechend Glei-e„ (m 2 ji/M) m = 0,1,... (M -1 ). chung (4). Praktisch kann unter Bestimmung der beiden Vn nächstliegendsten Phasen der Konstellation die Berechnung In Übereinstimmung mit der Auswertung nach der vorlie- von M Restfehlern auf die beschränkt werden, die für diese bei-genden Erfindung wird für den Zeitpunkt nT ein geschätzter 50 den Phasen in Frage kommen. Dies ist möglich mittels einer Wert $n-i für die Phase <Dn_i und Schätzwerte en (m 2 Jt/M) der Schaltungsanordnung gemäss Fig. 3, die noch beschrieben M möglichen Werte des Phasenfehlers betrachtet. Dabei wird.

umfasst das Verfahren nach der Erfindung die folgenden Schritte:

55 Fall B - Erste voranlaufende und erste nachfolgende Welle Schritt 1 Das Verfahren nach der vorliegenden Erfindung soll nun

Dieser umfasst die Berechnung von M Restfehlern: unter Betrachtung des Falles weiterbeschrieben werden, dass

^ die erste voranlaufende Welle und die erste nachfolgende

(4) en'= O1- e„ (On_i - O1) mit 1 = 0,1,... (M-1). Welle des Übertragungskanal-Ausgangssignals wesentliche

^ 60 Zwischensymbolüberlagerungen beitragen. In diesem Falle

Darin ist: en (fl>n-i~ $') ein geschätzter Wert von wird die Phase durch eine Überlagerungsgrösse beeinflusst,

En (®n-i- ®')- die von der ersten nachfolgenden Welle mit der Phase Ón_i und

Es ist zu beachten, dass die Schätzwerte der möglichen der ersten voranlaufenden Welle mit der Phase 0>n+, zum Zeit-Werte des Phasenfehlers, d.h. die geschätzten Phasenfehler punkt (n+ 1)T herrührt. Der Phasenfehler, der jetzt die empfan-

A 65 gene Phase Y,, verfälscht, hängt von den Phasendifferenzen

ên (®n-i- O1) mit 1 = 0,1,..., (M-1), (®n+i— ®n) und (<!>„-1 - On) ab. Diese sollen z.B. sein:

die geschätzten Phasenfehler

®„+i -On = j27t/M mitj = 0,l,...(M-l)und

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On-i — ®n = k 2 ti/M mitk = 0,l,...(M—1). Fig. 4, die noch beschrieben wird, ermöglicht.

Der Phasenfehler e„ kann geschrieben werden als: Fall C - Erste voranlaufende Welle und die ersten beiden nach folgenden Wellen sn = 6n (®n+i On, ®n-i ~ ®n) 5 Soweit die Zwischensymbolüberlagerung durch diese Wel len bewirkt wird, wird die Phase durch die Impulse mit den -Da jede der beiden Phasendifferenzen ®n+1 - ®n und Phasen ®n+i, On_i und On_2 beeinflusst. Der Phasenfehler hängt

<!>„_ i - ®n M Werte annehmen kann, wird der Phasenfehler M2 dabei ab von den Phasendifferenzen Werte annehmen können.

Zu Bestimmung von <&„ soll angenommen werden, dass die to (<J>n+i-<!>„). (<&n-i-<J>n) und (®n-2"~ ®n)

empfangenen Phasen^Fn+, und^Fn verfügbar sind, wie ebenfalls auch der Schätzwert 3>n_i der Phase On_i und Schätzwerte der Z.B. gilt dabei das Folgende:

M2 Phasenfehler. Es ist zu beachten, dass die Verfügbarkeit von voraussetzt, dass der Wert der Phase 3>n zum Signalzeit- d)n+1- ®n = j 2 n/M j = 0,1,... (M-1)

punkt (n+ 1)T bestimmt wird. Das Verfahren nach der Erfin- is dung umfasst die folgenden Schritte: 0N_j-4>n = kM/27t k = 0,1,...(M-1)

Schrittl ®n_2-®n = s M/2 71 s = 0,1,...(M-1)

Während die Phase 4>n+I unbekannt ist, müssen die M2 Restfehler berechnet werden: 20 Während jede dieser Phasendifferenzen M bestimmte

^ Werte annehmen kann, kann der Phasenfehler M3 bestimmte

(7) gnj' = - <J>' — §n (<$— ®n-i~ O1) Werte annehmen.

Wenn jedoch die zweite nachfolgende Welle klein mit j, 1 = 0,1,... (M—1). gegenüber der ersten voranlaufenden und der ersten nachfol-

Darin stellt ®j die M Phasen der Konstellation dar, die ®n+i 25 genden Welle ist (was in der Praxis normalerweise der Fall ist), annehmen kann. lässt sich eine gute Näherung des Phasenfehlers folgendermas-

sen ausdrücken:

Schritt 2

Die Phase <Sn, die mit grösster Wahrscheinlichkeit der (io) en = 0n (®n+1- ®n, ®n_, - ®n) + %n ( ®n_2- On)

Phase ®n entspricht, ist die Phase ®p der Konstellation, die den 30

kleinsten Restfehler ergibt. Der Phasenfehler erscheint in der Gleichung (10) als

Summe von zwei Phasenfehlerwerten.

(8) Minj,l|Ëi'| = |gnjp|-®n = ®P Um® „ zu erzielen, soll angenommen werden, dass die emp fangenen Phasen xFn+1 und ¥„ verfügbar sind und ebenso die Schritt 3 35 geschätzten Phasen Ô„_i, &n-2 und die Schätzwerte der beiden

Wie im Schritt 3 für den Fall A werden die geschätzten Pha- Grössen der möglichen Phasenfehler:

senfehler anpassend bestimmt.

Die direkte Anwendung des anpassenden Verfahrens nach §n(®n+1-®n,®n_,-®n) und %n(On-2-®n)

Fall A auf den Fall B ergibt entsprechend (6):

A ~ « 40 In diesem Falle werden nach der vorliegenden Erfindung

0n+i( On+i - Ôn, Ôn-1 - Ô„) = die folgenden Schritte durchgeführt:

Ön(®n+1- On, 0„—! 6n) + P-En' } Schritt 1

Dieser umfasst die Berechnung der Restfehler

Darin ist en' der kleinste Restfehler. 45

Der vorgenannte Ausdruck hängt von der Phasendifferenz (H) gnji=_<j)i_0n(<I,j—<J)'3ôn_, -®I)-Xn (Ô„-2- <&') <Dn+1 - <Sn ab, welche noch unbestimmt ist, da ®n+1 unbekannt ist. Daraus ergibt sich,dass für den Fall B vorzugsweise die mitj.l = 0,1,...(M-1).

Anpassung nach der folgenden Gleichtung (9) durchgeführt wird: 50 Zu beachten ist:

(9) 0„+, ën^ênj'-Xn^n-z-®1)

0n (Ôn- ®n-i, On—2 Ôn-|) + p.ën-1 Darin ist ënj' der im Schritt I von Fall B gewonnene Restfeh-

551er; er ist jedoch im Falle C nur ein Teil des Restfehlers insge-

Darin ist en_i der Restfehler, der beim vorangehenden samt.

Signalzeitpunkt beobachtet wurde und der der Kombination der beiden Phasendifferenzen <î>„- Ôn-1> Ôn-2- Ôn_t ent- Schritt 2

spricht, und |i. eine kleine positive Konstante, die eine negative Die Phase ®n, die mit grösster Wahrscheinlichkeit der

Potenz von 2 sein kann. 60 Phase ®n entspricht, ist die Phase der Konstellation, die den

Es ist zu beachten, dass wie im Fall A nur einer der M2 kleinsten Restfehler ënj' ergibt.

geschätzten Phasenfehler für jeden Signalzeitpunkt angepasst wird; die anderen geschätzten Werte bleiben unverändert. Schritt 3

Wie im Fall A kann die Zahl der im Schritt 1 zu berechnen- Die zwei geschätzten Phasenfehlerwerte 0n und %n werden den Restfehler reduziert werden unter Bestimmung der beiden 65 einzeln auf anpassende Weise bestimmt.

Phasen der Konstellation, die am nächsten zu Yn+1 und Yn lie- Der Wert 8„ wird wie im Schritt 3 des Falles B angepasst, gen, und unter Berechnung nur der Restfehler, die für diese bei- mit der Ausnahme jedoch, dass ën_i für 2n_i eingesetzt wird,

den Phasen gelten, wie dies die Schaltungsanordnung gemäss Die Gleichung (9) wird dann zu:

(9') §n+1 (Ô„- ôn_2- $n_i) =

Sn (^n- $n-l, ân-2- $„_,) + |1 ën-,

Darin sind ën_i der Restfehler, der zum vorangehenden Signalzeitpunkt beobachtet wurde und der der Kombination der Phasendifferenzen Ôn- Ôn_i und Ôn_2_ $n-i entspricht,

und n eine kleine positive Konstante, die einer negativen

Potenz von 2 gleichen kann. _

Der Ausdruck wird wie folgt angepasst: Um abzusichern, ,0 hend anhand der Fig. 3 bis 5 erläutert werden.

dass die Anpassung des Ausdrucks und des Ausdrucks 0n bezüglich (9') kohärent sind, wird ein neuer Wert für %„ entspre-

Fig. 3 - Fall A

Zuerst soll ein Ausführungsbeispiel beschrieben werden,

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Kombination der Phasendifferenzen

®n— <&n-l>$n-2~ ^„-1 3>n_(N+1)— Ôn_)

5 abhängig vom Restfehler, der beim vorangehenden Signalzeitpunkt zu beobachten war und der der angegebenen Kombination von Phasendifferenzen entspricht.

Ausführungsbeispiele von Phasenauswertungsanordnungen entsprechend der vorliegenden Erfindung sollen nachstechend der nachstehenden Gleichung (12) gewonnen: (12) £n+I (Ôn_3- Ô„-,) = x„(ên_3- Ôn_,) + nën-,

Darin ist ën_i der Restfehler, der zum vorangehenden Signalzeitpunkt zu beobachten war und der der Kombination der Phasendifferenzen

Ôn - und Ôn—2- Ôn-i

«ï»1 mit 1 = 0,1,2,3.

15 das sich verwenden lässt zur Durchführung des Verfahrens gemäss Fall A unter Bestimmung von zwei Phasen der Konstellation, die am nächsten zur empfangenen Phase liegen. Dafür soll eine Anlage mit Vierphasen-Tastmodulation betrachtet werden.

20 Die zu den einzelnen Signalzeitpunkten übertragene Phase kann eine von vier Phasenlagen der Konstellation annehmen, was sich wie folgt schreiben lässt:

entspricht.

Nur ein Wert für die beiden Ausdrücke 0n und xn wird zu den einzelnen Signalzeitpunkten angepasst; die anderen 25 Schätzwerte bleiben unverändert. Ein Beispiel dafür: O1 = 0, Till, % und 3 nl2

Was vorangehend jeweils abschliessend bezüglich der Fälle Die zum Zeitpunkt nT empfangene und gesendete Phase A und B genannt wurde, gilt ebenfalls für den Fall C und für die sollen als ¥„ und On bezeichnet werden.

in Fig. 5 dargestellte Schaltungsanordnung, die noch beschrie- Die Phasendifferenz (<£„_,- On) kann vier bestimmte ben w 'rd. 30 Werte annehmen:

Der Fachmann wird leicht einsehen, dass die Phasenauswertungsmethode, die voranstehend anhand der Fälle A bis C <&n-i - On = 0, %/2, n und 3 n/2.

beschrieben wurde und die anhand der Erläuterungen der Fig. 3

bis 5 noch weiter betrachtet werden soll, auch für die Kompen- Der Phasenfehler kann ebenfalls die folgenden Werte sation der Auswirkungen der Intersymbolstörungen lediglich 35 annehmen:

durch die erste voranlaufende Welle und/oder eine beliebige

Zahl nachfolgender Wellen verwendet werden kann. en (d>n_t - ®i) mit 1 = 0,1,2,3

Das Verfahren nach der vorliegenden Erfindung kann in allgemeinster Form wie nachstehend erläutert definiert werden. Aus Gründen der Klarheit soll dies wie folgt geschrieben Um Verwechslungen bezüglich der Fälle A und B zu vermei- 40 werden:

den, sind einige Bezeichnungen abgeändert worden.

Wenn die Zwischenymbolüberlagerung nur durch N nach- sn(0), e„ (nJ2), n (n) und sn(3n/2)

folgende Wellen hervorgerufen wird, umfasst die Methode nach der vorliegenden Erfindung die folgenden Schritte: Es wird angenommen, dass zum Signalzeitpunkt nT der

- Berechnung von wenigstens zwei Restphasenfehlern 45 geschätzte Wert gegeben ist in Verbindung mit Schätz-

- . werten der möglichen Phasenfehler, d.h. der geschätzten Pha-

Ê„L-=lPn-0L-ÊnL(<ï>n-i-<ï)L>(I)n-2-<ï)1v--, <I>n-N-<&L). senfehler:

worin <DL die Phasen der Konstellation und ÊnL die geschätzten Ên(0),ên(W2),ên(7i) und s„(3tz/2)

Phasenfehler sind; 50

- Vergleich der so gewonnenen Restfehler miteinander; E>ie der vorliegenden Erfindung entsprechende Methode,

- Wahl der Phase der Konstellation als Phase On, die den klein- jjg jn <jer Schaltungsanordnung gemäss Fig. 3 durchgeführt sten Restfehler ergibt; Ä wird, ist die folgende:

- Anpassung des geschätzten Phasenfehlers der Phase Ön, der den kleinsten Restfehler enthält. 55 Schritt 1

Wenn die Zwischensymbolüberlagerung durch die erste Um den bereits beschriebenen Schritt 1 des Falles A direkt voranlaufende Welle und N nachfolgende Wellen hervorgeru- durchzuführen, ist die Berechnung der vier Restfehler erforder-

fen wird, dann umfasst die Methode nach der vorliegenden Erfindung die folgenden Schritte:

- Berechnung von wenigstens zwei Restfehlern lieh:

60 (13) £„' = (Ôn-i- O1) mit 1 = 0,1,2,3.

È„|L=*Fn - <DL- Ên'H®1 - 0L,Ôn_ ! - 0L,.. .,<P„-n - <DL),

Praktisch kann dieser erste Schritt aufgeteilt werden in zwei Unterschritte:

worin und ®L die Phasen der Konstellation sind;

- Vergleich der so gewonnenen Restfehler miteinander; 6s Unterschritt 1-1

- Wahl der Phase der Konstellation als Phase Ôn, die den klein- Dieser umfasst die Auswahl der Phasen der Konstellation, sten Restfehler ergibt; die der empfangenen Phase ¥„ am nächsten liegen; diese bei-

- Anpassung des geschätzten Phasenfehlers entsprechend der den Phasen mögen bezeichnet werden als O1 und ®2.

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Unterschritt 1-2

Dieser umfasst die Berechnung der beiden Restfehler:

(14) -3>l)

5

(15) 8n2 = ¥n-®2-Ên(Ôn-,-®2)

Schritt 2

Dieser umfasst die Auswahl der Phase O1 oder ®2 als Phase ®„ nach dem Gesichtspunkt, welche der beiden wählbaren Pha-10 sen den kleineren Restfehler ergibt.

Schritt 3

Ein neuer Schätzwert für einen der vier möglichen Phasenfehler wird entsprechend Gleichung (6) wie folgt geschrieben 15 erzielt:

(16) sn+1 - Ôn) = sn(Ôn_, - ên) + p. ë„i

Darin ist en' = £„' wenn ®n = O1 und £n"== ën2 wenn ®n = O2.

20

Die anderen Schätzwerte der möglichen Phasenfehler bleiben unverändert.

Wenn z.B. Ôn = ®1 = 0 und Ôn_i = 7t/2 ist, ergibt sich: 25

ên+l(7l/2) = En{ 71/2) + (1 ën1 8n+l(7l) = ën(rc)

en+i(3 ti/2) = ê„(3 ti/2)

8n+i(0) = En(0)

30

Die geschätzten Werte ên+i (0), en+i (ti/2), en+i (n) und 35

cn+i(3 7t/2) werden beim nächsten Signalzeitpunkt zur Findung von Ôn+i verwendet.

Nun soll die Schaltungsanordnung gemäss Fig. 3, die das vorbeschriebene Verfahren verwendet, beschrieben werden.

40

Gewinnung von On (Schritte 1 und 2)

Die empfangene Phase ¥„, die durch den Vorauswerter 7 gemäss Fig. 2 abgegeben wird, gelangt über die Leitung 8 zu einer Auswahllogik 20, die über Leitungen 21 und 22 die Phasen <&' und O2 aus der Konstellation abgibt, die am nächsten zu 45 liegen. Im gewählten Beispiel umfasst die Konstellation vier Phasen, nämlich 0, ti/2, ti und 3 jt/2, die in der nachstehenden Weise Bitpaaren, sog. Dibits, zugeordnet sind:

Phase Bitpaar Phase Bitpaar

0 00 71 10

7t/2 01 3 n/2 11

50

Die Auswahllogik 20 gibt die Phasen O1 und ®2 ab unter Bestimmung der Vorzeichen von *Fn— n/2, n und 55

x¥„—3n/2.

Dazu wird die auf der Leitung 8 anstehende Phase ^ parallel den Pluseingängen dreier Binäraddierer ADI, AD2 und AD3 zugeführt, deren Minuseingängen die binär codierten Werte 7t/2,71 bzw. 3 n/2 zugeführt werden. Die Ausgänge der 60 Addierer ADI, AD2 und AD3 führen zu den Eingängen dreier Vorzeichendetektoren 23,24 und 25, die das Vorzeichen der Werte *P„- n/2, n bzw. ¥„-3 nl2 abgeben. Die Vorzeichendetektoren 23 bis 25 geben ein 0-Bit ab, wenn sie ein negatives Eingangssignal empfangen, und ein 1-Bit, wenn das Ein- 65 gangssignal positiv ist.

Die Ausgaben der Addierer ADI bis AD3 werden darauf mittels eines 2-Bit-Binäraddierers AD4 addiert, dessen Ausgang zwei Bits abgibt, die dem codierten Wert von O1 auf der Leitung 21 entsprechen. Die Phase ®2 wird mittels einer Modulo-4-Addition von 1 zum codierten Wert von O1 mittel seines 2-Bit-Addierers AD5 gewonnen. Der Ausgang von AD5 ist mit der Leitung 22 verbunden. Die Auswahllogik 20 führt den Unterschritt 1-1 durch.

Der Unterschritt 1-2 umfasst die Restfehlerberechnung von ën1 und ë„2 entsprechend Gleichungen (14) und (15). Dazu müssen zuerst die geschätzten Phasenfehler en (&n-i_ O1) und e„(<î>n_i- <D2)bestimmt werden. Die zur Bestimmung der Phasenfehler en (<î>n_] - <J>]) und'èn (4>n-i - <E>2) zu betrachtenden Phasendifferenzen sind ®n-i~ und ®2- Um diese zu berechnen, wird die Phase O1 über die Leitung 21 dem Minuseingang eines 2-Bit-Binäraddierers AD6 zugeführt, dessen Pluseingang über eine Leitung 26 mit zwei Bits gespeist wird, die dem codierten Wert der Phase ®n_i entsprechen. Die Phasendifferenz Ô„_i - O1 wird über den Addierer AD6 zur Leitung 27 gegeben. Ähnlich wird die Phase ®2 über die Leitung 22 zum Minuseingang eines 2-Bit-Binäraddierers AD7 gegeben, dessen Pluseingang die Phase Ô„-i über die Leitung 26 zugeführt wird. Die Phasendifferenz Ô„-i ~ ®2 wird von AD7 zur Leitung 28

tegeben. Die codierten Phasendifferenzen ®„-i~ O1 und - <E>2 stellen die Adressen der beiden geschätzten Phasenfehler £n (Ô„_ 1 — O1) und ên (On_i - ®2) in einem vierstelligen Speicher 29 mit beliebigem Zugriff dar. Die Phasendifferenzen <Ün_!- und ®2 auf den Leitungen 27 und 28 werden einem Adressierer 30 zugeführt, der den Speicher 29 adressiert. Es ist für einen Fachmann leicht einzusehen, wie der Adressierer 30 die beiden auf den Leitungen 27 und 28 anstehenden Adressen nacheinander verwendet. Die aus dem Speicher 29 auslesbaren geschätzten Phasenfehler ên (Ôn_,- O1) und ên (Ôn-i - (P2) sind auf Leitungen 31 und 32 dann verfügbar. Das Ausgangsregister des Speichers 29 ist in der Figur nicht besonders dargestellt; es ist wohl aber leicht einzusehen, dass die geschätzten Phasenfehler nacheinander aus dem Speicher ausgelesen werden und in einem puffernden Register zwischengespeichert werden können, worauf sie dann auf den Leitungen 31 und 32 gleichzeitig verfügbar sind. Die Gleichungen (14) und (15) erfordern die Berechnung der Grössen *Fn- O1 und ¥n-®2. Dazu stehen die Phasen O1 und ®2 codiert auf den Leitungen 21 und 22 zur Verfügung; sie werden in Bogenmasse durch Multipikation mit7i/2 umgerechnet. Die Phase O1 wird dazu über eine Leitung 33 einem Multiplizierer 34 zugeführt, dessen anderem Eingang der Wert ti/2 eingegeben wird. Die Phase ®2 wird über eine Leitung 35 einem Multiplizierer 36 zugeführt, dessen anderem Eingang ebenfalls n/2 eingegeben wird. Während die beiden Phasenwerte O1 und ®2 durch je zwei Bitpaare definierbar sind, lässt sich diese Multipikation auch durch zwei Additionen oder durch eine Tabellenauslesung ersetzen. Der Wert *Fn- $' wird mittels eines Addierers AD8 berechnet, dessen Minuseingang mit dem Ausgang des Multiplizierers 34 verbunden ist und dessen Pluseingang über eine Leitung 37 die Phase Tn zugeführt wird. Der Wert l'n- <52 wird mittels eines Addierers AD9 berechnet, dessen Minuseingang mit dem Ausgang des Multiplizierers 36 verbunden ist und dessen Pluseingang die Phase ¥n über die Leitung 37 zugeführt wird. Der Wert O1 vom Ausgang des Addierers AD8 wird über eine Leitung 38 dem Pluseingang eines Addierers AD 10 zugeführt, dessen Minuseingang über die Leitung 31 der geschätzte Wert ên(®n-i~ O1) vom Speicher 29 zugeführt wird. Der Addierer 10 gibt über eine Leitung 39 den Restfehler en' gemäss Gleichung (14) ab. Der Wert ®2 vom Ausgang des Addierers 9 wird über eine Leitung 40 zum Pluseingang eines Addierers ADI 1 geführt, dessen Minuseingang über die Leitung 32 der Schätzwert ên (Ô„-i- ®2) vom Speicher 29 eingegeben wird. Der Addierer i 1 gibt über eine Leitung 41 den Restfehler en2 entsprechend Gleichung (15) ab. Die Addierer AD6 bis ADI 1, der Adressierer 30 und der Speicher 29 dienen somit zur Ausfüh-

11

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rungdes Unterschrittes 1-2.

Schritt 2 umfasst den Vergleich der Restfehler En1 und 2„2 und wählt aus, welche der Phasen O1 bzw. ®2 den kleineren Restfehler ergibt. Die beiden Restfehler werden über die Leitungen 39 und 41 einem Adresswähler 42 zugeführt, der die Adresse im Rückblick auf den kleineren ermittelbaren Restfehler auswählt. Ein Ausführungsbeispiel eines solchen Adresswählers 42 ist in der Fig. 3C dargestellt, die noch beschrieben wird. Ein Wert, der der Phasendifferenz <î>n-i_ $n entspricht, steht auf der Ausgangsleitung 43 des Adresswählers 42 an. Die Phasendifferenz auf der Leitung 43 wird mit den Pha sendifferenzen Ôn_i - O1 und ®n_i - ®2 verglichen, die jeweils auf den Leitungen 27 und 28 verfügbar sind. Der Vergleich erfolgt in einer Vergleicheranordnung 44, die die Phase G>„ abgibt. Der Wert dieser Phase ist

<Dn = <D'

wenn Ö,

n-l

• <D„ =

n-l

■ 3»1 bzw.

®n = <ï>2 wennôn-i-Ôn = Ôn-i~ O2

In der Vergleicheranordnung wird die Phasendifferenz $n-i ~ $n parallel über die Leitung 43 zwei Vergleichern VGL1 und VGL2 zugeführt, deren zweiten Eingängen die Phasendifferenzen ôn_i - O1 und Ô„_i - <52 über Leitungen 45 bzw. 46 zugeführt werden.

Die Vergleicher VGL1 oder VGL2 geben ein 1-Bit dann ab, wenn die beiden jeweils zugeführten Werte gleich sind. Die Ausgänge dieser Vergleicher weden dann dem Eingang zweier UND-Glieder 47 und 48 zugeführt, deren zweite Eingänge mit den Phasenwerten O1 und <E>2 über Leitungen 49 und 50 gespeist werden. Die Ausgänge der UND-Glieder 47 und 48 führen zu den Eingängen eines ODER-Glieds 51, welches einen 2-Bit-Aus-gangswert abgibt, der den codierten Wert der Phase ®n darstellt. Der Ausgang des ODER-Glieds 51 führt über eine Leitung 52 zum Datenausgang des Phasenauswerters entsprechend der vorliegenden Erfindung. Die Phase Ôn wird des weiteren über die Leitung 52 zum Eingang eines Verzögerungsglieds 53 weitergeführt, welches eine Verzögerung von T Sekunden aufweist und den Phasenwert Ôn_j über die Leitung 26 verfügbar macht.

Anpassende Auswertung (Schritt 3)

Die anpassende Art und Weise, in der die geschätzten neuen Phasenfehlerwerte entsprechend Gleichung (16) bestimmt werden, soll nun beschrieben werden. Die Werte Ôn-i~ O1, Ôn-i- ®2,ên1 und en2 werden in Verzögerungsgliedern 54,55,56 und57 während der Zeit gespeichert, in der die Bestimmung von ô„ stattfindet. Der anzupassende geschätzte Phasenfehler entspricht der Phasendifferenz <î>n-i- $n- Die Adresse dieser Phasendiffernz, die effektiv ihrem Wert entspricht, wird mittels eines Addierers AD12 berechnet, dessen Minus- und Pluseingang die Phase ®n über eine Leitung 58 und die Phase ®n-b mittels eines Verzögerungsglieds 59 aus der Phase ®„ abgeleitet, zugeführt werdenJDie seitens des Addierers AD 12 ermittelte Phasendifferenz Ôn-i - $n wird über eine Ausgangsleitung 60 abgegeben und mit den Phasendifferenzen 4>n-i ~ und $n-i - ®2 verglichen, die auf Leitungen 61 und 62 von den Verzögerungsgliedern 54 und 55 anstehen. Die Phasendifferenz ®n-i_ wird mit Ô„-i~ in einem Vergleicher VGL3 und ®n-i~ ®2 in einem Vergleicher VGL4 verglichen. Die Vergleicher VGL3 und VGL4 sind den Vergleichern VGL1 und VGL2 identisch aufgebaut. Die Ausgangssignale vom VGL3 und vom Verzögerungsglied 56 werden einem UND-Glied 63 zugeführt, die Ausgaben des Vergleichers VGL4 und des Verzögerungsglieds 57 dagegen einem UND-Glied 64. Die Ausgänge der beiden UND-Glieder 63 und 64 sind mit den Einengen eines ODER-Glieds 65 verbunden. Wenn ®n_i - ®n = n_i - O1 (VGL3) ist, dann wird der Restfehler über den

Ausgang desODER-Glieds 65 abgegeben; wenn dagegen ®n-i - <p„ = ôn_i - ®2 (VGL4) ist, dann wird der Restfehler en2 abgegeben. Die Phasendifferenz Ôn_t- Ôn wird des weiteren über eine Leitung 66 dem Adressierer 30 des Speichers 29 zuge-5 führt, womit der geschätzte Phasenfehler en (On_i - ®„) aus dem Speicher ausgelesen wird. Dieser geschätzte Phasenfehler wird dann über eine Leitung 67 abgegeben und dem Pluseingang eines Addierers AD 13 zugeführt. Der Restfehler en' vom Ausgang des ODER-Glieds 65 wird mittels eines Multiplizie-io rers 68 mit der Konstanten jx multipliziert und dem anderen Pluseingang des Addierers 13 zugeführt. Für das betrachtete Beispiel wurde ein Wert |i = Vìi gewählt; die Multiplikation wird somit durch eine Versetzung von vier Bits nach rechts möglich. Einjieuer Wert des geschätzten Phasenfehlers 15 ên+1 (Ôn_, - q>„) wird vom Ausgang des Addierers AD 13 abgegeben. Dieser Wert wird in den Speicher 29 über ein Eingangsregister 69 eingegeben und bei der Adresse <ì>n_i - Ôn unter Steuerung eines Lese-/Schreibsignals aufeiner Leitung L/S eingespeichert. Die Bestimmung der Phase ®„+i kann dann zum 20 Zeitpunkt (n+l)T erfolgen.

Ein Ausführungsbeispiel des Adresswählers 42 soll nun anhand der Fig. 3C beschrieben werden. Die Restfehler enx bzw. en2 auf den Ausgangsleitungen 39 und 41 der Addierer AD 10 und ADI 1, werden jeweils Schaltkreisen 70 und 71 zugeführt, 25 die den Absolutwert der zugeführten Werte abgeben. Diese Schaltsignalkreise bestehen einfach aus Registern, die das Vorzeichensignalbit maskieren. Der absolute Wert | en21 vom Schaltkreis 71 wird mittels eines Addierers AD14 vom Absolutwert | £n21 vom Schaltkreis 70 subtrahiert und das Vorzeichen 30 der gebildeten Differenz wird mittels eines Vorzeichendetektors 72 bestimmt; dabei wird von diesem ein 0-Bit bei negativer Differenz und ein 1-Bit bei positiver Differenz abgegeben. Das Ausgangssignal des Vorzeichendetektors 72 wird direkt dem Eingang eines UND-Glieds 73 und über einen Inverter 74 dem 35 Eingang eines UND-Glieds 75 zugeführt. Die Phasendifferenz ®n-i - ®2 vom Ausgang des Addierers AD7 wird dem anderen Eingang des UND-Glieds 73 und die Phasendifferenz &n-i - O1 vom Ausgang des Addierers AD6 dem anderen Eingang des UND-Glieds 75 zugeführt. Die Ausgänge der UND-Glieder 73 40 und 75 sind mit einem ODER-Glied 76 verbunden, dessen Ausgang über die Leitung 43 die Adresse abgibt, die dem kleineren der beiden Restfehler ên' und e„2 entspricht.

Fig. 4-Fall B

45 Fig. 4 illustriert ein Ausführungsbeispiel des Phasenauswerters nach der vorliegenden Erfindung, der zur Durchführung des Verfahrens für den Fall B geeignet ist; dabei wird die Bestimmung zweier Phasen der Konstellation durchgeführt, die am nächsten zu den empfangenen Phasen und Yn+1 lie-50 gen. Die angenommene Übertragungsanlage soll wiederum mit 4-Phasen-Tastmodulation mit der folgenden Konstellation betrieben werden:

55

®' miti = 0,1,2,3 Als Beispiel: = 0, Till, jt, 3 jt/2.

60 Die Phasendifferenzen ®n+1 ~ ®n und ®„x i - ®n können die folgenden Werte annehmen:

®n+I- ®n = 0,7i/2,ji,37t/2

65 ®n-l- ®n = 0. n/2,71, 3 %I2

Der Phasenfehler e„, der die empfangene Phase ¥„ beeinflusse hängt von den Phasendifferenzen ®n+i~ und

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12

<ï>n_i - ®n ab. Der Phasenfehler en lässt sich schreiben: en = e„(On+,-®n>a>n-l-®n)

Da die Phasendifferenzen ®n+! - und ®„_i - ®njede vier bestimmte Werte annehmen können, kann der Phasenfehler insgesamt sechzehn bestimmte Werte annehmen.

Entgegen dem Fall A erfolgt die Phasenauswertung von ®n zum Zeitpunkt (n+ 1)T im Fall B, da beide empfangenen Phasen und ¥„+) erst bekannt sein müssen. Es wird angenommen, dass der geschätzte Wert <î>n_i und die sechzehn Schätzwerte 0n(®n+i- ®n.®n-i- ®n) verfügbar sind.

Die Methode nach der vorliegenden Erfindung wird in der Schaltungsanordnung gemäss Fig. 4 wie folgt ausgeführt:

Schritt 1

Zur direkten Ausführung des vorangehend beschriebenen Schritts 1 des Falls B ist es erforderlich, die sechzehn Restfehler zu berechnen:

(17) mit j, 1 = 0,1,2,3.

Darin steht ®J für die vier Phasen der Konstellation. Praktisch kann der Schritt 1 wieder in zwei Unterschritte aufgeteilt werden:

Unterschrift 1-1

Dieser umfasst die Auswahl der beiden Phasen der Konstellation, die am nächsten zur empfangenen Phase ¥n liegen, welche als ®' und ®2 bezeichnet werden, und der zwei Phasen der Konstellation, die als nächste zur Phase *Pn+i liegen, welche als ®3 und <t>4 bezeichnet werden sollen.

Unterschritt 1-2

Dieser umfasst die Berechnung der vier Restfehler:

(18) V1 = - §„(®3 - «D'A-i ~ <&')

(19) IV2 = Wn - 02 - §n (4>3 - $2, $„-t - <D2)

(20) en41 = ¥„ - O1 - (<P4 - <&', #„_! - O1)

(21) Ën42 = ¥n - <D2 - 0n (®4 - ®2, ®„-, - ®2)

Schritt 2

Wenn der kleinste Restfehler en31 oder 2n41 ist, dann ist ®n = Wenn der kleinste Restfehler sn32 oder ï„42 ist, dann ist ên = ®2.

Schritt 3

Ein neuer geschätzter Phasenfehlerwert wird entsprechend der nachfolgenden Gleichung (22) gewonnen:

(22) Ô„+1(®n-Ôn-,,Ôn-2-$„_,) =

0„(®n- Ô„-,,ê„-2- ®n-l) + H.Sn-1-

Darin ist en_! der beim vorangehenden Signalzeitpunkt beobachtete Restfehler, der der Kombination der Phasendifferenzen <!>„- <&„_!, ®n-2— ®n-i entspricht.

Die anderen geschätzten Phasenfehler bleiben unverändert

Nun soll anhand der Fig. 4 ein Ausführungsbeispiel für das gewählte Verfahren beschrieben werden.

Gewinnung von ®n (Schritte 1 und 2)

Es wurde erwähnt, dass die Gewinnung von ®n jetzt zum Zeitpunkt (n-l- 1)T stattfindet, wenn die Phase *Fn+1 empfangen ist. Die empfangene Phase HVm wird über die bekannte Leitung

8 einem Verzögerungsglied 80 zugeführt, welches eine Verzögerung von T Sekunden bewirkt. Die am Ausgang des Verzögerungsglieds 80 verfügbare Phase wird einer Auswahllogik 20' eingegeben, die ähnlich der Auswahllogik 20 gemäss Fig. 3 aufgebaut ist. Über Leitungen 81 und 82 werden die Phasen O1 und ®2 der Konstellation abgegeben, die am nächsten zur Phase *Pn liegen. Die Phase ¥n+1 auf der Leitung 8 wird des weiteren über einé Leitung 83 einer Auswahllogik 20" zugeführt, die wiederum der Logik 20 und 20' gleichartig aufgebaut ist. Über Leitungen 84 und 85 werden die Phasen ®3 und ®4 der Konstellation abgegeben, die am nächsten zur Phase Yn+1 liegen. Die Phasen O1, ®2, ®3 und ®4 sind unter Verwendung derselben Coderegeln wie im Fall A codiert. Die Auswahllogik 20' und die Auswahllogik 20" dienen zu Ausführung des Schritts 1-1 nach der vorliegenden Erfindung.

Im Schritt 1-2 muss dann die Berechnung der Restfehler Ën31.ên32.Ên41 und sn42 entsprechend den Gleichungen (18) bis (21) durchgeführt werden.

Die sechs Phasendifferenzen ®3- <&', ®4- <&', ®3- ®2, ®4- ®2, ôn_i — O1 und <ì>n_i - ®2 müssen zuerst bestimmt werden. jede dieser Phasendifferenzen ist durch zwei Bits darzustellen und leicht mittels einer Modulo-4-Berechnung zu gewinnen; dies erfolgt mittels sechs 2-Bit-Addierern AD15 bis AD20. Die Phase ®3 auf der Leitung 84 wird dem Pluseingang des Addierers AD15 zugeführt, wohingegen die Phase O1 dem Minuseingang davon über Leitungen 81 und 86 zugeführt wird. Die Phasendifferenz ®3 — O1 ergibt sich auf der Ausgangsleitung 87 des Addierers AD 15. Die Phase 4>3 auf der Leitung 84 wird des weiteren dem Pluseingang des Addierers 16 zugeführt, wohingegen die Phase ®2 dessen Minuseingang über Leitungen 82 und 88 zugeführt wird. Die Phasendifferenz <D3- O2 wird über die Ausgangsleitung 89 des Addierers AD16 abgegeben. Die Phase ®4 über die Leitung 85 wird dem Pluseingang des Addierers AD17 zugeführt, wohingegen die Phase O1 dessen Minuseingang über die Leitungen 81 und 86 eingegeben wird. Die Phasendifferenz G>4- «I)1 wird über die Ausgangsleitung 90 des Addierers ADI 7 abgegeben. Die Phase ®4 wird des weiteren dem Pluseingang des Addierers AD 18 zugeführt, wohingegen die Phase ®2 dessen Minuseingang über 82 und 88 eingegeben wird. Die Phasendifferenz ®4- <S>2 ist über die Ausgangsleitung 91 des Addierers AD18 verfügbar. Die Phase 5>' auf der Leitung 81 wird dem Minuseingang des Addierers 19 zugeführt, dessen Pluseingang die Phase <P„_i über eine Leitung 92 aufnimmt. Die Phasendifferenz <Dn-i_ ist über die Ausgangsleitung 93 des Addierers AD19 verfügbar. Die Phase ®2 auf der Leitung 82 wird dem Minuseingang des Addierers AD20 zugeführt, wohingegen die Phase ®n-i dessen Pluseingang über die Leitung 92 zugeführt wird. Die Phasendifferenz ®n-i— ist über die Ausgangsleitung 94 des Addierers AD20 verfügbar. Die Ausgangssignale der Addierer AD 15 bis AD 18 werden in Multiplizierern 95 bis 98 mit vier multipliziert, wobei wiederum binär eine Verschiebung um zwei Bits nach links möglich ist. Die Ausgänge der Multiplizierer 95 und 97 werden getrennt mit dem Ausgang des Addierers AD 19 mittels zweier ODER-Glieder 99 und 101 zusammengeführt. Die Ausgänge der Multiplizierer 96 und 98 werden mit dem Ausgang des Addierers AD20 getrennt mittels der ODER-Glieder 100 und 102 zusammengeführt. Damit werden als Ausgangssignale der vier ODER-Glieder 99 bis 102 vier 4-Bit-Worte erzeugt, die mit A31, A32, A41 und A42 bezeichnet werden mögen und die den nachstehend angegebenen Kombinationen von Phasendifferenzen entsprechen:

ASl:®3-®1,^-!-®1 A32: ®3 — ®2,3>„-i— ®2 A41:®4-®1,Ôn_1-®1

5

10

15

20

25

30

35

40

45

50

55

60

6.5

13

634186

A42:®*-®2, ®2

Diese vier Worte stellen die Adressen der vier in einem Speicher enthaltenen geschätzten Phasenfehler dar, welche den einzelnen Phasendifferenzkombinationen entsprechen und 5 die zur Berechnung der Restfehler zu verwenden sind. Die am Ausgang der ODER-Glieder 99 bis 102 verfügbaren Adressen A31, A32, A41 und A42 werden einem Adressierer 103 eingegeben, der die Adressierung eines Speichers 104 durchführt. Beim Speicher 104 handelt es sich um einen sechzehnstelligen Spei- i o eher mit freiem Zugriff, der die Speicherung von sechzehn möglichen geschätzten Phasenfehlerwerten erlaubt. Dem Fachmann bereitet die Vorstellung, dass die vier Adressen A31, A32, A41 und A42 nacheinander zur Adressierung seitens des Adressierers 103 verwendet werden, keine Schwierigkeiten. 15 Die vier ausgelesenen geschätzten Phasenfehler mögen geschrieben werden als:

0n(A31),0n(A32),0n(A41) und §„(A42).

20

Diese vier geschätzten Phasenfehler treten dann über Leitungen 105 bis 108 aus dem Speicher aus. Aus Gründen der Übersichtlichkeit ist wiederum das Ausgangsregister des Speichers 104 in der Figur nicht dargestellt; für den Fachmann ist es jedoch selbstverständlich, dass diese vier Fehler nacheinander 25 aus dem Speicher ausgelesen und im Ausgangsregister gepuffert werden, um gleichzeitig über die Ausgangsleitungen 105 bis 108 anzustehen. Zur Berechnung der vier Restfehler entsprechend den Gleichungen (18) bis (21) ist es erforderlich, die Phas ndifferenzen O1 und ¥n- <I>2 zu berechnen. Dazu 30 werden die in codierter Form verfügbaren Phasen O1 und O2 durch Multiplikation mit 71/2 in Bogenwerte umgewandelt. Die Phase O1 in codierter Form auf der Leitung 81 wird über eine Leitung 109 dem Eingang eines Multiplizierers 110 zugeführt, dessen anderer Eingang den Wert n/2 empfängt. Ähnlich wird 35 die Phase <1>2 auf der Leitung 82 über eine Leitung 111 einem Multiplizierer 112 zugeführt, dessen anderer Eingang mit 71/2 gespeist wird. Es möge dabei beachtet werden, dass bei der Codierung der Phasen ®1 und ®2 in Form von je zwei Bits die Multiplikation durch zwei Additionen oder durch eine Tabel- 40 lenauslesung ersetzt werden kann. Der Wert *Fn- O1 wird mittels eines Addierers AD21 berechnet, dessen Minuseingang mit dem Ausgang des Multiplizierers 110 verbunden ist und dessen Pluseingang die Phase über eine Leitung 113 empfängt. Der Wert *Pn- O2 wird mittels eines Addierers AD22 berechnet, 45 dessen Minuseingang mit dem Ausgang des Multiplizierers 112 verbunden ist und dessen Pluseingang die Phase \|/n über die Leitung 113 eingegeben wird. Der Ausgang des Addierers AD21 ist über eine Leitung 114 mit dem Pluseingang zweier Addierer AD23 und AD24 verbunden, deren Minuseingang 50 jeweils mit den Leitungen 105 und 107 verbunden ist. Der Ausgang des Addierers AD22 ist über eine Leitung 115 mit dem Pluseingang zweier Addierer AD25 und AD26 verbunden,

deren Minuseingänge jeweils mit den Leitungen 106 und 108 verbunden sind. Die vier nachstehend aufgeführten Restfehler 55 werden jeweils als Ausgaben der Addierer AD23 bis AD26 gewonnen:

en(A31) = ^n-O1-0n(A31)

ë„(A41) = *Fn - O1 — §n(A41)

ë„(A32) = H'n-02-ên(A32)

sn(A42) = ¥n-®2-ên(A42)

Der Schritt 2 des beschriebenen Verfahrens umfasst den

60

65

Vergleich der so gewonnenen Restfehler und die Auswahl derjenigen Phase O1 oder <52, die den kleineren Restfehler ergibt. Die vier Restfehler werden über Leitungen 109' bis 112' einem Adresswähler 113' zugeführt, der eine dem kleinsten Restfehler entsprechende Adresse auswählt. Ein Ausführungsbeispiel des Adresswählers 113' ist in Fig. 4C dargestellt. Das die beiden geringwertigsten Bits der Adresse für den kleinsten Fehler umfassende Wort stellt die Phasendifferenz Ôn-,- Ôn dar. Die Auswahl der beiden geringwertigsten Bits erfolgt in einem Block 114', der mit GWB bezeichnet werden möge und mit dem Ausgang des Adresswähles 113' verbunden ist. Die Phasendifferenz ôn_i - <!>„, die auf der Ausgangsleitung 115' des Blocks 114' ansteht, wird mit den Phasendifferenzen <Sn-i - O1 und ®n_i - O2 verglichen, die über die Leitungen 93 und 94 anstehen; der Vergleich wird in einer Vergleicheranordnung 44' durchgeführt, die der Vergleicheranordnung 44 gemäss Fig. 3 identisch aufgebaut ist. Sie gibt die Phase <&„ über eine Ausgangsleitung 116 ab. Der Wert von On ist wie folgt gegeben:

5>„ = <D' wenn Ôn_(- Ôn = <5n-i- O1

&n = O2 wenn = ®n-i-

Die Phase 3>„ wird über eine Leitung 117 zum Datenausgang des erfindungsgemässen Auswerters geführt und des weiteren zu einem Verzögerungsglied 118 mit einer Verzögerung von T Sekunden, welches die Phase Ôn_! über seine Ausgangsleitung 92 abgibt.

Anpassende Auswertung (Schritt 3)

Die anpassende Art und Weise, nach der die geschätzen Phasenfehler entsprechend der Gleichung (22) bestimmt werden, wird nun beschrieben.

Die Adressen A31, A32, A41 und A42 und die entsprechenden Restfehler ên(A31), ë„(A32), ë„(A41) und£„(A42) werden vier Verzögerungsgliedern 119 bis 126 eingegeben, deren jedes eine Verzögerung von T Sekunden beiträgt. Der anzupassende geschätzte Phasenfehler ist der, der der Kombination der Phalsen-differenzenjô„- <&n_i,Ôn_2- <î>n_, entspricht. Die Adresse ADR dieses geschätzten Phasenfehlers wird wie folgt berechnet: Die Phase 5>n wird über eine Leitung 127 einem Verzögerungsglied 128 mitjf Sekunden Verzögerung zugeführt; diesesjjibt die Phase Ón_i ab. Die Phase <!>n_i wird von der Phase mittels eines Modulo-4-Addierers AD27 substrahiert. Die Phase Ôn_!

wird des weiteren einem Verzögerunsglied 129 zugeführt, welches eine weitere Verzögerung von T Sekunden bewirkt; es gibt die Phase Ôn_2 ab. Die Phase Ôn-i wird von Ôn_2 mittels eines Modulo-4-Addierers AD28 substrahiert. Die Ausgabe von AD27 wird durch zwei Verschiebungen nach links in einem Multiplizierer 130 mit vier multipliziert. Die Ausgaben des Multiplizierers 130 und des Addierers AD28 werden mittels eines ODER-Glieds 131 zusammengeführt, welches auf seiner Ausgangsleitung 132 die 4-Bit-Adresse ADR abgibt, die der Kombination der Phasendifferenzen Ôn- Ôn-i> &n-2~ Ô„_i entspricht. Die Adresse ADR wird dann mittels Vergleichern VGL5 bis VGL8 mit den Adressen A31, A32, A41 und A42 verglichen, die dem vorangehenden Signalzeitpunkt entsprechen und die am Ausgang der Verzögerungselemente 119 bis 122 verfügbar sind. Dazu wird die Adresse ADR über die Leitung 132 je einem Eingang der vier genannten Vergleicher zugeführt, deren andere Eingänge jeweils mit den Ausgängen der Verzögerungsglieder 119 bis 122 über Leitungen 133 bis 136 verbunden sind. Die Ausgaben der vier Vergleicher werden je einem Eingang von vier UND-Gliedern 137 bis 140 zugeführt, deren andere Eingänge jeweils mit den Ausgängen von Verzögerungsgliedern 123 bis 126 verbunden sind. Die Ausgänge der UND-Glieder 137 bis 140 führen weiter zu Eingängen eines ODER-Glieds 141. Damit wird am Ausgang dieses

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14

ODER-Glieds 141 derjenige Restfehler für den vorangehenden Signalzeitpunkt abgegeben, der der Adresse ADR entspricht. Dieser Restfehler, der bezeichnet werden soll als sn_i (ADR),

wird mit der Konstanten jj, in einem Multiplizierer 142 multipliziert. u. wird wiederum als Vn gewählt, so dass die Multiplika- s tion durch eine einfache Versetzung um vier Bits nach rechts erfolgen kann. Der Wert j-iên-i (ADR) wird somit am Ausgang des Multiplizierers 142 verfügbar. Die Adresse ADR wird des weiteren über die Leitung 132 zum Adressierer 103 weitergegeben und veranlasst die Auslesung des geschätzten Phasenfeh- ■0 lers, der als 0n(ADR) beschrieben werdenlsoll, aus dem Speicher 104. Der Wert 0n(ADR) über die Leitung 143 wird mit ß £„_i(ADR) mittels eines Addierers AD29 addiert, der seinerseits den neuen geschätzten Phasenfehler abgibt:

15

0n+1(ADR) = 0n(ADR) + nËn-KADR)

Der neue geschätzte Phasenfehler wird über ein Eingangsregister 144 in den Speicher 104 eingegeben, und zwar bei der über die Leitung 132 dem Adressierer 103 zugeführten Adresse 20 ADR. Somit kann die Bestimmung der Phase ®n+i beim nächsten Signalzeitpunkt erfolgen.

Ein Ausführungsbeispiel des Adresswählers 113' gemäss Fig. 4B soll nun anhand der Fig. 4C beschrieben werden. Die Restfehler sn(A31) und ên(A41), die auf den Leitungen 109' und 25 110' hinter den Addierern AD23 bzw. AD24 anstehen, werden zwei Schaltkreisen 145 und 146 zugeführt, die nur die absoluten Werte] en(A31)|und| ën(A41)| abgeben. Der zweite dieser Absolutwerte wird vom ersten in einem Addierer AD30 subtrahiert und anschliessend das Vorzeichen der gebildeten Diffe- 30 renz mittels eines Vorzeichendetektors 147 festgestellt. Dieser Vorzeichendetektor gibt ein 0-Bit ab, wenn die Differenz negativ ist, und ein 1-Bit, wenn sie positiv ist. Die Ausgabe des Vorzeichendetektors 147 wird direkt je einem Eingang zweier UND-Glieder 148 und 149 zugeführt und des weiteren über 35 einen Inverter 150 zu je einem Eingang zweier weiterer UND-Glieder 151 und 152. Der andere Eingang des UND-Glieds 149 ist mit dem Ausgang des Absolutwert-Schaltkreises 146 verbunden, während der andere Eingang des UND-Glieds 148 die Adresse A41 vom ODER-Glied 101 empfängt. Der andere Ein- 40 gang des UND-Glieds 151 ist mit dem Ausgang des Absolutwert-Schaltkreises 145 verbunden, wohingegen der andere Eingang des UND-Glieds 152 die Adresse A31 vom ODER-Glied

99 empfängt. Die Ausgänge der UND-Glieder 148 und 152 sind mit den beiden Eingängen eines ODER-Glieds 153 verbunden, 45 die beiden Ausgänge der UND-Glieder 149 und 151 dagegen mit den beiden Eingängen eines ODER-Glieds 154. Der kleinere der Absolutwerte | e„(A31) | und 15n(A41) | wird am Ausgang des ODER-Glieds 154 abgegeben. Die Adresse A31 wird am Ausgang des ODER-Glieds 153 abgegeben, wenn | Ën(A31) | 50 < I en(A41)|. Umgekehrt würde die Adresse A41 abgegeben.

Die Restfehler ën(A32) und ën(A42) werden entsprechend über die Leitungen 111' und 112' Schaltkreisen 155 und 156 zugeführt, die die Absolutwerte I ën(A32)|bzw.| ën(A42) | abgeben. Die Ausgänge dieser Schaltkreise 155 und 156 sind mit den 55 Plus- und Minuseingängen eines Addierers AD31 verbunden, dessen Ausgang zu einem Vorzeichendetektor 157 führt. Der Ausgang dieses Vorzeichendetektors 157 ist direkt mit je einem der Eingänge zweier UND-Glieder 158 und 159 verbunden und des weiteren über einen Inverter 160 mit je einem Ein- 60 gang zweier UND-Glieder 161 und 162. Der andere Eingang des UND-Glieds 159 ist mit dem Ausgang des Schaltkreises 156 verbunden, während der zweite Eingang des UND-Glieds 158 die Adresse A42 vom ODER-Glied 102 zugeführt bekommt. Der andere Eingang des UN D-Glieds 161 ist mit dem Ausgang 65 des Schaltkreises 155 verbunden und der zweite Eingang des UND-Glieds 162 bekommt die Adresse A32 vom ODER-Glied

100 zugeführt. Die Ausgänge der UND-Glieder 158 und 162

sind mit den Eingängen eines ODER-Glieds 163 verbunden und die Ausgänge der UND-Glieder 159 und 161 mit den Eingängen eines ODER-Glieds 164. Der kleinere der Absolutwerte I en(A32) I und | en(A42)| wird am Ausgang des ODER-Glieds 164 verfügbar. Die Adresse A32 wird am Ausgang des ODER-Glieds 163 verfügbar, wenn | ên(A32) | < | en(A42) | ist. Im umgekehrten Falle wird die Adresse A42 abgegeben. Der Ausgabewert des ODER-Glieds 164 wird von dem des ODER-Glieds 154 in einem Addierer AD32 subtrahiert und das Vorzeichen der so gewonnenen Differenz mittels eines Vorzeichendetektors 166 festgestellt. Der Ausgang des Vorzeichendetektors 166 ist direkt mit dem einen der beiden Eingänge eines UND-Glieds 167 verbunden und des weiteren über einen Inverter 168 mit einem der beiden Eingänge eines UND-Glieds 169. Der andere Eingang des UND-Glieds 167 ist mit dem Ausgang des ODER-Glieds 163 verbunden und der zweite Eingang des UND-Glieds 169 mit dem Ausgang des ODER-Glieds 153. Die Ausgänge der UND-Glieder 167 und 169 sind mit den beiden Eingängen eines ODER-Glieds 170 verbunden, welches die Adresse des kleinsten Restphasenfehlers abgibt.

Fig. 5-FallC

Fig. 5 stellt das Ausführungsbeispiel eines Zusatzes dar, der zu den Schaltkreisen gemäss Fig. 4 hinzuzufügen ist, um das Verfahren nach der vorliegenden Erfindung im Falle C ausführen zu können unter Feststellung der beiden Phasen der Konstellation, die am nächsten zu *Fn und ¥„+1 liegen. Die für den Fall B gemachten Annahmen sollen ebenfalls für den Fall C gelten.

Die Phasendifferenzen On+i- ®„ und On_2-

können die folgenden Werte annehmen:

®„+i-4>n = jn/2 j = 0,1,2,3

On_1-On = k7t/2 k = 0,1,2,3

®n-2-®n = S7t/2 S = 0,1, 2, 3

Der Phasenfehler sn, der die empfangene Phase beeinflusse wird geschrieben als:

(23) E„ = 0n (®n+1- ®n, ®„) + Xn( ®n-2- ®n)

Wie im Fall B erfolgt die Feststellung von ®n erst zum Signalzeitpunkt (n+1)T, da Yn und *Fn+i bekannt sein müssen. Es wird angenommen, dass die Schätzwerte ®n-i und Ôn-2 zusammen mit den sechzehn Schätzwerten 0n und den vier Schätzwerten %n verfügbar sind. Das entsprechend der Fig. 4 durchgeführte Verfahren umfasst zusätzlich die Einzelheiten gemäss Fig. 5:

Schritt 1

Zur direkten Durchführung des vorbeschriebenen Schritts 1 im Falle C ist es erforderlich, die Restfehler

ên^Vn-O'-ên^-O'.Ôn-l-®')-5C„(Ôn-2-4")

mit j, 1 = 0,1,2,3 zu berechnen.

Dieser Schritt kann wiederum in zwei Unterschritten aufgeteilt werden:

Unterschritt 1-1

Dieser umfasst die Auswahl der Phasen O1 und <D2 der Konstellation, die am nächsten zu ¥n liegen, und der Phasen G>3 und <&4, die am nächsten zu *Fn+1 liegen.

Unterschritt 1-2

Dieser umfasst die Berechnung der vier Restfehler:

15

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(24) e„» = - O1 - Sn (<DJ - O1, 4-1 - 3)1) - Xn (Ôn-2- ®')

(25) ë„32 = - O2 - 3„

(26) ën4' = wn - d)' - ên (O4 - o1, ôa-t - ®>) - Xn (ô„_2- 0)')

(27) e« = - d)2 - Ôn(04 - O2, Ôn_,-O2) - Xn( Ôn_2- O2) Es ist zu beachten, dass:

(28) ënM = ê„31 - %„ (3>n-2- <D')

(29) ë„32 = îfn32-Xn(ân_2-<I>2)

(30) ën41 = ê„4I-xn(®„_2-®')

(31) ën42 = ên42 - x„ (Sn-2- 3>2)

Darin sind Sn3 ', ê„32, Sn41 und £„42 die im Unterschritt 1-2 des Falls B berechneten Restfehler. Hier sind diese Restfehler jedoch nur Teile der Restfehler.

Schritt 2

Wenn der kleinere Restfehler

ë„31 oder ën41 ist, dann ist On =

Wenn der kleinere Restfehler

ën32 oder ?n42 ist, dann ist ®n = O2.

Schritt 3

Die beiden Teilwerte 0„ und £n des Phasenfehlers werden einzeln angepasst.^

Der Ausdruck 9n wird so angepasst, wie im Fall B; ausgenommen jedoch, dass e für e gesetzt wird.

Ein neuer geschätzter Wert 0n wird entsprechend der nachstehenden Gleichung gewonnen:

(22') §„+1 &„_2- $„_!) =

ên($n- $„-lA—2- Ôn-,) + Hën-1

Darin ist ë„_! der beim vorangehenden Signalzeitpunkt beobachtete Restfehler, der der Kombination der Phasendifferenzen Ôn- Ôn-i,Ôn-2- Ôn_i entspricht.

Die Teilwerte Xn werden wie folgt angepasst:

Nach vollständiger Ausführung des Schritts 2 wird ein neuer Schätzwert x„+i (Ôn_3- Ôn-i) entsprechend der nachstehenden Gleichung (32) gewonnen:

(32) Xn+1 (Ô„-3 - Ôn_,) = Xn(Ôn—3 ~ Ô„_!) + M.ë„_,.

Darin ist ën_i der beim vorangehenden Signalzeitpunkt beobachtete Fehler, der der Kombination der Phasendifferenzen ôn- ®n_j,<î>n—2- Ô„_i entspricht.

Nun soll die Anordnung zur Durchführung des Falls C anhand der Fig. 4 und 5 beschrieben werden.

Gewinnung von 3>n (Schritte 1 und 2)

Die Konstellationsphasen O1 und ®2, die am nächsten zu *Fn liegen, und die Konstellationsphasen 4>3 und O4, die am nächsten zu 4V i liegen, sind auf den Leitungen 81 und 82 sowie 84 und 85 gemäss Fig. 4 verfügbar. Die Adressen A31, A32, A41 und A42 der T eilwerte 8n(A31), 0„(A32), 0n(A41) und 0n(A42), die im Speicher 104 gespeichert sind, sind auf den Leitungen 99 bis 102 der Anordnung gemäss Fig. 4 verfügbar. Gleichzeitig sind en(A31 ), ên(A32), ên(A41 ) und en( A42) wiederum an den Ausgängen der Addierer AD23 bis AD26 verfügbar. Die durch die Gleichungen (28) bis (31) definierte Berechnung der Restfehler erfordert die Bestimmung der Teilwerte £n (Ôn-2~ 3)1) und 5 Xn (Ôn-2— ®2). Entsprechend müssen die Phasendifferenzen Ôn-2- O1 und &n-2- bestimmt werden. Dazu ist die Phase (p1 auf der Leitung 81 (gemäss Fig. 4) verfügbar und wird über eine Leitung 171 dem Minuseingang eines 2-Bit-Modulo-4-Addierers AD33 (gemäss Fig. 5) zugeführt, dessen Pluseingang io über eine Leitung 172 die Phase &n_2 zugeführt wird, die am Ausgang des Verzögerungsglieds 129 von Fig. 4 verfügbar ist. Die Phase <I>2 auf der Leitung 82 (Fig. 4) wird über eine Leitung 173 dem Minuseingang eines 2-Bit-Modulo-4-Addierers AD34 (Fig. 5) zugeführt, dessen Pluseingang die Phase On-züber die 15 Leitung 172 zugeführt wird. Die Phasendifferenzen <Pn-2-und Ôn_2— ®2 vom Ausgang der Addierer AD33 und AD34 werden einem Adressierer 174 zugeführt, der die Adressierung eines Speichers 175 durchführt. Der Speicher 175 ist ein vierstelliger Speicher mit freiem Zugriff, der die vier möglichen 2o Werte von xn bereithält. Der Adressierer 174 steuert die aufeinanderfolgende Auslesung aus dem Speicher 175 der Teilwerte Xn (Ôn-2- O1) und x„ (Ôn-2- ®2), die beide gleichzeitig auf Leitungen 176 und 177 austreten. Diese aus dem Speicher 175 ausgelesenen Werte werden von den Restteilfehlern en(A31), 25 ën(A41), ên(A32) und ên(A42) entsprechend den Gleichungen (28) bis (31) subtrahiert. Der auf der Leitung 176 anstehende Wert Xn (Ôn_2- ®') wird parallel den Minuseingängen zweier Addierer AD35 und AD36 zugeführt, deren Pluseingängen die Restteilfehler en(A31) bzw. ën(A41) vom Ausgang der Addierer 3o AD23 bzw. AD24 (Fig. 4) zugeführt werden. Der Teilwert £n (<&n_2- ®2) auf der Leitung 177 wird parallel den Minuseingängen zweier Addierer AD37 und AD38 zugeführt, deren Pluseingängen die Restteilfehler Ën(A32) und ê„(A42) von den Ausgängen der Addierer AD25 und AD26 (Fig. 4) eingegeben werden. 35 Die Restfehler ë„(A31), ën(A41), ë„(A32) und ën(A42) entsprechend den Gleichungen (28) bis (31), die somit an den Ausgängen der Addierer AD35 bis AD38 verfügbar werden, werden dem Adresswähler 113' gemäss Fig. 4 und des weiteren den Verzögerungsgliedern 123 bis 126 anstelle des Fehler gn gemäss 4o Fall B zugeführt.

Der Rest des Verfahrens zur Gewinnung von 0>„ bleibt unverändert und die Phase 4>n ergibt sich am Ausgangs-ODER-Glied 51 ' gemäss Fig. 4.

45 Anpassende Auswertung (Schritt 3)

Die Anordnung gemäss Fig. 4 gibt im Fall B den Wert 0n+i (ADR) ab. Nun aber werden die Restfehler ën(A31), ën(A41), ë„(A32) und ên(A42) den Verzögerungsgliedern 123 bis 126 anstelle der Restfehler ën(A31), en(A41), £n(A32) und s„(A42) so zugeführt. Die Gleichung (22') gilt und kann kurz geschrieben werden als:

0n+i(ADR) = 0„(ADR) + n ë„-i(ADR)

55 Der anzupasende Teilwert %n entspricht der Phasendifferenz Ô„-3- ©n_i. Die Adresse ADR2 dieses Ausdrucks im Speicher 175 wird wie folgt berechnet: Die Phase <5n vom Ausgang des ODER-Glieds 51' (Fig. 4) wird einem Verzögerungsglied 178 zugeführt, dessen Ausgang mit dem Eingang eines weiteren 6o Verzögerungsglieds 179 verbunden ist. Der Ausgang des Verzögerungsglieds 179 führt weiter zum Eingang eines Verzögerungsglieds 180. Diese drei Verzögerungsglieder 178,179 und 180 sind identisch aufgebaut und bewirken jeweils eine Verzögerung von T Sekunden. Die am Ausgang des Verzögerungs-6selements 178 verfügbare Phase ®n-i wird in einem Modulo-4-Addierer AD39 von der Phase Ôn_3 subtrahiert, die am Ausgang des Verzögerungsgieds 180 verfügbar ist. Die Phasendifferenz $n-3- Ôn-i als Adresse ADR2 ist am Ausgang des

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16

Addierers AD39 verfügbar. Die Adresse ADR2 wird dem düng im wesentlichen die folgenden Schritte durchführen :

Adressierer 174 zugeführt, der das Auslesen des Teilwerts - Auswahl der Phasen <&' und O2 der Konstellation, die am

Xn(ADR2) aus dem Speicher 175 steuert. In Übereinstimmung nächsten zur empfangenen Phase *Pn liegen.

mit der Gleichung (22) wird dieser Teilwert, der am Ausgang - Berechnung der beiden Restfehler des Speichers 175 verfügbar ist, unter Verwendung des Rest- 5 _

fehlers ën_!(ADR) angepasst, der am Ausgang des ODER- En' = *Fn - ®L - ÊnL(Ôn_i - O1, On-2- ®L,.., Ôn_N- Ol) Glieds 141 gemäss Fig. 4 verfügbar ist.

Der Restfehler ën_i(ADR) wird mit einer Konstanten n in mit L = 1,2.

einem Multiplizierer 182 multipliziert und mittels eines Addierers AD40 zum Teilwert x„(ADR2) auf der Leitung 181 hin- "> - Vergleich der so gewonnenen Restfehler.

zuaddiert. Damit ergibt sich am Ausgang von AD40 der Teil- - Gleichsetzung der Phase O'oder O2, die den kleineren Restwert: fehler aufweist, mit der Phase On.

- Anpassung des geschätzten Phasenfehlers entsprechend Ô„.

Xn+i(ADR2) = x„(ADR2) + |A ën_i(ADR) Wenn die Intersymbolstörung durch eine voranlaufende

15 Welle und N nachfolgende Wellen gegeben ist, dann hat das

Dieser wird in den Speicher 175 bei der Adresse ADR2 Verfahren die folgenden Schritte zu umfassen:

über das Eingangsregister 183 eingegeben. ^ - Auswahl der Konstellationsphasen &' und ®2, die der emp-

Nunmehr kann die Gewinnung der Phase ®n+) beim näch- fangenen Phase am nächsten liegen, und Auswahl der Kon-

sten Signalzeitpunkt stattfinden. stellationsphasen O3 und <D4, die der empfangenen Phase ¥„+]

Der Fachmann wird erkennen, dass trotz aller scheinbaren 20 am nächsten liegen.

Komplexität die in den Fig. 3 bis 5 dargestellten Schaltungsan- - Berechnung der vier Restfehler Ordnungen nur eine geringe Rechenkapazität benötigen, da lediglich Additionen von zumeist nur 2-Bit-Worten und Ver- gnJL=*pn_(j)L_gniL(cDj_(j)L(pn_1_(j)L ôn_N- O1)

gleichsoperationen erforderlich sind. Des weiteren sind die meisten der erforderlichen Komponenten wie Speicher, Adres- 25

sierer, Addierer usw. bereits in Empfängern des gegenwärtigen mit L = 1,2 und J = 3,4.

Standes der Technik bekannt.

Aus der vorangehenden Beschreibung des Verfahrens und - Vergleich dieser Restfehler miteinander,

der Schaltungsanordnungen entsprechend der Erfindung für - Gleichsetzung der Phase 0' oder &2, die den kleineren Rest-

die Fälle A, B und C unter Bestimmung der Konstellationspha- 30 fehler aufweist, mit der Phase <&„.

sen, die am nächsten zu den empfangenen Phasen liegen, ist - Anpassung des geschätzten Phasenfehlers entsprechend der wohl für den Fachmann einzusehen, dass das angegebene Ver- Kombination der Phasendifferenzen fahren zur Kompensation von Intersymbolstörungen nur bezüglich einer voranlaufenden Welle und/oder einer beliebi- à _ ä a _ ä

gen Zahl von nachfolgenden Wellen anwendbar ist. Ganz allge- 35 n n-1' "~2 n~(N+1> n_1 mein ausgedrückt lässt sich das beschriebene Verfahren wie folgt definieren: in Abhängigkeit vom Restfehler, der beim vorangehenden

Wenn die Intersymbolstörung nur von nachfolgenden Wel- Signalzeitpunkt ermittelt wurde und der der voranstehend len herrührt, kann das Verfahren nach der vorliegenden Erfin- gegebenen Kombination von Phasendifferenzen entspricht.

G

8 Blatt Zeichnunge:

Claims (6)

1. 634186

   2

   PATENTANSPRÜCHE mit L = 1 und 2 sowie J = 3 und 4, wobei Ên)L der geschätzte

   1. Verfahren zur anpassenden Phasenauswertung für eine Phasenfehler ist, der der Phasendifferenz ®' - ®L entspricht, Datenübertragungsanlage mit Phasentastmodulation, bei der dieser Phasenfehler abhängt von der Kombination der Phasen-die Phase des übermittelten Signals zu jedem Signalzeitpunkt differenzen eine Phase aus einer gegebenen Konstellation von M Phasen 5

   annehmen kann und wobei zu jedem einzelnenJSignalzeitpunkt d>J- <DL, ®n_i - ®L,..Ôn_N- ®'

   nT im Empfänger ein geschätzter Phasenwert 5>„ zur übertragenen Phase ®n ermittelt wird und die Kompensation der das und ®„-1,..®„-n Schätzwerte der vorangehend ermittelten Empfangssignal verzerrenden Intersymbolstörung durchge- Phasen ®n_i,..., ®„-n sind.

   führt wird, welche von Wellen herrührt, die von einem dem io 5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, jeweils betrachteten Signalelement nachfolgenden Signalele- dass im Schritt e) der Phasenfehler, der der Kombination der ment und/oder von einer beliebig wählbaren Anzahl N voran- Phasendifferenzen laufender Signalelemente verursacht sind, gekennzeichnet durch die nachstehenden Verfahrensschritte: &n- On_t,®n_2- Ôn-i.---.^n-(n+o- ®n-i a) Bestimmung der Phase des zum Signalzeitpunkt nT emp- 15

   fangenen Signals ; entspricht, entsprechend dem beim vorangehenden Signalzeit-

   b) Bestimmung mindestens zweier Restfehler, deren jeder punkt ermittelten Restfehler, der derselben Phasendifferenz-gewonnen wird durch subtraktive Verminderung der empfan- Kombination entspricht, selektiv angepasst wird.

   genen Phase um eine Phase der gegebenen Konstellation 6. Verfahren nach Anspruch 1 zur Kompensation der Inter-

   sowie um einen geschätzten Phasenfehler, der aufgrund der 20 symbolstörung, die von den von den beiden ersten voranlaufen-Intersymbolstörung auftritt und der betrachteten Konstella- den und vom ersten nachfolgenden Signalelement hervorgeru-tionsphase entspricht; fenen Wellen herrührt, dadurch gekennzeichnet, dass der Ver-

   c) Vergleich der so gewonnenen Restfehler miteinander und fahrensschritt b) in der nachstehend angegebenen Form durchBestimmung des kleinsten dieser Restfehler; geführt wird:

   d) Auswahl der Konstellationsphase, die den ermittelten klein- 25 b' ) Bestimmung mindestens zweier Restfehler sten Restfehler ergibt, als geschätzten Phasenwert <5n;

   e) selektive Anpassung der geschätzten Phasenfehler entsprechend der Grösse der ermittelten Restfehler. ëI(>1=1I,n-®1-§n(®i-®1,®n_i -0')-xn (^n-2~ ®')>
2. 2. Verfahren nach Anspruch 1 zur Kompensation nur der Intersymbolstörung, die von den Wellen herrührt, welche von 30

   den N, dem jeweils betrachteten Signalelement voranlaufen- worin ®j und ®' die Konstellationsphasen darstellen, (®J- ®', den Signalelementen verursacht sind, dadurch gekennzeichnet, <î>n_, — (E)1) ein erster Teilwert des geschätzten Phasenfehlers ist, dass der Verfahrensschritt b) in Form der beiden nachstehend der von den Wellen des ersten voranlaufenden und des ersten angegebenen Unterschritte durchgeführt wird : nachfolgenden Signalelements herrührt und von der Phasen-

   bl) Bestimmung der beiden Konstellationsphasen ®' und ®2, 35 differenzkombination ®J— ®', Ôn_i~ ®', abhängt, und %n (Ôn_2-die am nächsten zur Phase ¥n des empfangenen Signals liegen, O1) ein zweiter Teilwert des geschätzten Phasenfehlers ist, der und von der Welle des zweiten voranlaufenden Signalelements her-

   b2) Bestimmung der beiden Restfehler rührt und von der Phasendifferenz Ô„_2- ®" abhängt, wobei

   Ôn_! und <t>n_2 Schätzwerte der Phasen ®n_i bzw. ®„_2 sind. Ë„L= ÊnKOn-,-0L,(Dn_2„ . ,<Dn_N- (PL 40 7. Verfahren nach Anspruch 6, dadurch gekennzeichnet,

   dass im Schritt e) selektiv und getrennt die Teilwerte §„ und %„ des geschätzten Phasenfehlers entsprechend den ermittelten mit L = 1 und 2, wobei ÊnL der geschätzte Phasenfehler ist, der Restfehlern angepasst werden.

   der Phase ®L entspricht, dieser Phasenfehler abhängt von der 8. Verfahren nach Anspruch 6, dadurch gekennzeichnet,

   Kombination der Phasendifferenzen 45 dass der Schritt b') in Form der beiden nachfolgend angegebe nen Unterschritte durchgeführt wird:

   ct>n_i— ®L,®n_2- ®L,...,Ôn_N- ®L, b'l) Bestimmung der Konstellationsphasen®1 und®2, die am nächsten zur Phase *Fn des empfangenen Signals liegen, sowie und ®n-i, ®n-2 &n-N Schätzwerte der vorangehend ermit- der beiden Konstellationsphasen ®3 und ®4, die am nächsten telten Phasen ®„_i, ®„_2,..., ®„-n sind. 50 zur Phase ¥n+i des empfangenen Signals liegen, und
3. 3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, ^ b'2) Bestimmung der vier Restfehler e/ mit 1=1,2 sowie dass im Schritt e) nur der geschätzte Phasenfehler der Phase ®n j = 3,4.

   entsprechend dem ermittelten kleineren beider Restfehler 9. Verfahren nach Anspruch 8, dadurch gekennzeichnet,

   angepasst wird. dass der Schritt e) in Form der beiden nachstehend angegebe-
4. 4. Verfahren nach Anspruch 1 zur Kompensation der Inter- 55 nen Unterschritte durchgeführt wird:

   symbolstörung, die von den Wellen herrührt, welche von einem e' 1 ) Anpassung des geschätzten Phasenfehlerteilwerts 0n, der nachfolgenden Signalelement und von N voranlaufenden der Phasendifferenzkombination

   Signalelementen verursacht sind, dadurch gekennzeichnet,

   dass der Verfahrensschritt b) in Form der beiden nachstehend ®n- ®n_2- <6n_i angegebenen Unterschritte durchgeführt wird: bo b 1 ) Bestimmung der beiden Konstellationsphasen ®1 und ®2, entspricht, gemäss dem Restfehler, der beim vorangehenden die am nächsten zur Phase ¥n des zum Signalzeitpunkt nT emp- Signalzeitpunkt ermittelt wurde und zu dieser angegebenen fangenen Signals liegen, und der beiden Konstellationsphasen Phasendifferenzkombination gehört, und ®3 und ®4, die am nächsten zur Phase ¥„+( des zum Signalzeit- e' 2) Anpassung des geschätzten Phasenfehlerteilwerts der punkt (n+ 1)T empfangenen Signals liegen, und 65 der Phasendifferenz Ôn_3- Ôn_t entspricht, gemäss dem Rest-

   b2) Bestimmung der vier Restfehler fehler, der im Schritt e' 1) für die Anpassung des Teilwerts 0n

   ^ ^ verwendet wurde.

   En'L = *Fn_ ®L-Ên)L (®'-®L, ®n_, - ®L,..., ®n-N— ®L) 10. Schaltungsanordnung zur Durchführung des Verfahrens

   3

   634186

   nach Anspruch 1, zur Abgabe des geschätzten Phasenwerts ®n als den am wahrscheinlichsten zum Signalzeitpunkt nT zu empfangenden Phasenwert, gekennzeichnet durch:

   - eine Eingangsschaltungsanordnung (1 bis 8; 80) zur Bereitstellung der Phase ¥n des zum Signalzeitpunkt nT empfangenen Signals;

   - eine Auswahllogik (20; 20') zur Abgabe zweier Konstellationsphasen <J>' und ®2, die der Phase *Pn am nächsten liegen;

   - einen ersten Speicher (53; 118) zur Bereithaltung vorangehend ermittelter geschätzter Phasenwerte;

   - eine erste Rechenanordnung (AD6, AD7 ; AD 15 bis AD20) zur Bildung mindestens der Phasendifferenzen zwischen allen geschätzten Phasenwerten im ersten Speicher und den durch die Auswahllogik abgegebenen Konstellationsphasen;

   - einen Adressierer (30; 103) zur Abgabe von Adressen für die Speicherung von Angaben, welche zu Kombinationen der von der ersten Rechenanordnung abgegebenen Phasendifferenzen zugeordnet sind;

   - einen zweiten Speicher (29; 104) zur Speicherung von geschätzten möglichen Phasenfehlerwerten an den vom Adressierer gebildeten Adressen;

   - eine zweite Rechenanordnung (AD8, AD9; AD21, AD22) zur Bildung der beiden Phasendifferenzen *Fn- $' und ®2;

   - eine dritte Rechenanordnung (AD 10, AD 11 ; AD23 bis AD26) zur Bestimmung der Restfehler als Differenz zwischen den in der zweiten Rechenanordnung gebildeten Phasendifferenzen einerseits und den im zweiten Speicher gespeicherten geschätzten möglichen Phasenfehlerwerten andererseits;

   - einen Vergleicher (42/44; 113' bis 115744) zum Vergleich der verbliebenen Restfehler und zur Bestimmung derjenigen der beiden Phasen O1 und ®2 als geschätzte Phase <f>n, die dem kleinsten der Restfehler zugeordnet ist; und

   - Anpassungseinrichtungen (54 bis 69; AD12, AD13, VGL3, VGL4; 119 bis 144, AD27 bis AD29, VGL5-VGL8) zur Anpassung des bisherigen Wertes des geschätzten Phasenfehlers von Ôn gemäss dem zuletzt ermittelten kleinsten der Restfehler und zur Eingabe des angepassten neuen geschätzten Phasenfehlers in den zweiten Speicher an der Adresse, an welcher der zugrundeliegende vorangehend geschätzte Phasenfehler gespeichert ist.
5. 11. Schaltungsanordnung nach Anspruch 10, zur Abgabe des geschätzten Phasenwerts <5n unter Kompensation der von N dem jeweils eigentlich zu übermittelnden Signalelement voranlaufenden Signalelementen verursachten Wellen hervorgerufenen Intersymbolstörung, dadurch gekennzeichnet, dass:

   - der erste Speicher (53) zur Bereithaltung vorangehend ermittelter geschätzter Phasenwerte $„_i, Ôn_2,..., 3>„-n vorgesehen ist;

   - die erste Rechenanordnung (AD6, AD7) zur Bestimmung der Phasendifferenzen <S>n-i- d>\<&n_N- «51 undÔn_i- <J)2,.., <Sn_N— ®2 vorgesehen ist;

   - der Adressierer (30) zur Abgabe einer der Phasendifferenzkombination Ôn-i- • • •. $n-N- zugeordneten ersten Speicheradresse sowie einer der Phasendifferenzkombination $n_i - ®2,..., $n-N- 3>2 zugeordneten zweiten Speicheradresse vorgesehen ist;

   - der zweite Speicher (29) zur Bereithaltung der geschätzten möglichen Phasenfehlerwerte Ên' und Ên2 unter der gebildeten ersten bzw. zweiten Speicheradresse vorgesehen ist; und

   - die dritte Rechenanordnung (AD 10, ADI 1) zur Bestimmung der Restfehler Ën' = ¥n- (D'-Ên1 und E,1 = 3>2-Ên2 vorgesehen ist.
6. 12. Schaltungsanordnung nach Anspruch 10, zur Abgabe des geschätzten Phasenwerts Ôn unter Kompensation der von nur dem ersten, dem jeweils eigentlich zu übermittelnden Signalelement nachfolgenden Signalelement sowie von N voranlaufenden Signalelementen verursachten Wellen hervorgerufenen Intersymbolstörung, dadurch gekennzeichnet, dass:

   - die Eingangsschaltungsanordnung, Eingangsschaltkreise (1 bis 8) zur Bereitstellung der Phase *Fn+i des zum Signalzeitpunkt (n+ 1)T empfangenen Impulses enthält sowie ein Verzögerungsglied (80) mit der Verzögerung T, dessen Eingang

   5 mit den Eingangsschaltkreisen verbunden ist und dessen Ausgang die Phase für den Signalzeitpunkt nT abgibt;

   - eine zweite Auswahllogik (20") vorgesehen ist zur Abgabe zweier Konstellationsphasen <&3 und ®4, die der Phase am nächsten liegen;

   io - der erste Speicher (118) zur Bereithaltung vorangehend ermittelter geschätzter Phasenwerte $n_i, 3>n_2,.., <&„-n vorgesehen ist;

   - die erste Rechenanordnung (AD 15 bis AD20) zur Bestimmung der Phasendifferenzen fl>3- O1, ®4- O1, Ó3- <D2, ®4- <t>2,

   15 <&„_]- ®\..., Ôn_N- (J)1, ®2,..., -N- ®2 vorgesehen ist;

   - der Adressierer (103) zur Abgabe einer ersten Speicheradresse, die der Phasendifferenzkombination <&3- $n-i~ (J)1, ®n-2~ <&'. • •., $n-N~ zugeordnet ist, einer zweiten Speicheradresse, die der Phasendifferenzkombination <D3- <52,

   20 4>„-i- ®2,<î>n_2- ®2,..,<&n—n- zugeordnet ist, einer dritten Speicheradresse, die der Phasendifferenzkombination <t>4- <S\ <î>„-i — O,..., â>n-N~ zugeordnet ist, und einer vierten Speicheradresse, die der Phasendifferenzkombination ®4- G>2, ®„-i - O2,..., $n-N- <t2 zugeordnet ist, vorgesehen ist; 25 - der zweite Speicher (104) zur Bereithaltung der geschätzten möglichen Phasenfehlerwerte Ên31, Ê„32, Ê„41 und Ên42 unter der gebildeten ersten, zweiten, dritten bzw. vierten Speicheradresse vorgesehen ist; und

   - die dritte Rechenanordnung (AD23 bis AD26) vorgesehen ist 3o zur Bestimmung der Restfehler

   Ën3I = >Fn-(ï>'-Ên3>,

   Ên32 = ,P„-(I)2-Ên32

   Ën41 = ¥„ - G»1 - Ên41,

   Ê„42 = Vn-d>2-Ên42

   40 13. Schaltungsanordnung nach Anspruch 10, zur Abgabe des geschätzten Phasenwerts <ßn urtter Kompensation der von nur dem ersten, dem jeweils eigentlich zu übermittelnden Signalelement voranlaufenden Signalelement verursachten Welle hervorgerufenen Intersymbolstörung, dadurch gekenn-45 zeichnet, dass:

   - der erste Speicher (53) zur Bereithaltung des vorangehend ermittelten geschätzten Phasenwerts Ô„_t vorgesehen ist;

   - die erste Rechenanordnung (AD6, AD7) zur Bestimmung der Phasendifferenzen 4>n_i - und Ôn_t - ®2 vorgesehen ist;

   so - der Adressierer (30) zur Abgabe einer der Phasendifferenz 4>„-i— O1 zugeordneten ersten Speicheradresse sowie einer der Phasendifferenz <6n_i~ ®2 zugeordneten zweiten Speicheradresse vorgesehen ist;

   - der zweite Speicher (29) zur Bereithaltung der geschätzten 55 möglichen Phasenfehlerwerte ên (Ô„-i - <D') und e„ ($n_t- O2)

   unter der gebildeten ersten bzw. zweiten Speicheradresse vorgesehen ist; und

   - die dritte Rechenanordnung (AD 10, AD 11 ) vorgesehen ist zur Bestimmung der Restfehler

   60

   Und

   V = ¥„ - <D2 - £„(<&„_, - ®2).

   65 14. Schaltungsanordnung nach Anspruch 10, zur Abgabe des geschätzten Phasenwerts <f>n unter Kompensation der von den dem jeweils eigentlich zu übermittelnden Signalelement ersten voranlaufenden und ersten nachfolgenden Signal-

   634186 4

   element verursachten Wèllen hervorgerufenen Intersymbol- - der zweite Speicher (118) zur Bereithaltung des vorange-störung, dadurch gekennzeichnet, dass: • hend ermittelten geschätzten Phasenwerts ®n_i vorgesehen ist;

   - die Eingangsschaltungsanordnung Eingangsschaltkreise (1 - die erste Rechenanordnung (AD15 bis AD20) zur Bestim-bis 8) zur Bereitstellung der Phase *Pn+] des zum Signalzeit- mung der Phasendifferenzen punkt(n+l)T empfangenen Impulses enthält sowie ein Ver- 5

   zögerungsglied (80) mit einer Verzögerung T, dessen Eingang ®2, ®4- O1, ®4- <P2, ®n-i~ Œ1. ®n-i- Œ2

   mit den Eingangsschaltkreisen verbunden ist und dessen Aus- .

   gang die zum Signalzeitpunkt nT empfangene Phase ¥n vorgesehen ist;

   abnehmbar macht; - der Adressierer (103) zur Abgabe von vier Speicheradressen

   - eine zweite Auswahllogik (20") vorgesehen ist zur Abgabe 10 A31, A32, A41 und A42 vorgesehen ist, die den nachstehenden zweier Konstellationsphasen ®3 und ®4, die der Phase ¥„+1 am Phasendifferenzkombinationen zugeordnet sind :

   nächsten liegen;

   - der erste Speicher (118) zur Bereithaltung des vorangehend d>3 - ®>, ®n_] - O1,

   ermittelten geschätzten Phasenwerts ®n-i vorgesehen ist;

   - die erste Rechenanordnung (AD15 bis AD20) zur Bestim- 15 ®3 - ®2, ®n_i - ®2,

   mung der Phasendifferenzen

   Ol-flJl.Ôn-i-®1,

   fljS. <J)1 o3- ®2, ®4- ®>, ®4- ®2, ®n_,- O1, Ôn_,- ®2

   ®4-®2,an_,-®2;

   vorgesehen ist; 20

   - der Adressierer (103) zur Abgabe von vier Speicheradressen - der zweite Speicher (104) zur Bereithaltung der Schätzwerte A31, A32, A41 und A42 vorgesehen ist, die den nachstehenden möglicher erster Phasenfehleranteile Phasendifferenzkombinationen zugeordnet sind:

   d,3_ OIjan25 ôn(®3-oi,®n_1-®i),ên(®3-®2,an_1-®2),ên(®4- ®»)

   " und 0n (04- 02, ®n_i- ®2)

   ®3-®2,Ôn_,-®2,

   ®4- <&', ®n-i— O1, vorgesehen ist, die von der Kombination der Phasendifferen-

   3o zen ®n+] - 3>n, ®n-i - ®n herrühren und die bei den gebildeten G>4- ®2, ®n_i - ®2; Adressen A31, A32, A41 und A42 gespeichert werden;

   - die dritte Rechenanordnung (AD23 bis AD26) vorgesehen ist

   - der zweite Speicher (104) zur Bereithaltung der geschätzten zur Berechnung der folgenden Restfehleranteile:

   möglichen Phasenfehlerwerte

   35 E„31 = Yn- ®l- 0„ (<D3- ®\ ®„_i - O1), ên(®3-®1,an_1-®'),0n(®3-®2,Ôn_1-<D2),0n(®4-®1,én_I-®1) ^

   = ^n- ®2- 0n 02,®n-i- ®2),

   und 0n (®4— 02,Ôn-1— ®2) a A

   n 1 ' g„41 = W„- O1— 0„(®4- O1,®,,-!- O1),

   40

   unter den gebildeten vier Speicheradressen vorgesehen ist; und S„42 = ®2- 0n'(®4- ®2, Ôn_i - ®2);

   - die dritte Rechenanordnung (AD23 bis AD26) vorgesehen ist zur Bestimmung der Restfehler - ein dritter Speicher (128 und 129) zur Bereithaltung der jeweils vorangehend ermittelten Schätzwerte &n_i und ®n_2 cn31 = - O1 - §n (®3 - «D1, ®n-i - ®'). 45 vorgesehen ist;

   - eine vierte Rechenanordnung (AD33, AD34) zur Bestim-e„32 = - <52 _ (d)3 _ 5n ] _ ®2)) mung der Phasendifferenzen ®n-2~ (&1 und Ôn-2- ®2 vorgesehen ist;

   en41 = 4*,, — O1 - @n ((I)4 - O1, Ôn-i - ®'X - ein zweiter Adressierer (174) zur Abgabe von den Phasen-

   5o differenzen S„-2- O1 und Ôn_2- ®2 zugeordneten Speicher-En42 = *Pn - ®2 ~ Ön (<D4 - ®2, ®n-) - fl>2). adressen vorgesehen ist;

   - ein vierter Speicher (175) zur Bereithaltung der Schätzwerte 15. Schaltungsanordnung nach Anspruch 10, zur Abgabe möglicher zweiter Phasenfehleranteile %„ ($n-2- Œ1) und des geschätzten Phasenwerts ®n unter Kompensation der von $Cn (<î>n-2- ®2) vorgesehen ist, die von der Phasendifferenz den dem jeweils eigentlich zu übermittelnden Signalelement >5 ®n_2- ®n herrühren und bei den gebildeten beiden Speichervoranlaufenden zwei ersten Signalelemente und dem nachfol- adressen für ®n_2- O1 und Ôn_2- ®2 gespeichert werden; genden ersten Signalelement verursachten Wellen hervorgeru- - eine fünfte Rechenanordnung (AD35 bis AD38) vorgesehen fenen Intersymbolstörung, dadurch gekennzeichnet, dass: ist zur Bestimmung der nachstehend angegebenen Gesamtrest-

   - die Eingangsschaltungsanordnung Eingangsschaltkreise (1 fehler:

   bis 8) zur Bereitstellung der Phase 1Fn+1 des zum Signalzeit- 60 punkt (n+ 1)T empfangenen Impulses enthält sowie ein Verzögerungsglied (80) mit einer Verzögerung T, dessen Eingang ê„31 =Ên31-%n(Ôn_2- O1),

   mit den Eingangsschaltkreisen verbunden ist und dessen Ausgang die zum Signalzeitpunkt nT empfangene Phase ên32 = sn32- %„ (Ôn_2- ®2),

   abnehmbar macht; 6?

   - eine zweite Auswahllogik (20") zur Abgabe zweier Konstel- ën41 = ën41- %„ (Ôn_2- O1),

   lationsphasen und ®4, die der Phase ¥n+1 am nächsten liegen vorgesehen ist; ën42 = ên42- x„ (Ôn-2- ®2); und dass

   5 634186

   - die Anpassungseinrichtungen enthalten: erste Schaltkreise behandelt wurde und z.B. beschrieben ist im Kapitel 6 des (119 bis 144 und AD27 bis AD29 sowie VGL5 bis VGL8) zur Buches von Lucky, Salz und Weldon Jr., das bereits oben zitiert Anpassung des ersten geschätzten Phasenfehleranteils bej der wurde. Ein Entzerrer besteht im allgemeinen aus einem Netz-Adresse, die der Phasendifferenzkombination ®n- ôn_i, ®n-2_ werk, dessen Übertragungsgang so eingestellt wird, dass ein zu (£>n_t im zweiten Speicher (104) entspricht, gemäss dem beim 5 erreichendes Kriterium erfüllt wird. Solch ein Entzerrer ist eine vorangehenden Signalzeitpunkt ermittelten Restfehler bezüg- relativ komplexe Einrichtung, für die zumeist eine hohe lieh der Phasendifferenzkombination Ôn- Ôn_i, Ôn-2_ Ô„-i, Rechenleistung erforderlich und die somit aufwendig ist. Die sowie zweite Schaltkreise (119 bis 141, AD27, AD28, VGL5 bis Vorkehrung eines solchen Entzerrers in einem Empfänger VGL8,181 bis 183, AD40) zur Anpassung des zweiten Phasen^ erhöht damit die Gesamtkosten einer Station beträchtlich. Die fehleranteils bei der Adresse, die der Phasendifferenz Ôn_3— Ôn io Entscheidung, ob ein solcher Entzerrer in einem Empfänger im vierten Speicher (175) entspricht, gemäss dem Restfehler, vorgesehen wird, hängt natürlich von der Leistungsfähigkeit der beim vorangehenden Signalzeitpunkt bezüglich der Pha- ab, die vom Empfänger verlangt wird, hängt jedoch auch von sendifferenzkombination Ôn- Ôn-i> Ô„-2- ®n-i ermittelt den durch Aufwand zu erreichenden Vorteilen ab. Entzerrer wurde. müssen z.B. verwendet werden, wenn Übertragungs-Folgefre-

   15 quenzen von 4800 Bits pro Sekunde oder höher verlangt wer-

   den. Andererseits ist ein Entzerrer nicht erforderlich, wenn die

   Übertragungs-Folgegeschwindigkeit z.B. kleiner als 2400 Bits pro Sekunde ist oder wenn die Güte der verwendeten Leitung Die Erfindung betrifft ein Verfahren zur anpassenden Pha- sehr gross ist. Obwohl die Verwendung eines Entzerrers nor-senauswertung entsprechend dem Oberbegriff des Patentan- 20 malerweise überflüssig ist, ist sie in manchen Fällen jedoch von spruchs 1 sowie eine Schaltungsanordnung zur Durchführung Vorteil, z.B. bei einem Empfänger, der über sehr unterschied-des Verfahrens. liehe Leitungen empfangen soll, deren Güte zum Teil an der

   Das beschriebene Verfahren ist insbesondere dazu geeig- Grenze vorgegebener Normen liegt. In einem solchen Fall ist net, lineare Phasenverzerrungen zu kompensieren, die in Digi- es offensichtlich, dass eine Anordnung erforderlich ist, welche taldaten-Übertragungsanlagen mit Phasentastung seitens der 25 die Einflüsse der Zwischensymbolüberlagerung kompensiert, Übertragungskanäle hervorgerufen werden. ohne jedoch die hohe Rechenkapaziät eines üblichen Entzer-

   Die weitverbreitete Phasentast-Modulationstechnik ist z.B. rers zu verlangen.

   beschrieben in den Büchern «Data Transmission» von Bennet Die Aufgabe der vorliegenden Erfindung ist die Schaffung und Davey, Kapitel 10, McGraw-Hill, New York, 1965, und eines anpassungsfähigen Phasenauswertungsverfahrens, das

   «Pri. ciples of Data Communication» von Lucky, Salz und Wel- 30 die Einflüsse der Intersymbolstörung kompensiert; dabei soll don Jr., Kapitel 3, McGraw-Hill, New York, 1968. Bei der Pha- nur ein relativ geringer Rechenaufwand erforderlich sein im sentastungstechnik wird die zu übermittelnde Bitfolge zuerst in Vergleich zum Aufwand bei üblichen Entzerrern; die techni-eine Folge von Symbolen umgewandelt, deren jedes eine vor- sehe Ausführbarkeit soll leicht mit Mitteln der gegenwärtigen gegebene Zahl von Werten annehmen kann, wobei diese Technologie möglich sein.

   betrachtete Zahl im allgemeinen eine Potenz von 2 ist. Diese 35 Die Lösung dieser Aufgabe ist im Patentanspruch 1 gekenn-Symbole werden dann einzeln zu Zeitpunkten übertragen, die zeichnet. Vorteilhafte Ausgestaltungen sind in den abhängigen einen festen Abstand von T Sekunden aufweisen und als Signal- Ansprüchen beschrieben.

   Zeitpunkte bezeichnet werden. Jedes dieser Symbole wird in Die Lösung der gestellten Aufgabe wird durch eine anpas-

   Form eines pulsmodulierten Trägers übertragen, dessen Pha- sungsfähige Phasenauswertung ermöglicht, die einen geschätz-senlage gegenüber der Phasenlage des vorangehenden Sym- 40 ten Wert <&„ der zu einem Signalzeitpunkt nT in einer Daten-bols um einen relativen Betrag verschoben ist. Die so modulier- Übertragungsanlage mit Phasentastung übermittelten Phase On ten Impulse werden dann auf den Übertragungskanal ausgege- abgibt, wobei die Kompensierung von Intersymbolstörungen ben, dessen anderes Ende mit einem Datenempfänger verbun- lediglich bezüglich einer einem jeweils späteren Signalelement den ist. Die Aufgabe des Übertragungskanals ist die Abgabe voranlaufenden und einer beliebig grossen Zahl jeweils frühe-eines Signals, das dem eingegebenen möglichst ähnlich ist. Der 45 ren Signalelementen nachfolgender Wellen des Empfänger prüft das empfangene Signal zu den einzelnen Übertragungskanal-Ausgangssignals durchgeführt wird.

   Signalzeitpunkten, bestimmt dabei die jeweilige Phasenlage Die Erfindung umfasst auch eine Schaltungsanordnung zur und ermittelt daraus die übertragenen Daten. Üblicherweise Durchführung des Verfahrens.

   werden in erster Linie aus Kostengründen Telefonleitungen Ausführungsbeispiele der Erfindung sind in den Zeichnun-

   des öffentlichen Netzes als Übertragungskanäle verwendet. 50 gen dargestellt und werden im folgenden näher beschrieben. Während Telefonleitungen für die Sprachübertragung sehr Fig. 1A bis D zeigen Wellenformen zur Erleichterung des zufriedenstellend arbeiten, sind sie jedoch weniger geeignet für Verständnisses der Erfindung.

   die Übertragung von Datenimpulsen mit relativ hoher Folgege- Fig. 2 ist das Blockschaltbild eines Phasentastempfängers schwindigkeit bei möglichst geringer Fehlerwahrscheinlich- mit einem Phasenauswerter entsprechend der vorliegenden keit. Auf jeder Telefonleitung gegebener Güte werden ober- 55 Erfindung.

   halb gegebener Impulsübertragungs-Folgefrequenzen Amplitu- Fig. 3A und B stellen ein Ausführungsbeispiel der Erfindung den und Phasenverzerrungen hervorgerufen, die die Form der dar.

   zu übermittelnden Impulse beeinflussen. Diese Verzerrungen Fig. 3C zeigt ein Ausführungsbeispiel des Adresswählers 42

   bewirken zu den einzelnen Signalzeitpunkten störende Ein- gemäss Fig. 3B.

   flüsse zwischen aufeinanderfolgenden Impulsen, wobei für den eo Fig. 4A und B zeigen ein zweites Ausführungsbeispiel der Empfänger die ordnungsgemässe Wiedergewinnung der Daten Erfindung.

   erschwert wird. Diese gegenseitigen Beeinflussungen, als Inter- Fig. 4C zeigt ein Ausführungsbeispiel des Adresswählers symbolstörung bekannt, sind im nachfolgenden auch als Zwi- 113' gemäss Fig. 4B.

   schensymbolüberlagerung bezeichnet. Um dieser Zwischen- Fig. 5 stellt eine Anordnung dar, die bei Zufügung zu der

   Symbolüberlagerung entgegenzuarbeiten, werden die Empfän- 65 Anordnung gemäss Fig. 4A und 4B ein weiteres Ausführungsger mit sogenannten Entzerrern ausgerüstet. Der häufigst ver- beispiel der Erfindung ergibt.

   wendete Entzerrer ist der sogenannte automatisch anpassungs- Um die vorliegende Erfindung leichter verständlich zu fähige Entzerrer, der bereits in zahlreichen Veröffentlichungen machen, sollen zuerst die anstehenden Probleme, die durch die

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