DE2750395A1

DE2750395A1 - Halbleiterspeicheranordnung

Info

Publication number: DE2750395A1
Application number: DE19772750395
Authority: DE
Inventors: Jun Al F Tasch
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1976-11-10
Filing date: 1977-11-10
Publication date: 1978-05-11
Also published as: NL7712341A; US4164751A; FR2371042A1; JPS5368043A; FR2371042B1; GB1591428A

Description

Unser Zeichen; T 2292 8.November 1977

TEXAS INSTRUMENTS INCORPORATED 13500 North Central Expressway Dallas, Texas, V.St.A.

Halbleiterspeicheranordnung

Die Erfindung bezieht sich auf eine Halblelterspeicheranordnung und insbesondere auf einen binären Direktzugriffsspeicher (RAM) mit einem Feld aus verbesserten Speicherzellen.

Während der letzten Jahre wurden viel Zelt, Mühe und Geld für die Entwicklung von Speichern mit hoher Speicherdichte und niedrigen Kosten aufgewendet. Dies ist darauf zurückzuführen, daß die Computerinduetrie ständig mehr Speicherkapazität benötigt. Als Folge dieser in der Vergangenheit durchgeführten Speicherentwicklungsarbeit ist die Anzahl der Speicherbits pro Halbleiter-Chip von 16 auf 16000 gestiegen. Außerdem sind die Kosten pro Bit etwa um den Faktor 200 gesunken.

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Eine Hauptursache für diesen Fortschritt war die Entwicklung kleiner zuverlässiger Sp,e icher ze Ilen. Auf einem einzigen Halbleiter-Chip sind tausende dieser Zellen gebildet; zur Bildung größerer Speicher sind die Halbleiter-Chips miteinander verbunden. Von den Kosten der Herstellung von Halbleiter-Chips fällt der größte Anteil auf das Bonden, das Einbauen in das Gehäuse, das Testen, das Handhaben und dergleichen und nicht auf das kleine Siliziumplättchen, das die eigentliche Schaltung enthält. Jede Schaltungsanordnung, die in einem Plättchen mit gegebener Größe, beispielsweise 19 mm (30 000 square alls) enthalten sein kann, kostet etwa ebensoviel wie Jede andere Schaltungsanordnung. Durch Herstellen einer großen Anzahl von Speicherzellen In einem Chip können große Einsparungen der Kosten pro Bit erhalten werden, wenn eine brauchbare Ausbeute erzielt wird. Bei einer Zunahme der Plättchengröße nimmt jedoch die Ausbeute ab, so daß die Vorteile größerer Chip-Abmessungen durch eine Herabsetzung der Ausbeute aufgehoben werden.In der Halbleiterindustrie sind derzeit Chips mit einer Seitenlänge von etwa 3,75 bis 6,25 mm (150 bis 250 mils) Üblich. Folglich ist es erwünscht, die von jeder Zelle in einem Direktzugriffsspeicher besetzte Fläche zu reduzieren.

Beim Aufbau von Halbleiterspeicher-Chips werden derzeit drei Arten von Speicherzellen angewendet.Diese Zellen werden als 1-Transistor-ZeIlen (1T-ZeIlen), als Zwei-Lagen-Zellen (DLP-Zellen) und als LadungskopplungszeIlen (CC-Zellen) bezeichnet. Die zuerste genannte Zelle ist in der USA-Patentschrift 3 387 286 beschrieben, und die an zweiter Stelle genannte Zelle ist in der USA-Patentschrift 3 720

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beschrieben. Die Ladungsübertragungszelle ist in der Patentanmeldung P 26 08 731.0 beschrieben.

Wie bereits erwähnt wurde, sind die 1-T-Zelle, die DLP-Zelle und die CC-Zelle Ergebnisse jahrelanger Arbeiten und Verbesserungen. Es wäre daher zu erwarten, daß große Verbesserungen auf einem solchen Gebiet unwahrscheinlich sind. Die vorliegende Erfindung betrifft jedoch eine mit "Hi-C-ZeIIe" bezeichnete neuartige Speicherzelle, die mehrere bedeutende Vorteile gegenüber den bekannten Zellen hat.

Eine bedeutende Einschränkung der 1-T-Zellen, der DLP-Zellen ι -id der CC-Zellen besteht darin, daß diese eine geringere Ladungskapazität pro Flächeneinheit haben als es erwünscht ist. Eine hohe Ladungskapazität pro Flächeneinheit ist erwünscht, da bei einer Vergrößerung der Anzahl von Bits pro Chip die Größe jeder Zelle zwangsläufig abnehmen muß. Somit nimmt auch die Ladungsmenge ab, die in jeder Zelle gespeichert werden kann. Schließlich wird ein Punkt erreicht, über den hinaus die Zelle nicht mehr verkleinert werden kann, da die Ladungsmenge, die in dieser Zelle gespeichert werden kann, nicht mehr vom Rauschen unterschieden werden kann. Die Ladungskapazität pro Flächeneinheit stellt daher eine fundamentale Einschränkung der minimalen Zellengröße dar.

Die 1-T-Zellen und DLP-Zellen sind auch hinsichtlich eines zweiten Parameters unzulänglich, nämlich hinsichtlich des Leckstroms. Der Leckstrom ist ein Maß für die Menge der Elektronen-Loch-Paare, die in einer Zelle auf Grund thermischer Wirkungen erzeugt werden. Diese Ladungsträger sind unerwünscht, da sie die als Information gespeicherte Ladungsmenge verändern und schließlich ganz löschen. Zur Vermeidung

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dieser Löschwirkung muß die Informationsladung in der Zelle periodisch in gewissen Minimumintervallen aufgefrischt werden. Die Auffrischperiode ist dem Leckstrom in der Zelle umgekehrt proportional. Es ist eine experimentell festgestellte Tatsache, daß der Leckstrom in den 1-T-Zellen und in den DLP-Zellen typischerweise drei bis acht Mal größer als in der CCD-Zelle ist. Andrerseits ist die Ladungskapazität der CC-Zelle etwa nur halb so groß wie die Ladungskapazität der 1-T-Zellen oder der DLP-Zellen. Keine dieser Zellentypen hat allein die besten Werte der beiden Parameter.

Auf Grund dieser und andrer Einschränkungen des Standes der Technik und wegen des Bedarfs nach mehr Speicherbits pro Chip soll mit Hilfe der Erfindung ein Speicher geschaffen werden, der verbesserte Speicherzellen enthält. Die Speicherzelle soll eine vergrößerte Speicherkapazität pro Flächeneinheit haben. Außerdem soll sie einen niedrigen Leckstrom bei gleichzeitig vergrößerter Speicherkapazität pro Flächeneinheit aufweisen.

Dies wird nach der Erfindung durch eine Speicheranordnung erzielt, die eine Matrix aus unten genauer beschriebenen Hi-C-.^cpeicherzellen enthält, die in ausgewählter Weise über Zeilen- und Spaltenleitungen adressiert werden. In einer speziellen Ausführungsform enthält jede der Hi-C-Zellen der Matrix ein P-leitendes Halbleitersubstrat mit einer ersten Fläche. In dieser ersten Fläche bildet eine N -Zone eine Bit-Leitung und die Source-Elektrode eines Transistors. Im Abstand von der N⁺-Zone liegt in der ersten Fläche eine Speicherzone. Diese Speicherzone besteht aus einem N-leitenden Implantat, das in dem Substrat dicht bei der ersten Fläche liegt, sowie aus einem P-leitenden Implantat, das unterhalb

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d"fj N-leitenden Implantats in dem Substrat liegt. Das P-leitende Implantat hat eine Störstoffdotierung , die größer als die Dotierung des Substrats ist. Zwischen der N⁺-Zone und der Speicherzone ist in der ersten Fläche eine MOS-übertragungszone gebildet. Über der ersten Fläche liegt auch eine erste Isolierschicht. Eine Speicherelektrodenzone überdeckt die Isolierschicht über der Speicherzone; eine Übertragungselektrodenzone überdeckt die Isolierschicht über der Übertragungszone, über der Speicherelektrodenzone und der Übertragungselektrodenzone liegt eine zweite, diese Zonen trennende Isolierschicht.Eine Zeilenleitung liegt über der zweiten Isolierschicht; sie ist elektrisch mit der Übertragungselektrodenzone über einen Kontakt verbunden, der die zweite Isolierschicht durchdringt.

Es werden auch andere Ausführungsformen d^r Hi-C-Zelle beschrieben;jede dieser Ausführungsformen kann in einer Speicheranordnung mit einer Matrix aus selektiv adressierbaren Speicherzellen angewendet werden. Außerdem wird ein dynamischer MOS-Kondensator mit hoher Kapazität beschrieben. Dieser Kondensator eignet sich auch für die Verwendung mit anderen integrierten Schaltungen, wo eine hohe Kapazität erforderlich ist.

Die Erfindung wird nun an Hand der Zeichnung beispielshalber erläutert. Es zeigen:

Fig.1 ein Blockschaltbild eines MOS-Speicher-Chips mit einer Matrix aus Speicherzellen, die Jeweils gemäß der Erfindung aufgebaut sind,

Fig.2 ein schematisches Schaltbild der Speicheraatrix von Fig.1,

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Fig.3 «in Schaltbild von zwei Speicherzellen, die in der Matrix von Fig.2 enthalten sind,

Fig.4 eine stark vergrößerte Schnittansicht einer der Speicherzellen von Fig.3,

Fig.5 eine stark vergrößerte Draufsicht auf zwei Speicherzellen nach Fig.3,

Fig.6a bis 6f ein Diagramm der Oberflächenpotentiale in der Speicherzelle von Fig.A, die an verschiedenen Zeit· punkten auftreten, wenn der Wert "O" in der Zelle gespeichert ist,

Fig.7a bis 7f Diagramme der Oberflächenpotentiale in der

Speicherzelle von Fig.4, die an verschiedenen Zeitpunkten auftreten, wenn der Wert "1" in der Zelle gespeichert ist,

Fig.θ ein Diagramm der Oberflächenpotentiale abhängig von der Gate-Spannung fUr verschiedene Zonen der Zelle von Fig.4,

Fig.9 ein Diagramm des Oberflächenpotentials der Speicherzone

abhängig von der Gatespannung für mehrere unterschiedlich dotierte Speicherzonen,

Fig.10 ein Diagramm mit experimentell ermittelten Daten Über die Speicherkapazität in einer Hi-C-Zelle abhängig von der Konzentration des in geringer Tiefe liegenden Implantats,

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Fig.11 ein Diagramm experimentell ermittelter Daten der Ladungskapazität abhängig von der Spannung Vv-,

Fig.12 eine stark vergrößerte Schnittansicht einer zweiten Speicherzelle mit einem erfindungsgemäßen Aufbau,

Fig.13 eine stark vergrößerte Schnittansicht einer dritten Speicherzelle mit einem erfindungsgemäßen Aufbau,

Fig.14 eine stark vergrößerte Schnittansicht eines Kondensators mit hoher Kapazität, dessen Aufbau gemäß der Erfindung ausgeführt ist, und

Fig.15 ein Ersatzschaltbild des Aufbaus von Fig.14.

In Fig.1 ist ein MOS-Speicher-Chip 10 in Form eines Blockschaltbildes dargestellt, bei dem die Erfindung angewendet wird. Dieser Chip besteht grundsätzlich aus einer Matrix 11 aus Speicherzellen mit hoher Ladungsspeicherkapazität (Hi-C-Speicherzellen), einem Zeilendecodierer 12, einem Spaltendecodierer 13, einem Zeilenadreseenspeicher 14, einem Spaltenadressenspeicher 15, mehreren Leseverstärkern 16, einem Eingabe/Ausgäbe-Puffer 17 und einem Taktgenerator 18. Die Matrix 11 nimmt den Hauptteil der Chip-Fläche in Anspruch; sie besteht aus Tausenden von Hi-C-Speicherzellen. Der Aufbau Jeder dieser Zellen verkörpert die Erfindung.

Die Matrix 11 ermöglicht die Speicherung binärer Informationen; sie kann in verschiedenen Größen ausgeführt sein. Die in Fig.1 dargestellte Matrix enthält 16 384 Hi-C-Speicherzellen, die in 128 Zeilen und 128 Spalten aufgeteilt

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sind. Mit jeder Zellenspalte ist ein Leseverstärker verbunden. Dafür kann irgendein bereits beschriebener Leseverstärker benutzt werden. Eine brauchbare Ausführung, bei der von unabgeglichenen kreuzweise gekoppelten MOS-FET-Negatoren Gebrauch gemacht wird, ist in der Patentanmeldung P 27 24 646.4 beschrieben.

Der Zeilendecodierer 12 wählt eine der 128 Zeilenleitungen XO bis X127 aus, wie durch eine im Zeilenadressenspeicher 14 enthaltene Zeilenadresse festgelegt wird. In gleicher Weise wählt der Spaltendecodierer 15 eine der 128 Spaltenleitungen YO bis Y127 aus, wie von einer im Spaltenadressenspeicher enthaltenen Spaltenadresse bestimmt wird. Die Zeilen- und Spaltenadressen werden an den Speicher-Chip 10 über sieben AdressAnleitungen 21 im Zeitteilverfahren angelegt. Ein Zeilenadressenabtastsignal (RAS) an der Eingangsleitung 22 bewirkt die Freigabe des Zeilenadressenspeichersi4, so daß dieser die Adressen an den Leitungen 21 annimmt, während ein Spaltenadressenabtastsignal (Ea7>) an der Eingangsleitung 23 den Spaltenadressenspeicher 15 freigibt, so daß dieser die Adresse an den Leitungen 21 annimmt.

Eine Datenübertragung zwischen einer adressierten Hi-C-Speicherzelle in der Matrix 11 und dem Eingabe/Ausgabe-Puffer 17 erfolgt über eine Signalleitung 24. Die Spaltenleitungen YO bis Y127 wählen aus der adressierten Zeile eine Zelle aus, und die in der Zelle enthaltenen Daten werden von den Spaltenleitungen auf die Signalleitung 24 geschaltet. Der Taktgenerator 18 liefert die Taktsignale zum Synchronisieren dieses Datenübertragungsvorgangs. DafUr kann irgendein herkömmlicher Taktgenerator verwendet werden. Ein Beispiel eines für diesen Zweck brauchbaren Taktgenerators zeigt die

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USA-Patentanmeldung SN 716 709 vom 23.August 1976.

Für die Unterscheidung, ob an der adressierten Zelle eine Leseoperation oder eine Schreiboperation durchgeführt werden soll, ist eine Le se/ScEFeTb"-Leitung 25 vorgesehen. In einer Lese-Operation werder die Daten von der Signalleitung 24 vom Eingabe/Ausgabe-Puffer 17 zu einer Leitung übertragen. Bei einer Schreiboperation werden an der Leitung 27 von einer externen Quelle Daten erzeugt, vom Eingabe/ Ausgabe-Puffer 17 auf die Signalleitung 24 übertragen und in die ausgewnhlte Zelle geschrieben. Diese Lese- und Schreiboperation wird im Zusammenhang mit den Figuren 2, 6 und 7 noch genauer beschrieben.

Damit die Schaltungseinheiten auf dem Speicher-Chip 10 in Betrieb gesetzt werden können, sind Spannungsleitungen 28 vorgesehen, üblicherweise werden drei externe Spannung benutzt, obgleich auch zwei Spannungen genügen können. Diese Spannungen sind mit V_dd, V und V., bezeichnet; sie haben gewöhnlich Werte von +12V, OV bzw. -5V. Es ist offensichtlich, daß auch andere Spannungen benutzt werden könnten.

In dem Diagramm von Fig.2 ist die Matrix 11 von Fig.1 genauer dargestellt. Dieses Diagramm zeigt einige der die Matrix 11 bildenden Hi-C-Speicherzellen 30 sowie ihre Verbindungen. Jede Zelle enthält eine Ubertragungselektrode 41, die zum Adressieren der Zelle benutzt wird. Die Ubertragungselektrode ist in selektiver Weise mit einer der Zeilenleitungen XO bis X127 gekoppelt. Wenn sich die Spannung an einer Zeilenleitung in einem Zustand befindet, dann sind alle Zellen ausgewählt, die mit dieser

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bestimmten Zeilenleiturfg gekoppelt sind; umgekehrt sind die gleichen Zellen nicht ausgewählt, wenn sich die Spannung an der gleichen Zeilenleitung in einem anderen Zustand befindet. In einem bevorzugten Aueführungsbeispiel der Erfindung wird von N-Kanal-Speicherzellen Gebrauch gemacht; bei dieser Ausführungsform werden die mit einer bestimmten Zeilenleitung gekoppelten Zellen dadurch adressiert, daß die Spannung an dieeer Zeilenleitung auf +12V angehoben wird; die Zellenauswahl wird beendet, wenn die Spannung an der gleichen Zeilenleitung auf Nasse herabgesetzt wird.

Jede Hi-C-Zelle 30 weist auch eine Eingabe/Ausgabe-Zone 42 auf. Diese Zone der Zelle ist mit einer von mehreren Bitleitungen bO bis b127 oder bO¹ bis b127* gekoppelt. Die Spannungen an den Bitleitungspaaren bO-bO·, b1-b1' usw. sind gewöhnlich komplementär zueinander. Die Bitleitungen sind in selektiver Weise mit einem der Leseverstärker 16 und dann über einen Transistor 31 mit der Signalleitung 24 gekoppelt. Jede Spaltenleitung ist mit der Gate-Elektrode eines ausgewählten Transistors 31 gekoppelt; durch Anheben der Spannung an einer bestimmten Spaltenleitung (beispielsweise für den Fall von N-Kanal-Transistoren) wird die Leitung 26 mit der entsprechenden Bitleitung verbunden.

Während einer Leseoperation wird jede der Bitleitungen auf eine bestimmte Spannung zwischen einem "1"- oder "O"-Wert vorgeladen.Dann wird an die adressierte Zeilenleitung eine Auswahlspannung angelegt. Als Antwort darauf geben alle Zellen, die mit dieser Zeilenleitung verbunden sind, die Ladung, die in ihnen als Information gespeichert war, an ihre entsprechende Bitleitung ab. Die Leseverstärker tasten diese Ladung ab, und sie erzeugen abhängig davon an den Bit-

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leitungen einen vollen ^M1ⁿ- oder "0"-Spannungswert. Anschliessend wird eine Auswahlspannung an eine der Spaltenleitungen angelegt; diese Spannung schaltet den "1^M- oder "O"-Wert der entsprechenden Bitleitung zu der Signalleitung 24 durch. Für eine Schreiboperation wird diese Ablauffolge umgekehrt. Dies bedeutet, daß der Eingabe/Ausgabe-Puffer 12 eine Spannung an der Signalleitung 24 erzeugt, worauf eine Auswahlspannung an eine Spaltenleitung angelegt wird| diese Spannung schaltet die "1"- oder "O^w-Spannung von der Leitung 24 zur entsprechenden Bitleitung durch. Danach wird an eine Zeilenleitung eine Auswahlspannung angelegt. Als Reaktion darauf wird eine Ladungsmenge, die entweder den Wert ^W1^M oder den Wert "0" repräsentiert, in der ausgewählten Zelle gespeichert. Die physikalischen Vorgänge dieses Ladungsspeichervorgangs und die Menge der gespeicherten Ladung sind von großer Bedeutung für die hier beschriebene Erfindung; die entsprechende Beschreibung erfolgt im Zusammenhang mit den Figuren 6, 7, 8 und 9.

In Fig.3 ist ein Schaltbild von zwei Hi-C-Speicherzellen der Matrix von Fig.2 dargestellt. In dieser Figur sind die Bitleitungen mit b1, bO bezeichnet, und die Zeilenleitung ist mit XO bezeichnet. Es sei bemerkt, daß die Schaltbilder für die anderen Speicherzellen in der Matrix mit Ausnahme der Beschriftung mit dieser Figur übereinstimmen.

Die Schaltung von Fig.3 besteht aus einem Feldeffekttransistor 40 mit isolierter Gate-Elektrode, einem Oxidkondensator 50 und einem Sperrschichtkondensator 55 (Verarmungskondensator). Die Eingabe/Ausgabe-Zone 42 der Zelle wird von der Source-Elektrode des Transistors 40 gebildet. Die Drain-Elektrode 43 des Transistors 40 1st mit

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einem Schaltungspunkt N verbunden, der mit einem Belag 53 des Kondensators 50 und'mit einem Belag 56 des Kondensators 55 verbunden ist. An einem zweiten Belag 51 des Kondensators 50 liegt eine feste Spannung V ; der zweite Belag 57 des Kondensator 55 ist an die Substratvorspannung V_bb gelegt.

Die Zeilenleitung XO ist mit den Ubertragungselektroden 41 der Transistoren 40 verbunden. Durch selektives Anheben oder Absenken der Spannung an der Zellenleitung wird auf diese Weise der Transistor 40 eingeschaltet und abgeschaltet. Wenn der Transistor 40 eingeschaltet ist, laden die Kondensatoren und 55 den Schaltungepunkt N auf den Spannungswert der Bitleitung auf. Wenn der Transistor 40 gesperrt ist, bleibt die Ladung in den Kondensatoren 50 und 55 unverändert. Die in den Kondensatoren 50 und 55 (Spannung am Schaltungspunkt N) gespeicherte Ladungsmenge stellt die in den Speicherzellen gespeicherte Information dar.

Für das Verständnis der Bedeutung des Hi-C-Speicherzellenkonzepts ist es wichtig, darauf hinzuweisen, daß die Ladung in der Zelle 30 nicht nur im Oxidkondensator 50, sondern auch im Sperrschichtkondensator 55 gespeichert ist. Bisher wurde der Sperrschichtkondensator 55 vernachlässigt, da bei den herkömmlichen Substratdotierungen von MOS-RAM-ZeIlen die Sperrschichtkapazität etwa zehnmal kleiner als die Oxidkapazität ist. In der Vergangenheit gab es keine erfolgreiche Möglichkeit, die Sperrschichtkapazität zur Erhöhung der Ladungsmenge zu benutzen, die in der Zelle gespeichert werden kann.

Die Sperrschichtkapazität kann durch Vergrößern der Substratdotierung in der die Kondensatoren 50 und 55 bildenden Zone erhöht werden. Beispielsweise könnte ein P-Implantat zum P-leitenden Substrat hinzugefügt werden. Diese vergrößerte

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Substratdotierung verursacht jedoch eine Verkleinerung des am Schaltungspunkt N auftretenden Spannungshubs. Dies verursacht wiederum eine Verkleinerung der Ladungskapazität. Diese Tatsache ist beispielsweise bereits in dem Aufsatz von A.F.Tash, Jr. in IEEE Journal of Solid-state Circuits,Februar 1976 beschrieben worden.

Wenn jedoch ein in geringer Tiefe (bei oder sehr nahe bei der Grenzfläche zwischen SiOp und Si) liegendes Implantat mit einem zum Substrat entgegengesetzten Leitungstyp hinzugefügt wird, dann wird die "fiatband"-Spannung in der Speicherzone in negativer Richtung verschoben. Die "fiatband"-Spannung ist diejenige Spannung, die an die Gate-Elektrode eines MOS-Kondensators zur Reduzierung des Oberflächenpotentials im darunterliegenden Substrat auf den Wert Null angelegt werden muß. In einem Diagramm, das das Oberflächenpotential abhängig von der Gate-Spannung zeigt, ist die "fiatband"-Spannung der Punkt auf der Gatespannungsachse, bei der das Oberflächenpotential Null ist. Dies ermöglicht, daß das Potential des Schaltungspunkts N den vollen ursprünglichen Hub beibehält, während gleichzeitig die Sperrschichtkapazität vergrößert wird. Als Folge davon kann die Ladungskapazität der Zelle um bis zu 100% vergrößert werden. Dies ist ein wichtiges Merkmal der Hi-C-Speicherzelle.

In den Figuren 4 und 5 ist der genaue geometrische Aufbau einer bevorzugten Ausführungsform der Hi-C-Speicherzellen dargestellt. In diesen Figuren sind die tatsächlichen Abmessungen der Zelle stark vergrößert. Fig.4 ist die Ansicht eines Schnitts längs der Linie a-a von Fig.5. Dieser Schnitt verläuft durch eine Hi-C-Speicherzelle; er legt alle Komponenten der Zelle frei. Die Implantate in den verschiedenen dotierten Zonen sind in Fig.h für eine N-Kanal-Zelle angegeben. Die Anordnung könnte jedoch ohne weiteres so modifiziert werden, daß sich als weitere Ausführungsform eine P-Kanal-Zelle ergibt.

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Die Hi-C-Speicherzelle wird unter Verwendung eines P-leitenden Halbleitersubstrats 71 hergestellt. Dieses Substrat weist eine Oberfläche 72 auf, in deren Nähe mehrere Elemente der Speicherzelle gebildet sind. Eine N⁺-Zone 73 in der Nähe der Oberfläche 72 bildet die Bitleitung b1 und die Transistor-Source-Elektrode 42. Von zwei Ionenimplantaten 75 und 76 wird nahe der Oberfläche eine Speicherzone 74 gebildet. Die Speicherzone 74 bildet den Kondensator 55, den Belag 53 des Kondensators 50 und die Drain-Elektrode 43. Die Implantate in der Speicherzone liegen übereinander im Abstand von der N⁺-Zone 73. Das Implantat 75 besteht aus einem N-leitenden Material, und es liegt relativ nahe bei der Oberfläche 72. Das andere Implantat 76 besteht aus P-leitendem Material, und es liegt unterhalb des N-Implantate. In der Fläche der Drain-Zone 43 fällt das P-Implantat mit dem N-Implantat zusammen, oder es liegt innerhalb dieses N- Implantats. Auf diese Weise werden Potentialsperren für eine zwischen der Speicherzone 74 und der Bitleitung 73 fliessende Ladung vermieden. Weitere strukturelle Einzelheiten der implantierten Speicherzone 74 folgen im Anschluß an diese Gesamtbeachreibung der Figuren 4 und 5.

In der Oberfläche 72 ist zwischen der N⁺-Zone 73 und der Speicherzone 74 ein MOS-Transistorbereich 77 gebildet, da das Substrat ein P-leitendes Material ist. Diese übertragungszone ist nicht implantiert, über der Substratoberfläche liegt eine Isolierschicht 78. in einer AusfUhrungsform besteht die Isolierschicht 78 aus Siliziumdioxid; ihre Dicke beträgt etwa 1000 8. Die Speicherelektrode 51 überdeckt die Isolierschicht 78 über der Speicherzone 74; die Übertragungselektrode

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41 überdeckt die Isolierschicht 78 über der Ubertragungszone 77, und teilweise überdeckt sie die Speicherelektrode 51. Die Elektroden 41 und 51 bestehen aus leitendem Material, beispielsweise aus polykristallinen Silizium oder aus Metall; ihre Dicke beträgt etwa 8000 X.

Flg.5 zeigt eine Draufsicht auf 2Hi-C-Speicherzellen, die gemäß dem Schaltbild von Fig.3 und dem Schnitt von Fig.4 angeordnet sind. Die verschiedenen in Fig.5 dargestellten Zonen liegen in einer von drei Ebenen, wie zuvor beschrieben wurde. Die in der untersten Schicht liegenden Komponenten sind von Linien 61 umgeben. Diese Komponenten enthalten die Bitleitungen bO und b1, die Transistor-Source-Elektroden 42, die Transistor-Drain-Elektroden 43, die Übertragungszone 44 zwischen den Sourc- und Drain-Zonen und die Speicherzone 74 mit den zwei Implantierungslagen.

Die in der zweiten Ebene liegenden Komponenten sind von den Linien 62A und 62B umgeben. Eine dünne Isolierschicht, die beispielsweise aus Siliziumdioxid besteht, trennt die erste und die zweite Ebene. Die von der Linie 62A umgebene Fläche bildet die Speicherelektrode 51 und die Speicherleitung 52. Bei dieser Ausgestaltung sind die Speicherelektrode 51 und die Speicherleitung 52 räumlich in einem Bereich integriert. Dieser Bereich wird dann an eine feste Spannung V_x gelegt. In der gleichen Welse bildet der von der Linie 62B umgebene Bereich die Übertragungselektroden 41 der Transistoren 40.

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Die Zeilenleitung XO liegt in der dritten Ebene; sie besetzt die von der Linie 63 umgebene Fläche. Die zweite und die dritte Ebene sind durch eine zweite Oxidschicht mit einer Dicke von 6000bis 7000 S voneinander getrennt. Die elektrische Verbindung zwischen der Zeilenleitung XO und den Übertragungselektroden 41 wird mit Hilfe eines Kontakts 45 hergestellt. Dieser Kontakt durchdringt das die zweite und die dritte Ebene trennende Oxid.

Von besonderer Bedeutung sind hier strukturelle Einzelheiten der Speicherzone 74. Das P-Implantat (beispielsweise Bor) ist bis in eine Tiefe von etwa 2000 8 bis 10 000 8 von der Oberfläche 72 aus gebildet. Das N-Implantat (beispielsweise Arsen) ist bis zu einer Tiefe von etwa 100 bis 500 8 gebildet. Es sei bemerkt, daß diese Implantate tatsächlich eine Gaußsche Verteilung in der Oberfläche 72 haben; diese Zahlenwerte geben daher die Tiefe an, in der die Verteilungsspitze auftritt.

FUr das tiefer liegende Implantat wird typischerweise Bor verwendet; der Implantierungsvorgang wird mittels einer Ionenimplantierungsmaschine durchgeführt. Dieses Implantat kann in die blanke Siliziumoberfläche 72 vor dem Aufwachsen der Isolierschicht 78 eingebracht werden. Es kann aber auch direkt durch die Isolierschicht 78 nach deren Bildung eingebracht werden. Im zuletzt genannten Fall wird der Ionenimplantierungsvorgang bei etwa 130 keV durchgeführt. Die Dosierung im Silizium reicht typischerweise von 1-8 χ 10¹²Ionen/cm².

Das weniger tief liegende Implantat besteht typischerweise aus Arsen oder Antimon. Es können auch andere Elemente benutzt

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werden, doch werden typischerweise diese Elemente verwendet, da sie eine große Masse haben und langsam diffundieren. Sie verbleiben daher während der zur Bildung der Zelle und der zugehörigen Schaltungsanordnungen auf dem Chip erforderlichen anschliessenden Herstellungsschritte bei oder nahe bei der Oberfläche 72.

Arsen oder Antimon kann direkt in die blanke Oberfläche vor dem Aufbringen der Isolierschicht 78 implantiert werden. Bei diesem Vorgang wird eine Implantierungsenergie von etwa 10 bis 50 keV angewendet. Die Implantierung kann Jedoch auch nach dem Aufbringen der Isolierschicht 78 durchgeführt werden. Eine Möglichkeit dazu ist die Anwendung einer sehr hohen Implantierungsenergie, wobei beispielsweise etwa 300 keV erforderlich sind. Diese hohe Energie ist auf Grund der großen Masse der Ionen erforderlich.

Als Alternative kann eine zweckmässigerweise niedrigere Implantierungsenergie angewendet werden, bei der der größte Anteil der Dotierungsstoffe in die isolierende Schicht 78 gelangt. Die Konzentration dieser Dotierungsstoffe ist so gewählt, daß der gewünschte Anteil anschließend während der übrigen Herstellungsschritte aus der Isolierschicht 78 in die Oberfläche 72 diffundiert. Als Beispiel für diese Möglichkeit wird Arsen unter Anwendung einer Energie von 105 keV in ein Gate-Oxid mit 1000 Ä implantif rt. Die Konzentration beträgt typisch erweise 1 - 8 χ 1o" Ionen/cm . Die anschliessend in die Oberfläche 72 diffundierende Arsenmenge reicht von 1 - 6 χ 10 Ionen pro cm . Die später beschriebene Tabelle I enthält experimentell ermittelte Daten von Hi-C-Speicherzellen, die gemäß diesem Ausführungsbeispiel hergestellt wurden.

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Unter Bezugnahme auf die Figuren 6 und 7 wird nun die elektrische Wirkungsweise der Hi-C-Speieherzelle 13 erläutert. Diese Figuren zeigen die Oberflächenpotentiale der Speicherzone 7h_t der Übertragungszone 77 und der Bitleitung b1 an aufeinanderfolgenden Zeitpunkten. In diesen Figuren wird das Oberflächenpotential längs der vertikalen Achse nach unten positiver; es wird angenommen, daß die Spannung an der Elektrode 51 bei irgendeiner zweckmässigen Spannung V_x konstant gehalten wird ( die typischerweise gleich V_dd ist).

Fig.6a zeigt die Oberflächenpotentiale in einer Zelle, wenn der Binärwert ¹¹I¹* gespeichert ist. In diesem Zustand ist die Speicherzone 7k relativ frei von Elektronen. Dies hat zur Folge, daß das Oberflächenpotential in dieser Zone ansteigt. Im gleichen Zeitpunkt hat die Spannung an der Uberträgungselektrode 41 nahezu den Massewert; dies hat zur Folge, daß das Oberflächenpotential der übertragungszone 77 ebenfalls nahezu den Massewert hat. Das niedrige Oberflächenpotential der Übertragungszone 77 ermöglicht einen Hub der Spannung an der Bitleitung b1 zwischen den Pegeln der Binärwerte "1" und ^NOⁿ (beispielsweise 12V bzw. OV) ohne daß Elektronen in die Speicherzone 74 oder aus dieser Zone fließen. Diese Spannungswerte an der Bitleitung b1 treten auf Grund des Lesens oder Schreibens anderer Zellen an der gleichen Bitleitung auf, wie oben im Zusammenhang mit Fig.2 beschrieben wurde.

In den Figuren 6b bis 6f sind die Oberflächenpotentiale dargestellt, die auftreten, wenn in die Zelle der Binärwert "O" geschrieben wird. In Fig.6b ist die Bitleitung auf die den Binärwert "0" entsprechende Spannung gesetzt.

An einem späteren Zeitpunkt wird die Spannung an der Uberträgungselektrode über die Zeilenleitung XO auf einen

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hohen Wert (beispielsweise 12V) angehoben; dies hat zur Folge, daß das Oberflächenpotential der über tragung sz one gemäß der Darstellung von Fig.6c ansteigt. Die niedrige Spannung (beispielsweise OV) an der Bitleitung b1 bewirkt, daß durch die übertragungszone 77 Elektronen in die Speicherzone 74 fließen. Die Anwesenheit von Elektronen in diesen Zonen bewirkt ein Absinken des Oberflächenpotentials der Speicherzone gemäß Fig.6d. Nach einer sehr kurzen Zeitdauer (Nanosekunden) sind alle Ausgleichsvorgänge beendet, und die Oberflächenpotentiale in der Speicherzone 74, der Übertragungszone 77 und der Bitleitung b1 sind ungefähr gleich. In Fig.6e ist dieser zuletzt genannte Zustand veranschaulicht. An einem weiteren Zeitpunkt wird die Spannung an der Zeilenleitung XO nahezu auf Massepotential abgesenkt; dies verursacht ein Absinken der Spannung der übertragung sz one 77. Aus diesem Grund kann die Spannung an der Bitleitung wieder frei zwischen den "1"- und ⁿO^ll-Pegeln verschoben werden, ohne daß das Potential der Speicherzone 74 beeinflußt wird. Dieser Zustand ist in Fig.6f dargestellt.

Die umgekehrte Ablauffolge ist in den Figuren 7a bis 7f dargestellt. Das bedeutet, daß diese Figuren das Oberflächenpotential der Speicherzone 74, der Übertragungszone 77 und der Bitleitung b1 für das Schreiben des Binärwerts "1" in die Zelle zeigen. In Fig.7a sind die anfänglichen Oberflächenpotentiale angegeben, von denen angenommen wird, daß sie gerade vorhanden sind. An einem späteren Zeitpunkt wird die Bitleitung zwangsweise auf einendem Binärwert "1" entsprechenden Spannungswert gebracht, wie in Fig.7b gezeigt ist. Anschließend wird die Spannung an der Übertragungselektrode auf einen hohen Wert gebracht, der bewirkt, daß das Oberflächen-

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potential der übertragungszone 77 gemäß Fig.7c ansteigt. Die hohen Oberflächenpotentiale der Zonen 73 und 7k haben zur Folge, daß nach Fig.7d Elektronen aus der Speicherzone 7k abfliessen. Auf diese Weise gleichen sich die Oberflächenpotentiale der Zonen 73, 7k und 77 schnell aus, wie Fig.7e zeigt. Anschliessend wird die Spannung an der übertragungselektrode abgesenkt, so daß die Spannung an der Bitleitung frei zwischen den ^W1^H- und ^NO"-Pegeln verändert werden kann, ohne daß das Potential der Speicherzone 7k beeinflußt wird.

Ein wichtiger Parameter der Speicherzelle 30 gibt die Ladungsmenge an, die in der Speicherzone 7k gespeichert werden kann. Dieser Parameter wird als Ladungskapazität pro Flächeneinheit bezeichnet; für die Hi-C-Speicherzelle trägt dieser Parameter die Bezeichnung Qjj^.q· Physikalisch hängt der Parameter Qjj*.._c von der Menge, dem Typ, dem Ort der Implantate im Speicherbereich und auch von der darüberllegenden Elektrodenstruktur ab. Im Großen gesehen kann die Ladungekapazität pro Flächeneinheit auch durch die Oxidkapazität der Speicherzone und die Speicherelektrodenspannung ausgedruckt werden. Die Wirkung der Sperrschichtkapazität wird im Ausdruck für die Speicher el ektrodenspannung berücksichtigt. Diese Beziehung wird nun für die Hi-C-Speicherzelle abgeleitet, damit ihre hohe Speicherkapazität gezeigt wird.

Die Entwicklung eines Ausdrucks für Qjjj« läßt sich am besten unter Bezugnahme auf Fig.8 verstehen. In dieser Figur ist das Oberflächenpotential der Hi-C-Speicherzelle auf die Speicherelektrodenspannung bezogen. Die Kurve gibt dabei die Beziehung zwischen dem Oberflächenpotential der Speicherzone 74 und der Speicherelektrodenspannung an; die Kurve 101 zeigt dagegen die Beziehung zwischen dem

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Oberflächenpotential der Ubertragungszone 77 und der Übertragungselektroden spannung.

Es kann gezeigt werden, daß die Ladungskapazität einer Speicherzelle gleich dem Produkt aus der Oxidkapazität C_Q und einem Ausdruck AV₀ ist. Der zuletzt genannte Ausdruck ist gleich der Änderung der Speicherelektrodenspannung, die notwendig ist, das Oberflächenpotential der Speicherzone vom Wert bei leerer Potentialsenke zu dem Wert bei voller Potential senke zu verschieben. Diese Tatsache ist in einem Aufsatz von A.F.Tash, Jr. und anderen in der Oktober-Ausgabe 1976 der Zeitschrift IEEE Journal of Solid State Circuits beschrieben. Der Oberflächenpotentialwert bei leerer Potentialsenke in der Speicherzone ist in Fig.8 als 0jg_E angegeben, und der Oberflächenpotentialwert bei voller Potentialsenke ist als 0j_SF angegeben. Die Kurve 100 setzt diese Oberflächenpotentiale mit der Speicherelektrodenspannung in Beziehung. Unter Anwendung der durch die Kurve 100 ausgedrückten Information kann die Ladungskapazität pro Flächeneinheit folgendermaßen ausgedrückt werden:

⁰Hi-C = ^Co^CVG <*ISE> - V^ISF^ ·

Diese Ladungskapazität wird zweckmässigerwelse durch die Ladungskapazität der herkömmlichen 1-Transistor-ZeIIe oder der herkömmlichen ladungsgekoppelten Zelle ausgedrückt, damit die drei Bauelemente miteinander verglichen werden können. Bei einer 1-Transistor-Zelle ist die Ladungskapazität pro Flächeneinheit Q auch als [c ]·[Δν_β] definiert, wobei der zuletzt genannte Ausdruck gleich der Änderung der Speieherelektrodenspannung ist, die

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erforderlich ist, das Oberflächenpotential der Speicherzone vom Vert bei leerer Potentialsenke zum Wert bei voller Potcntialsenke zu verschieben. Die Oberflächenpotentialwerte bei leerer und bei voller Potentialsenke sind wieder die Werte 0_igE bzw. 0_ISp· ^Die Kurve/ 101 setzt diese Oberflächenpotentiale mit der Speicherelektrodenspannung einer 1-T-Zelle in Beziehung, da die Speicherzonenkurve einer 1 -T- Zelle gleich der übertragung sz onenkur ve einer Hi-C-Speicherzelle ist. Unter Ausnutzung der in der Kurve 101 enthaltenen information kann der Ausdruck für Q₁ folgendermaßen geschrieben werden:

^Q1-T^{= C}o C V

Durch Einsetzen dieses Ausdrucks für Qu4_c ergibt sich ^{= Q}1-T ^{+ C}O I^VG ^(Q2RF> " ^VG (

1-T ^{+ C}O I^VG ^(Q2RF

Durch eine ebensolche Analyse kann einAusdruck für die auf die Flächeneinheit bezogene Ladungskapazität Q₀.

Cw

einer herkömmlichen ladungsgekoppelten Speicherzelle abgeleitet werden. In einer ladungsgekoppelten Speicherzelle sind die Speicherelektrodenspannung und die Übertragungselektrodenspannung gleich; die Kurven 100 und setzen diese Elektrodenspannungen mit dem Oberflächenpotential der Speicherzone bzw. der Übertragungszone in Beziehung. Aus Flg. θ wird deutlich , daß bei einer Speicherelektrodenspannung (und damit einer Übertragungselektrodenspannung) von Yq (0jsg) die Oberflächenpotentiale der Speicherzone und der Übertragungezone gleich sind. In diesem Zustand ist daher keine Ladung gespeichert. Wenn andrerseits die Speicherelektrodenspannung ( und die

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Übertragungselektrodenspannung)den Wert Vq ( dann ist das Oberflächenpotential in der Speicherzone positiver als das Oberflächenpotential der Ubertragungszone. Die Oberflächenpotentialdifferenz ist auf Grund von Fig.8 als 0(2RF)-0(ISF) gegeben. Die Werte 0 (2RF) und 0(ISF) sind also die Oberflächenpotentiale der ladungsgekoppelten Zelle bei leerer Potential senke bzw. bei voller Potentialsenke.

Die Ladungskapazität Q _ der ladungsgekoppelten Speicherzelle beträgt C C_Q] [δ VqJ₁ wobei Δν_β gleich der Änderung der Speichereiektrodenspannung ist, die erforderlich ist, um das Oberflächenpotential der Speicherzone vom Wert bei leerer Potential senke zum Wert bei voller Potentialsenke zu verschieben. In Fig.8 sind die Beziehungen zwischen dem Oberflächenpotential 02rf ¹^* leerer Potentialsenke und der Speicherelektrodenspannung V_G (0₂Rp) sowie zwischen dem Oberflächenpotential 0_ISf ¹^ voll⁰¹* Potentialsenke und der Speicherelektrodenspannung ^vg^0tsF^ dargestellt, Die Ladungskapazität CL_ läßt sich also mit der Speicher-

Cv

elektrodenspannung folgendermaßen ausdrücken:

^Qcc = ^Co CV₀ (0_2RF) - V_G (

Durch Einsetzen dieses Ausdrucks in den aüuvor für die Speicherkapazität Qu*„q abgeleiteten Ausdruck ergibt:

⁰Hi-C ^{= Q}cc ^{+ Q}f-T

Dieassist ein sehr wichtiges und synergistisches Ergebnis. Die Gleichung sagt aus, daß die Ladungskapazität pro Flächeneinheit einer Hi-C-Speicherzelle gleich der Ladungskapazität pro Flächeneinheit einer herkömmlichen 1-Transistor-Zelle zuzüglich der Ladungskapazität pro

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Flächeneinheit der herkömmlichen ladungsgekoppelten Zelle ist. Diese vergrößerte Ladungskapazität wird auf Grund der besonderen Struktur der Hi-C-Speicherzelle ermöglicht. Die vergrößerte Speicherkapazität wird von der besonderen Kombination einer Speicherzone 7k mit zwei übereinanderliegenden Implantaten unterschiedlichen Leitungstyps und einer darüberllegenden, unabhängig von der Ubertragungselektrode gesteuerten Elektrode verursacht.

Die Art der Abhängigkeit der Ladungskapazität Q_Hi__c von der Dotierung der Speicherzone Ik läßt sich am besten unter Bezugnahme auf Fig.9 erkennen. Die in dieser Figur dargestellten Kurven veranschaulichen die Beziehung zwischen dem Oberflächenpotential und der Speicherelektrodenspannung der Speicherzone für verschiedene Implantattypen. Die Kurve 110 zeigt den Fall, bei dem zum P-leitenden Substrat kein N-Dotierungsmittel und kein P-Dotierungsmittel hinzugefügt ist. D.h. in anderen Worten, daß die Kurve 110 in Fig.9 mit der Kurve 101 von Fig.8 übereinstimmt, die die IJbertragungszone 77 beschreibt.

Die Wirkung der Hinzufügung eines P-Implantats 76 zur Speichrzone Ik ist durch die Kurve 111 in Fig.9 angegeben. Allgemein ausgedrückt heißt das, daß das Implantat 76 so auf die Kurve 110 einwirkt, daß diese eine geringere Steigung hat. Als spezielles Beispiel der Menge der beteiligten Dotierungsstoffe kann die Substratdotierung beispielsweise 10 /cm betragen, während das P-Implantat 76 typischerweise eine mittlere Konzentration von (1 bis 8) χ 10 /cnr hat. In der

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gleichen Weise gibt die Kurve 112 in Fig.9 die Wirkung der Hinzufügung eines in geringer Tiefe liegenden N-Implantats 75 an. Dies bewirkt allgemein die Verschiebung der Kurve 110 nach links, während die Steigung unverändert bleibt. Als Beispiel für die Menge des beteiligten Dotierungsmittels sei angegeben, daß das N-Implantat "i'j

12 typischerweise eine Konzentration von (1 bis 6) χ 10 /cm hat. Durch Kombinieren des N-Implantats 75 und des P-Implantats 56 in einer Zone ergibt sich eine charakteristische Kurve 113. Die spezielle Konzentration der Dotierungsmittel kann so variiert werden, daß die Kurve 113 auf einen bestimmten Ladungskapazitätsbedarf zugeschnitten wird.

An einer Anzahl von Halbleiterscheiben mit jeweils einer unterschiedlichen Gruppe von Implantationsparametern wurden die Oberflächenpotential/Speicherelektrodenspannungs-Kennlinien und die Ladungskapazität pro Flächeneinheit der ladungsgekoppelten Zelle, der 1-T-Zelle und der Hi-C-Zelle gemessen. Die Ergebnisse dieser gemessenen

Kapazitäten für die Spannungen V = 12V_f V^ = 11,5 V

dd ^r* und V_bb= -5V sind in der nachfolgendenTabelle zusammen

mit den aus den Oberflächenpotentialen/Speicherelektrodenspannungskurven vorausgesagten Kapazitäten angegeben.

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Taballa I

Bor

Arsen

1-Trsnsistor-Zelle

ladungsgekoppelt« ZeIIn*

Hi-S-Zalla·

O CO OB

Iaplant.-anargia

-5V,

Ioftan pro c.³ 10¹²

115 KaV	4,0
135KaV	t.o
135KaV	*.o
115 KaV	5.0
115 KaV	4.0
115 KaV	4.0
115KaV	4.0
115 KeV	5,0
135 KeV	5.0
135KeV	5.0

Ieplant.- Ionen pro energie ^3 _1Q13

vorausgasagt

gwassan

105	KeV	2,2
105	KeV	2,8
1C5	KeV	3,2
105	KeV	3.0
105	KeV	2.7
105	KeV	3.0
105	KeV	3,2
105	KeV	3.2
105	KeV	3.0
105	KeV	2,7

"^{1ZV und V}r

2,48x10

■■

,12

2,35x10

2,32x10 2,43x10

¹² 12

2,43x10

2,36x10

2,45x10

2,39x10'

2,39x10

2,36x10

2,35x10

12 12

12

ι¹²

12

,12

vorausgasagt gelassen

0,17	0,27
0,48	0,48
0.45	0,48
0,43	0,55
0,39	0,44
0,35	0.44
0,35	0,41
0.45	0.58
0,44	0,56
0,48	0,53

^Vbb ^5V» ^Vdd ^{ZV und V}r»

* Norealisiert auf dia Ladungskapazität dar 1-Tranaistor-Zalla odar dar Zalla in Zvailagmtachnik (OLP-Zalla)

vorausgasagt geaessan

1,48

1Λ3 1.39 1,35 1.35 1.*5 1,44 1,48

1,22

1,48

1.« 1,38

1,38 1.56 1.*9 1.«

Aus der Tabelle sind drei wichtige Punkte zu entnehmen. Die Daten beweisen, daß die Ladungskapazität Qu-ι.η tatsächlich gleich der Ladungskapazität ΰ plus der Ladungs-

CC

kapazität Q-j__T ist. Ferner beweisen die Daten, daß die Ladungskapazität in einer Hi-C-Zelle für viele Implantierunggkonzentrationen und für V,,= -5V um 45 bis 55% höher als die Ladungskapazität der 1-Transistor-Zelle ist. Ausserdem gilt die Beziehung Qu^__c = Q_cc + ^qi_t ^{in einem} Implantierungsenergiebereich, dem in der Produktion ohne weiteres entsprochen werden kann.

Es ist auch von Interesse, in einem Diagramm zu zeigen, wie sich die Ladungskapazität der Hi-C-Zelle abhängig von der Konzentration des in geringer Tiefe befindlichen Implantats in der Speicherzone ändert. Experimentelle Daten bezüglich dieser Variablen sind in Fig.10 angegeben. Wie in dieser Figur gezeigt ist, wurde ein tiefliegendes P-Implantat (Bor) erzeugt, das eine feste Konzentration von 4x10 /cnr hatte. Die Konzentration eines in geringer Tiefe liegenden N-Implantats (im Siliziumdioxid), wurde von 2,2 χ iO¹³/cm³ bis 3,2 χ lO^/cm⁵ geändert. Dies

entspricht einer Dosisänderung im Silizium von

12 2

2 - 5 x 10 Ionen/cm . Diese Zahl zeigt, daß die

Implantierungsparameter (P und N) so gewählt werden können, daß die Ladungskapazität Q„, „ auf einen maximalen Wert gebracht wird und von einer solchen Änderung des N-Implantats relativ wenig beeinflußt wird. Eine auf die Produktion zurückzuführende Toleranz dieser Implantatkonzentration ist also nicht kritisch.

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Von Interesse ist auch die Art und Welse, in der sich die Ladungskapazität Q_Hi__c in Bezug auf die Substratvorspannung ändert. Fig.11 zeigt experimentelle Daten der Abhängigkeit der Ladungskapazität Q_Hi__c von der Spannung V^. Zum Vergleich sind auch die Ladungskapazitäten Q₁__T und Q_cc abhängig von der Spannung V_feb angegeben. Wie in dieser Figur veranschaulicht ist, steigt die Ladungskapazität Q_Hi__c bei einem Absinken der Spannung V^ an. Dieses experimentelle Ergebnis stimmt mit der Theorie Uberein. Diese Figur ist auch eine weitere experimentelle Bestätigung der vergrößerten Ladungskapazität pro Flächeneinheit der Hi-C-Speicherzelle. Wie hier gezeigt ist, ist die Zunahme der Ladungskapazität bei niedrigen Werten der Spannung V^ am ausgeprägtesten. Wenn die Spannung V^ weggelassen wird und das Substrat an Masse gelegt wird, kann die Ladungskapazität Q_Hi__c tatsächlich um 10096 größer als die Ladungskapazität Q_1-1, sein.

Ein weiteres wichtiges Merkmal der Hi-C-ZeHe besteht darin, daß sie einen niedrigeren Leckstrom als die herkömmliche 1-Transistor-Zelle hat. Typischerweise wird der Leckstrom in der Hi-C-Zelle um etwa 3 bis 8 mal niedriger als der Leckstrom in der 1-T-Zelle erwartet. Ein Grund.fUr den niedrigeren Leckstrom besteht darin, daß das P-Implantat 76 unter der Speicherleitung 51 die Substratdotierung vergrößert, die die Breite der Verarmungszone im Substrat 71 verringert. Als Folge davon ist ein kleinerer Raum vorhanden, in dem Elektronen-Löcher-Paare thermisch erzeugt werden können. Diese Elektronen-Löcher-Paare verursachen den Leckstrom. Durch Verkleinern des Raums, in dem sich Elektronen-

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Löcher-Paare bilden, kann auch der Leckstrom herabgesetzt werden. Die verbleibende Wirkung eines niedrigeren Leckstroms besteht darin, daß eine leere Potentialsenke eine längere Zeitperiode braucht, um auf den Pegel der vollen Potentialsenke zu driften. Aas diesem Grund muß die Zelle weniger oft aufgefrischt werden, so daß sie in einem Speichersystem einfacher angewendet werden kann.

Ein weiterer Grund dafür, warum die Hi-C-Zelle einen niedrigeren Leckstrom aufweist, besteht darin, daß auf Grund des Aufbaus der Zellen eine Potentialsperre am Umfang der Speicherzone entsteht. Diese Potentialsperre hindert den außerhalb der Speicherzone erzeugten Leckstrom daran, in die Speicherzone zu diffundieren. Das tiefliegende P-Implantat veranlaßt diese Potentialsperre. Wenn das tiefliegende Implantat erzeugt wird, wandert es zum größten Teil vertikal in das Substrat; ein Abschnitt des Implantats wandert jedoch auch in seitlicher Richtung. Diese Erscheinung ist auch als Seitenstreuung bekannt. Das in geringer Tiefe liegende Implantat hat jedoch auf Grund seiner niedrigen Implantierungsenergie und wegen der großen Masse der Arsen- und Antimon-Ionen nur eine geringe Seitenstreuung. Durch Anwendung geeigneter Implantierungsschritte ist die Seitenstreuung so ausgelegt, daß sie sich über das N-Implantat in seitlicher Richtung rund um den Umfang der Speicherzone mit Ausnahme der Drain-Zone hinaus erstreckt. An dieser Stelle ist das P- Implantat innerhalb des N-Implantats gehalten. Wie zuvor im Zusammenhang mit Fig.9 ausgeführt wurde, hat ein Implantat des gleichen Typs wie das Substrat die Wirkung, daß das Oberflächenpotential in der Iraplantierungszone abgesenkt wird. Auf diese Weise entsteht im Streubereich

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rund um den Umfang der Hi-C-Zelle mit Ausnahme der Drain-Zoit" eine Potentialsperre, In der Drainzone ist eine F< -tentialsenke vorhanden.

Experimentelle Daten an ersten Bauelementen bestätigen auch, daß der Leckstrom in der Hi-C-Zelle niedriger als in der herkömmlichen 1-T-oder DLP-Zelle ist. In der nachfolgenden Tabelle II sind diese experimentellen Daten angegeben.

	Tabelle II	Leckstrom*
Zelle		1,0
Herkömmliche 1	-T-Zelle	0,3 - 0,5
Hi-C-Zelle
♦Normiert auf	die 1-T-Zelle

In Fig.12 ist eine zweite AusfUhrungsform der Hi-C-Zelle dargestellt. Diese AusfUhrungsform gleicht in mancher Hinsicht der zuvor beschriebenen Zelle. Beispielsweise enthält sie eine Speicherzone 121 mit einem tiefliegenden P-Implantat 122 und einem in geringer Tiefe liegenden N-Implantat 123. Die Implantate 122 und 123 weisen Verteilungsspitzen und Konzentrationsdosierungen auf, die mit den entsprechenden Werten der zuvor beschriebenen Implantate 76 bzw. 75 Übereinstimmen. Diese Hi-C-Zelle enthält auch eine oben liegende Speicherelektrode 124 und eine Ubertragungselektrode 125, die getrennt voneinander betätigt werden können. Die zwei AusfUhrungsformen der Zelle unterscheiden eich jedoch dadurch, daß die zweite AusfUhrungsform eine zusätzliche

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N⁺-Zone 126 ähnlich der Ν⁺τΖοηβ 127 enthält. Die Zone grenzt an die Speicherzone 121 an, und sie liegt im Abstand von einer Source-Bit-Leitungszone 127. Die Ubertragungselektrorie 125 liegt auch nicht über der Speicherelektrode 124, sondern über dem Flächenbereich zwischen den Zonen 126 und 127.

Die elektrische Wirkungsweise der zweiten Ausführungsform ist der elektrischen Wirkungsweise der ersten Ausführungsform sehr ähnlich. Die Speicherzone 121 und die Zone 126 wirken in der gleichen Weise wie die Speicherzone 74; der Oberflächenbereich unter der Elektrode 125 wirkt ebenso wie die Übertragungszone 77. Mit diesen Modifikationen beschreiben die Diagramme der Figuren 6 und 7, die das Oberflächenpotential der Speicherzone und der Ubertragungszone angeben, auch die Wirkungsweise der zweiten AusfUhrungsform. Auch die Oberflächenpotential/Elektrodenspannungsdiagramme der Figuren 8 und 9 gelten für die zweite Ausführungsform. Da die Ladungskapazität pro Flächeneinheit von der Form der Kurven in Fig.8 abhängt, haben beide Ausführungsformen die gleiche hohe Kapazität. Die zweite Ausführungsform hat auch reduzierte Leckstromwerte, da die Speicherzone 121 den gleichen Aufbau wie die zuvor beschriebene Speicherzone 74 hat.

Fig.13 zeigt einen stark vergrößerten Querschnitt einer weiteren Speicherzelle, die gemäß der Erfindung aufgebaut ist. Bei dieser Zellenstruktur wird von der DMOS-Technologie Gebrauch gemacht, damit eine Zelle mit

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hoher Packungsdichte, hoher Kapazität und einem sehr kurzen Kanal in der Übertragungszone 131 erhalten wird. Gemäß der DMOS-Technologie wird die Ubertragungszone 131 durch eine Diffusion und nicht durch einen lithographischen Prozeß erhalten; die Source-Bit-Leitungszone wird von einer zweiten Diffusion 132 gebildet, die innerhalb dieser Übertragungszonendiffusion liegt. Dies ergibt eine Kanallänge von etwa 1 bis 2/um. Der Rest der Zelle ist ebenso aufgebaut, wie die im Zusammenhang mit Fig.4 beschriebene Zelle.

In Fig.14 ist in einem vergrößerten Querschnitt eine grundlegendere AusfUhrungsform der Erfindung dargestellt. Diese AusfUhrungsform ist ein dynamischer DMOS-Kondensator mit hoher Kapazität. Er kann im Zusammenhang mit anderen Schaltungen immer dort verwendet werden, wo eine hohe Kapazität benötigt wird. Die elektrische Verbindung zwischen dem Kondensator und der übrigen Schaltung kann durch angrenzende Diffusionszonen, durch angrenzende implantierte Zonen oder durch angrenzende überlappende Elektroden erhalten werden. Wie zuvor beschrieben wurde, ist ein Speicher mit einer Matrix aus Speicherzellen ein solcher Anwendungsfall.

Der dynamische MOS-Kondensator mit hoher Kapazität, der in Fig.14 dargestellt ist,besteht aus einem P-leitenden Substrat i4o mit einer ersten Fläche 141. Innerhalb des Substrats 140 liegt In der Nähe der Fläche 141 eine Speicherzone 142. Diese Speicherzone besteht aus einem N-Implantat 143, das im Substrat

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nahe der Fläche 141 liegt, sowie einem P-Implantat 144, das

unterhalb des Implantats 143 liegt, über der Fläche 141

liegt eine Iaiierschicht 145. Eine unabhängig betätigbare

Elektrode 146 liegt über der Speicherzone 142; an diese Elektrode werden zur Vorspannung der Speicherzone 142

in Bezug auf die Substratspannung V,_b Spannungssignale V_x

angelegt.

Fig.15a zeigt ein Gleichspannungsersatzschaltbild der Struktur von Fig.14, während Fig.15 ein Wechselspannungsersatzschaltbild der gleichen Struktur zeigt. Diese Schaltbilder veranschaulichen die Tatsache, daß die Struktur die Ladung des Schaltungspunkts 147 tatsächlich in zwei Kondensatoren 151 und 152 speichert. Der Kondensator 151 repräsentiert die Oxidkapazität, während der Kondensator die Sperrschichtkapazität repräsentiert. Der zuerst genannte Kondensator ist physikalisch auf die Wechselwirkung zwischen der Elektrode 146 und der Fläche 141 zurückzuführen, während der zuletzt genannte Kondensator physikalisch auf die Wechselwirkung zwischen den zwei Implantaten 143 und 144 zurückzuführen ist. Diese Erscheinung wurde zuvor im Zusammenhang mit Fig.3 beschrieben. Hier wird auf diesen Punkt nochmals hingewiesen, da er für die Erzielung der hohen Kapazität von Bedeutung ist und da es sich dabei um eine Erscheinung handelt, die bisher in einer praktischen Struktur noch nicht erfolgreich angewendet worden ist.

Es sind hier nun verschiedene Ausführungsbeispiele der Erfindung beschrieben worden. Die geschilderten Einzelheiten können jedoch im Rahmen der Erfindung ohne weiteres abgewandelt

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und modifiziert werden. So war beispielsweise die Beschreibung allgemein auf ein P-leitendes Substrat gerichtet, wobei die Speicherzone ein tiefliegendes P-Implantat und ein in geringer Tiefe liegendes N-Implantat enthält, doch können diese Dotierungstypen auch umgekehrt werden.Anstelle von Silizium als Halbleitermaterial und Siliziumoxid als Isolierschichten können auch andere Halbleitermaterialien und Isoliermaterialien benutzt werden.

Öle Beschreibung umfaßte einen 16K-Speicher; es können Jedoch auch größere oder kleinere Speicher die Hi-C-Zelle enthalten. Beispielsweise können Speicher mit etwa 64 000, 128 000, 256 000 oder 512 000 Zellen auf einem einzigen Halbleitersubstrat gebildet werden. Diese Speicher gleichen Im Aufbau dem im Zusammenhang mit Fig.1 beschriebenen Speicher. Ein Hauptunterschied besteht natürlich darin, daß zu dem in Fig.2 dargestellten Matrixmuster mehr Zeilen- und Spaltenleitungen hinzugefügt werden müssen. Zusätzlich wird die geometrische Größe der zuvor beschriebenen Speicherzellen nach den Figuren 4, 12 und 13 kleiner. Diese Zellen mit hoher Packungsdichte

6 2 P

haben eine Größe von 4 χ 10 mm (0,04 mil ). Zur Erzielung dieser kleinen Abmessungen 1st es erforderlich, gewisse Parameter der Zellen entsprechend zu bemessen. Insbesondere wird die Gate-Oxid-Dicke auf 300 bis 500 Ä reduziert. Das In geringer Tiefe in der Speicherzone liegende Implantat liegt vollständig Innerhalb von

1000 8 von der Halbleiteroberfläche aus; seine

12 Konzentrationsdosierung reicht von (3 bis 9) χ 10 Ionen/cm ,

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Die Spitze der Gaußschen Verteilung des tiefliegenden Implantats in der Speicherzone liegt im Abstand von 1500 bis 5000 8 von der Halbleiteroberfläche; seine Konzentrations-

13 2 dosis reicht von (0,7 bis 4,0) χ 10 Ionen/cm .

Diese Parameter sind aus mehreren Gründen gewählt. Ein Grund besteht darin, die unerwünschten Wirkungen der seitlichen Streuung zu vermeiden. Wenn die Größe der dichtgepackten Zelle abnimmt, kommen die Streuabmessungen in die Nähe der verschiedenen Abmessungen der Zelle selbst. Somit wird die Tiefe des tiefliegenden Implantats zur Miniraalisierung einer übermässigen Streuung verrringert. Das in geringer Tiefe liegende Implantat wird dichter bei der Halbleiteroberfläche angebracht, damit eine Kompensation oder eine Löschung mit dem tiefliegenden Implantat vermieden wird. Außerdem wird die Konzentrationsdosis sowohl beim tiefliegenden Implantat als auch bei dem in geringer Tiefe liegenden Implantat erhöht. Diese hohen Konzentrationen bewirken eine weitere Vergrößerung der Sperrschichtkapazität. Diese vergrößerte Sperrschichtkapazität gleicht zum Teil die Reduzierung der Speicherkapazität aus, die auf den kleineren Flächenbereich der Speicherzone zurückzuführen ist. Gleichzeitig verursachen die vergrößerten Konzentrationsd <->sierungen keinen Lawinendurchbruch, da die Betriebsspannungen der Zelle ebenfalls reduziert werden.Beispielsweise kann die Spannung V nur +5V anstelle der herkömmlichen +12V betragen.

Es ist zu erkennen, daß diese Änderungen im Rahmen der Erfindung ohne weiteres durchgeführt werden können.

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'.eerse

ife

Claims

Patentansprüche

Halbleiterspeicheranordnung mit einer Matrix aus Speicherzellen,die über Zeilen- und Spaltenleitungen in auswählbarer Weise adressierbar sind, dadurch gekennzeichnet, daß jede Speicherzelle der Matrix folgende Bestandteile aufweist:

a) ein P-leitendes Halbleitersubstrat mit einer ersten Fläche,

b) eine erste N⁺-Zone in der ersten Fläche, die sowohl eine Bit-Leitung als auch eine Transistor-Source-Elektrode bildet,

c) eine in dem Substrat angrenzend an die erste Fläche

im Abstand von der ersten N⁺-Zone liegende Speicherzone mit einem in geringer Tiefe in dem Substrat nahe der ersten Fläche liegenden N-Implantat und einem tiefliegenden P-Implantat, dessen Störstoffdotierung größer als die Dotierung des P-leitenden Substrats ist,

d) eine Ubertragungszone in der ersten Fläche zwischen der N⁺-Zone und der Speicherzone,

Schw/Ba 809819/1023

27bG395

e) eine erste Isolierschicht über der ersten Fläche,

f) eine Speicherelektrode, die über der ersten Isolierschicht über der Speicherzone liegt,

g) eine übertragungselektrode, die unabhängig von der Speicherelektrode betätigbar ist und über der ersten Isolierschicht über der Übertragungszone liegt,

h) eine zweite Isolierschicht, die über der Speicherelektrode und der Übertragungselektrode liegt und diese Elektroden trennt und

i) eine über der zweiten Isolierschicht liegende Zeilenleitung, die elektrisch mit der Übertragungselektrode verbunden ist.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet,

daß die Konzentrationswerte und die Implantierungstiefen des tiefliegenden P-Implantats und des in geringer Tiefe liegenden N-Implantats so gewählt sind,so daß die "flatband"-Spannung der Speicherzone in negativer Richtung verschoben wird, so daß das Oberflächenpotential der Speieherζone einen vollen Spannungshub aufrechterhalten kann, als wäre die Speicherzone nicht implantiert worden, während gleichzeitig ein großer Sperrschichtkondensator in der Speicherzone gebildet wird.

3. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Spitze der Gaußschen Verteilung des in geringer Tiefe liegenden N-Implantats innerhalb eines Abstandes von 500 Ä von der Oberfläche auftritt und daß die Spitze der Gaußechen Verteilung des tiefliegenden P-Implantats innerhalb eines Abstandes von 1500 bis 10 000 S von der Oberfläche auftritt.

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A.Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß das tiefliegende P-Implantat eine Konzentration von etwa (1 - 40) χ 10 Ionen/cm hat und daß das in geringer Tiefe liegende N-Implantat eine Konzentration von etwa(i - 9)x10 Ionen/cm in dem Substrat hat.

5. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Konzentrationswerte und die Implantierungstiefen des tiefliegenden P-Implantats und des in geringer Tiefe liegenden N-Implantate so gewählt sind, daß innerhalb der Speicherzone eine Verarmungszone mit reduaierter Breite entsteht, so daß der geometrische Raum, in dem Elektronen-Löcher-Paare in der Speicherzone thermisch erzeugt werden können, verkleinert wird.

6. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß das tiefliegende P-Implantat den Umfang des in geringer Tiefe liegenden N-Implantats in seitlicher Richtung auf allen Seiten mit Ausnahme der Drain-Seite der Speicherzonen streut, so daß in dem Streubereich eine Potentialsperre gebildet wird.

7. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß das tiefliegende P-Implantat aus Bor besteht und daß das in geringer Tiefe liegende N-Implantat aus Arsen oder Antimon besteht.

8. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß das tiefliegende P-Implantat auf der Drain-Seite der Speicherzone innerhalb des in geringer Tiefe liegenden N-Implantats liegt, so daß im Drain-Bereich eine Potentialsenke entsteht.

9. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß Jede Speicherzelle eine zweite N⁺-Zone enthält, die an die

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Speicherzone angrenzt und einen Abstand von der ersten N -Zone aufweist.

10. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die übertragungszone von einer Diffusion mit einer Länge von weniger als 2 um gebildet ist.

11. Speicheranordnung, die in einem Halbleitersubstrat integrierbar ist und eine Matrix aus Speicherzellen aufweist, die über Zeilen- und Spaltenleitungen in ausgewählter Weise adressierbar sind, dadurch gekennzeichnet, daß Jede Zelle der Matrix einen Transistor mit einer an eine Bit-Leitung angeschlossenen Source-Elektrode, einer an eine Wort-Leitung angeschlossenen Gate-Elektrode und einer an einen Schaltungspunkt N angeschlossenen Drain-Elektrode enthält, dafl der Schaltungspunkt N parallel zu einem dielektrischen Kondensator und zu einem Sperrschichtkondensator geschaltet ist und daß der dielektrische Kondensator und der Sperrschichtkondensator so aufgebaut sind, daß sie im wesentlichen die gleiche Ladungskapazität haben.

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12. Anordnung nach Anspruch 11, dadurch gekennzeichnet, daß der Sperrschichtkondensator und der dielektrische Kondensator jeder Speicherzelle aus einer angrenzend an eine erste Substratfläche in dem Substrat liegenden Speicherzone meinem über der Speicherzone auf der ersten Substratfläche liegenden Dielektrikum und einer auf dem Dielektrikum über der Speicherzone liegendenSpeicherelektrode bestehen und daß die Speicherzone aus einer ersten unbeweglichen Ladungsschicht in dem Substrat nahe der ersten Fläche sowie aus einer zweiten unbeweglichen Ladungsschicht in dem Substrat unterhalb der ersten unbeweglichen Ladungsschicht besteht.

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13. Anordnung nach Anspruch 12, dadurch gekennzeichnet, daß jede der Transistor-Gate-Elektroden unabhängig von der Speicherelektrode betätigbar ist.

14. Anordnung nach Anspruch 12, dadurch gekennzeichnet, daß die erste unbewegliche Ladungsschicht und die zweite unbewegliche Ladungsschicht Konzentrationswerte und Tiefen aufweisen, die so ausgelegt sind, daß die Spannung der Speicherzone in einer Richtung verschoben wird, die ermöglicht, daß das Oberflächenpotential der Speicherzone im wesentlichen den gleichen vollen Spannungshub wie bei Fehlen der ersten und zweiten unbeweglichen Ladungsschichten aufrecht erhält, während gleichzeitig die Sperrschichtkapazität der Speicherzone vergrößert wird.

15. Anordnung nach Anspruch 12, dadurch gekennzeichnet, daß die erste unbewegliche Ladungs schicht aus" einem ersten Ionenimplantat besteht und daß die zweite unbewegliche Ladungsschicht aus einem zweiten Ionenimplantat besteht.

16. Anordnung nach Anspruch 15, dadurch gekennzeichnet, daß die ersten und zweiten Ionenimplantate Majoritätsladungsträger des entgegengesetzten Leitungstyps enthalten und daß das Substrat und das zweite Ionenimplantat Majoritätsladungsträger des gleichen Leitungstyps enthalten.

17. Anordnung nach Anspruch 15, dadurch gekennzeichnet, daß die Spitze der Gaußschen Verteilung des ersten Ionenimplantats in einem Abstand im Bereich von 500 8 von der ersten Fläche liegt, und daß die Spitze der Gaußschen Verteilung des zweiten Ionenimplantats im Abstand im Bereich von 1500 Ä bis 10 000 8 von der ersten Fläche liegt.

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18. Anordnung nach Anspruch 15, dadurch gekennzeichnet, daß das zweite Ionenimplantat seitlich innerhalb des ersten Ionenimplantats auf der Drain-Seite der Speie her zone liegt.

19. Anordnung nach Anspruch 15* dadurch gekennzeichnet, daß das erste Ionenimplantat und das zweite Ionenimplantat der Speicherzonen Substratdosierungen von etwa 1-40x10 Ionen/cm haben.

20. Anordnung nach Anspruch 15* dadurch gekennzeichnet, daß das erste Ionenimplantat aus Arsen oder Antimon besteht und daß das zweite Ionenimplantat aus Bor besteht.

21. Anordnung nach Anspruch 15* dadurch gekennzeichnet* daß das zweite Ionenimplantat den Umfang des ersten Ionenimplantats auf allen Seiten mit einer Ausnahme innerhalb der Speicherzone seitlich streut, so daß in dem Streubereich rund um die Speicherzone eine Potentialsperre entsteht.

22. Anordnung nach Anspruch 15» dadurch gekennzeichnet, daß die Drain-Zone jedes der Transistoren aus einem stark dotierten Bereich besteht, der an die Speieherzone angrenzt und die gleichen Majoritätsladungsträger

wie das erste Ionenimplantat enthält.

23. Anordnung nach Anspruch 15» dadurch gekennzeichnet, daß der Source-Zone jedes der Transistoren eine Übertragungszone zugeordnet 1st» die von einer Diffusion mit einer Länge von weniger als 2 um gebildet ist.

2h. Dynamischer MOS-Kondensator mit hoher Kapazität, gekennzeichnet durch eine in einem Halbleitersubstrat angrenzend an eine erste Fläche des Substrats liegende Speicherzone und eine im Abstand von der Speicherzone Über dieser Zone liegende Elektrode, wobei die Speicherzone ein in dem Substrat

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nahe der ersten Fläche in einer geringen Tiefe liegendes unbewegliches Ladungsimplantat sowie ein in dem Substrat unterhalb des in geringer Tiefe liegenden Implantats tiefliegendes unbewegliches Ladungsimplantat enthält.

25. Kondensator nach Anspuch 24, dadurch gekennzeichnet, daß das tiefliegende unbewegliche Ladungsimplantat aus einem tiefliegenden Ionenimplantat besteht, und daß das in geringer Tiefe liegende unbewegliche Ladungsimplantat aus einem in geringer Tiefe liegenden Ionenimplantat besteht.

26. Kondensator nach Anspruch 24, dadurch gekennzeichnet, daß das tiefliegende Ionenimplantat und das Substrat Majoritätsladungsträger des gleichen Leitungstyps enthalten, und daß das in geringer Tiefe liegende Ionenimplantat und das tiefliegende Ionenimplantat Majoritätsladungsträger des entgegengesetzten Leitungstyps enthalten.

27. Kondensator nach Anspruch 24, dadurch gekennzeichnet, daß die Spitze der Gaußschen Verteilung des tiefliegenden Ionenimplantats in einem Abstand innerhalb von 1500 8 bis 10 000 Ä von der ersten Fläche liegt, und daß die Spitze der Gaußschen Verteilung des in geringer Tiefe liegenden Ionenimplantats in einem Abstand innerhalb

von 500 Ä von der ersten Fläche liegt.

28. Kondensator nach Anspruch 24, dadurch gekennzeichnet, daß das tiefliegende Ionenimplantat und das in geringer Tiefe liegende Ionenimplantat Konzentrationswerte von etwa (i-40)x10¹²Ionen/cm² haben.

29. Kondensator nach Anspruch 24, dadurch gekennzeichnet, daß das tiefliegende Ionenimplantat aus Bor besteht, und daß das in geringer Tiefe liegende Ionenimplantat aus Arsen oder Antimon besteht.

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30. Kondensator nach Anspruch 24, dadurch gekennzeichnet, daß das tiefliegende Ionenimplantat den Umfang des in geringer Tiefe liegenden Ionenimplantats auf allen Seiten mit einer Ausnahme innerhalb der Speicherzone seitlich streut, so daß im Streubereich rund um die Speicherzone eine Potentialsperre entsteht.

31. Kondensator nach Anspruch 24, gekennzeichnet durch Vorrichtungen zum Herstellen elektrischer Verbindungen zwischen der Speicherzone und weiteren auf dem Substrat integrierten Schaltungselementen.

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