DE2747438B2 - Schaltungsanordnung zum phasenstarren Nachführen eines Ausgangssignals in Abhängigkeit eines Eingangssignals - Google Patents

Description

Die Erfindung bezient sich auf eine Schaltungsanord-

l: nung nach dem Oberbegriff des Anspruches 1.

Phasenregelkreise sind bekannt (s. z. B. US-Patentschrift 37 05 361 oder DE-Druckschrift ETZ B-25 (1973), Heft 11, Seiten 267 bis 270). Diese Phaseniegelkreise bestehen gewöhnlich aus einem Phasendetektor, einem Filter, einem steuerbaren Oszillator, der Ausgangssignale erzeugt, and einer Rückkcpplungsstufe zur Erzeugung von Vergleichssignalen aus den Ausgangssignalen, die dem Phasendetektor wieder zugeführt werden. Der Phasendetektor vergleicht die Eingangssignale mit den Vergleichssignalen und stellt dabei die Phasenabweichung zwischen Eingangssignal und Vergleichssignal fest Die von -Jem Phasendetektor abgegebenen Detektorsignale sind dann ein Maß für die Phasenabweichung zwischen Eingangssignal und Vergleichssignal. Aus den Detektorsignalen bildet das Filter eine Steuerspannung für den steuerbaren Oszillator. Der steuerbare Oszillator gibt Ausgangssignale ab, deren Folgefrequenz von der Größe der Steuerspannung abhängt Ein solcher Phasenregelkreis hat somit das Bestreben, Ausgangssignale zu erzeugen, die eine bestimmte festlegbare Phasenablage zu den Eingangssignalen haben.

Ein Anwendungsgebiet von Phasenregelkreisen ist die Positionierung und die Takte.-zp.ugung für Plattenspeicher. Dort werden auf der Oberfläche einer Platte Servospuren aufgebracht, aus denen Eingangssignale abgeleitet werden. Diese Eingangssignale werden einem Phasenregelkreis zugeführt, dessen Ausgangssignale auf die Eingangssignale synchronisiert werden müssen und aus denen dann Taktsignale erzeugt werden, die zum Betrieb des Plattenspeichers erforderlich sind. Solche in Plattenspeichersteuerungen verwendeten Phasenregelkreise müssen aber bestimmte Anforderungen erfüllen. Zum Beispiel müssen sie so aufgebaut sein, daß sie sich ober einen weiten Frequenz- und Phasenbereich auf die Eingangssignale einsynchronisieren können. Im einsynchronisierten Zustand muß das Ausgangssignal des Phasenregelkreises dem Eingangssignal bei langsamen Änderungen phasengetreu nachfolgen. Bauteile und Betriebstoleranzen dürfen nur geringen Einfluß auf die Phasenlage haben. Schließlich dürfen die vom Phasenregelkreis abgegebenen Ausgangssignale nur sehr geringe Abstandsschwankungen aufweisen.
Die der Erfindung zugrundeliegende Aufgabe besteht

μ darin, eine Schaltungsanordnung mit einem Phasenregclkreis anzugeben, durch die die oben angegebenen Anforderungen erfüllt werden. Diese Aufgabe wird durch die im Anspruch 1 gekennzeichneten Merkmale gelöst.

*>5 Zweckmäßige Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Anhand eines Ausführungsbeispiels, das in den Figuren dargestellt ist, wird die Erfindung weiter

erläutert Es zeigt

F i g, I ein Blockschaltbild der Schaltungsanordnung, F i g. 2 ein Schaltbild der Eingangsschaltung, F i g. 3 ein Schaltbild des Phasenregelkreises, F i g. 4 die Form der Detektorsignale in Abhängigkeit von den Synchronisiersignalen und den Vergleichssignalen.

Die Schaltungsanordnung besteht gemäß F i g. 1 aus einer Eingangsschaltung ES und dem Phaseuregelkreis PH. Dabei ist der Phasenregelkreis PH aufgebaut aus ι ο einem Phasendetektor DT, einem Filter FE, einem steuerbaren Oszillator OS, einem Spannungsstabilisator SP und einem Freuquenzteiler TE Dem Eingang der Eingangsschaltung ESwerden z. B. Eingangssignale S1 zugeleitet Die Eingangsschaltung ES erzeugt aus den Eingangssignalen S1 die Synchronisiersignale B 4-P, die dem Phasendetektor DT angeboten werden. Dem Phasendetektor DT werden weiterhin von dem Frequenzteiler TE Vergleichssignale G-P zugeleitet Der Phasendetektor erzeugt aus den Synchronisierstgnalcn Β4-Ρυ?.ά den Vergleichssignalen G-P Detektorsignale FH-P und FLN. Aus diesen bildet chs Filter FE die Steuerspannung UR 3. In Abhängigkeit der Steuerspannung UR 3 gibt der steuerbare Oszillator OS Ausgangssignale H-P ab. Diese Ausgangssignale H-P können zur Erzeugung von weiteren Taktsignalen herangezogen werdea Sie werden aber auch dem Frequenzteiler TE zugeleitet der die Vergleichssignale G-P erzeugt Dieser Frequenzteiler ist deswegen erforderlich, um die Frequenz der Ausgangssignale H-P wieder an die Frequenz der Synchronisiersignale BA-P anzupassen. Der Spannungsstabilisator ist deswegen erforderlich, um unabhängig von Betriebsspannungsschwankungen sowohl dem Filter FE als auch dem steuerbaren Oszillator OS konstante Spannungen anzubieten.

Aus F i g. 2 ergibt sich der Aufbau der Eingangsschaltung ES. Sie besteht aus einer ersten monostabilen Kippschaltung B 2, einer zweiten monostabilen Kippschaltung 31, zwei NAND-Gliedern GPi und GP2, « einem NOR-Glied NGX und einer Anordnung zur Erzeugung von Umschaltsignalen -45.

Der ersten monostabilen Kippschaltung B 2 werden die Eingangssignale S1 zugeführt Diese wird durch die Vorderflanken der Eingangssignale S1 gesetzt und gibt schmale Ausgangsimpulse B2-P ab, z.B. von einer Länge von 130 ns'. Sie werden dem NAND-Glied GP2 und der zweiten monostabilen Kippschaltung BX zugeführt Die zweite monostabile Kippschaltung B1 erzeugt aus den Impulsen ß 2-P Ausgangsimpulse B UP größerer Breite, z. B. von 750 ns. Die Ausgangsimpulse ei-Pwtrden dem NAND-Glied GPi zugeleitet Die Ausgänge der NAND-Glieder GPi und GP2 sind mit dem NOR-Glied NG i verbunden, an dessen Ausgang die Synchronisiersignale Ü4-Pabgegeben werden.

Mit Hilfe der Anordnung AS wird nun festgelegt welches der NAND-Glieder GPi bzw. GP2 durchlässig ist und somit entweder die breiten Signale B !-/Oder die schmalen Signale B2-P zum NOR-Glied NGi geleitet Sollen die breiten Signale B i-P dem NOR- «> Glied NG I zugeleitet werden, dann gibt die Anordnung AS das Signal SA-P= 1 ab. Sollen dagegen die schmalen Signale Ö2-Pden NOR-Glied NGi zugeleitet werden, gibt die Anordnung AS das Signal SA-N = 1 ab. Die Signale SA-N bzw. SA-p können in Abhängigkeit von einem an der Anordnung AS anliegenden Signal 7/. gebildet werden. Zum Beispiel kann die Anordnung AS ein Zähler oder ein Schieberegister sein, das bei Auftreten des Signales TA zunächst das Signal SA-Perzeugt und nach Ablauf einer gewissen Zeit das Signal SA-N. Im ersten Zeitbereich werden dann die breiten Impulse Bl-P, im zweiten Zeitbereich die schmalen Impulse Ä2-Pals Synchronisiersignale ß4-/>verwendet

Der Aufbau des Phasenregelkreises ergibt sich au* der Fig.3. Der Phasenregelkreis soll sich auf die Synchronisiersignale B 4-P einsynchronisieren und nach der Synchronisierung ein stabiles Ausgangssignal H-P erzeugen. Der Phasenregelkreis PH enthält zunächst den Phasendetektor DT. Dieser erzeugt aus dem Synchronisiersignal B 4-P und dem vom Frequenzteiler TE kommenden Vergleichssignal G-P Detektorsignale FH-P und FL-N, deren Breiten von der Phasenlage der Synchronisiersignale B 4-P zu den Vergleichssignalen G-P abhängen. Wenn die Eingangssignale voreilen wird FH breiter als FL und wenn sie nacheilen wird FL breiter als FH.

Als Phasendetektor wird ein Mitt^ndetektor verwendet Er ist aus zwei NAND-GIiecteTi GD i und GD 3 aufgebaut Den einen Eingängen der NAND-Glieder GDi und GD3 wird das Synchronisiersignal B4-P zugeleitet

Dem zweiten Eingang des NAND-Gliedes GD1 wird das Vergleichssignal G invertiert dem zweiten Eingang des NAND-Gliedes GD3 das Vergleichssignal G nicht invertiert angeboten. Am Ausgang des NAND-Gliedes GD1 erscheint dann das erste Detektorsignal FH, am Ausgang des NAND-Gliedes GD3 das zweite Detektorsignal FL

Beim Mittendetektor stellt sich die Vergleichsimpulsflanke auf die Mitte des Synchronisiersignales ein. Im eingeschwungenen Zustand werden immer zwei gleichbreite Detektorsignale FH und FL erzeugt Die Form dieser Detektorsignale FH und FL ist in Fig.4 in Abhängigkeit der Phasenlage der Synchronisiersignale θ 4 zu den Vergleichssignalen G dargestellt Rs ist aus Fig.4 zu ersehen, daß das erste Detektorsignal FH gebildet wird durch die Vorderflanke des Synchronisierst'^nals 54 und die Vorderflanke des Vergleichssignals G, während das zweite Detektorsignal FL gebildet wird durch die Vorderflanke des Vergleichsignales G und die Rückflanke des Synchronisiersignales B 4. im Bereich I der F i g. 4 liegt die Vorderflanke des Vergleichssignales in der Mitte des Synchronisiersignales B 4. Demgemäß ist die Breite des ersten und des zweiten Detektorsignales gleich. Im Zeitbereich II dagegen eilen die Synchronisiersignale B 4 den Vergleichssignalen G vor. Damit wird die Breite der ersten Detektorsignale FH größer, die Breite der zweiten Detektorsignale FL dagegen schmäler. Den dritten Fall zeigt der Bereicir IH der Fig.4. Hier eilen die Synchronisiersignale B4 gegenüber der Normallage den Vergleichssignalen nach. Also wird die Breite der ersten D?tektorjignale FHschmäler,die Breitederzweiten Detektorsignale FL größer, t ist die Zeit

Die Detektorsignale FH und FL werden einem Filter FE zugeleitet Pas Filter besteht aus Kondensatoren C5, Cl t'nd Widerständen /? 22, Λ 20. Es erzeugt aus den ersten und zweiten Detektorsignalen eine pulsierende Gleichspannung UR 1. Diese wird über Emitterfolger VI und V2 als pulsierende Steuerspannung UR3 dem Oszillator OSangeboten.

Durch die Dett.^torsignale FH und FL werden die Kondensatoren des Filters FE auf- bzw. entladen. Das erste Detektorsignal FH lädt die Kondensatoren auf und erhöht damit auch die Steuerspannung UR 3 und

dies führt zu einer Frequenzerhöhung des Oszillators OS. Das zweite Detektorsignal FH entlädt dagegen die Kondensatoren des Filters FE und verringert damit die Steuerspannung LJR 3. Damit wird die Frequenz des Oszillators OS abgesenkt. Somit ergeben sich am Ausgang des Oszillators OS Ausgangsimpulse H, die im Zeitbereich des Auftretens der ersten und zweiten Detektorsignale in ihren Abständen schwanken.

Um dies zu verhindern, ist es zweckmäßig, die Breite der Synchronisiersignale B 4 zu verkleinern. In diesem Fall wird auch die Breite der ersten und zweiten Detektorsignale FHund FLsehr viel schmäler. Das Auf- und Entladen der Kondensatoren des Filters FE erfolgt nur noch kurzfristig und ein stärkeres Schwanken der Steuerspannung UR3 bei Auftreten der Detektorsignale wird vermieden. Die Schwankungen der Ausgangssignale H können auf diese Weise erheblich verringert werden.

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den Nachteil, daß der Synchronisierungsbereich des Phasenregelkreises PH sehr klein ist. Damit darf die Frequenzabweichung zwischen Synchronisiersignal und Vergleichssignal nicht sehr groß werden. Dieser Nachteil kann dadurch verhindert werden, daß die Breite der Synchronisierungssignale B 4 groß gewählt wird. Die Frequenzsynchronisierung zwischen den Ausgangssignalen des Phasenregelkreises und den Eingangssignalen ist jedoch nur zu Beginn des Synchronisationsvorganges erforderlich. Für den Normalbetrieb der Schaltungsanordnung genügt es, daß der Phasenregelkreis die auftretenden Phasenverschiebungen zwischen den Eingangssignalen und den Ausgangssignalen ausregeln kann. Aus diesem Grunde werden zu Beginn des Synchronisationsvorganges, bei dem der Phasenregelkreis PH sich auf die Eingangssignale S1 einsynchronisiert, Synchronisiersignale B4 großer Breite an den Phasenregelkreis geliefert, nach Ablauf der Frequenzsynchronisierung dagegen durch die Eingangsschaltung £5 schmale Synchronisiersignale erzeugt und dem Phasenregelkreis zugeleitet.

Die Ursache für die Schwankungen der Ausgangssignale H am Ausgang des Oszillators OS liegt darin, daß die Dctektorsignale FH und FL zeitlich nacheinander auftreten. Das erste Detektorsignal FH lädt das Filter FE auf und verschiebt die Steuerspannung UR 3 in positiver Richtung. Das zweite Detektorsignal FL entlädt dagegen das Filter FE und verschiebt die Steuerspannung wieder zurück. Für die Steuerung des

ι ο Oszülators OS wird aber nur die Differenz zwischen den beiden Ladungen wirksam. Um den Einfluß der Detektorsignale auf die Steuerspannung UR 3 zu verringern, wird das erste Detektorsignal FH mit einem Laufzeitglied über das zweite Detektorsignal FL geschoben. Dabei überdecken sich die Ladungseinprägungen >m Filter und die Auslenkung der Steuerspannung UR 3 wird weitgehend vermieden. Aus diesem Grunde wird hinter das NAND-Glied GDl des kiiHin/jAlaL ·η*-» /TT* αϊη Ι ηιιΓτΑΐΙ #*ΙΪ

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das das erste Detektorsignal FH zeitlich so verzögert, daß es mit dem zweiten Detektorsignal FL überlappt.

Der zwischen Oszillator OS und Phasendetektor DT angeordnete Frequenzteiler TE erzeugt aus den Ausgangssignalen H-Pdie Vergleichssignale Gin einer

_'5 Frequenz, die der Frequenz der Synchronisiersignale B4 entspricht. Der Frequenzteiler TE kann aus einem Binärzähler bestehen.

Der P.uhewert der Steuerspannung UR 3 wird mit Hilfe von Widerständen R 21, R 23 aus der geregelten

jo Versorgungsspannung U50 abgeleitet und über den Widerstand /?22 an die Basis des Emitterfolgers Vi übertragen. Die Versorgungsspcunungen U50 und t/54 für das Filter und den Oszillator wird durch den Spannungsstabilisator LM von der Spannung U

r> abgeleitet. Die übrigen in F i g. 3 dargestellten Bauelemente dienen zur Einstellung von Arbeitspunkten der einzelnen Schaltkreise und sind darum in ihrer Funktion bekannt

Hierzu 2 Blatt Zeichnungen

Claims (5)

1. Patentansprüche;

   !.Schaltungsanordnungzum phasenstarren Nachführen eines Ausgangssignals in Abhängigkeit eines Eingangssignals, mit einem aus einem Phasendetektor, einem Riter, einem steuerbaren Oszillator und einer Rückkopplungsstufe bestehenden Phasenregelkreis, bei der aus den Eingangssignalen Synchronisiersignale für den Phasenregelkreis erzeugt werden und der Phasenregelkreis in Abhängigkeit der Synchronisiersignale die Ausgangssignale abgibt, dadurch gekennzeichnet, daß eine Eingangsschaltung (ES) vorgesehen ist, der die Eingangssignale (SX) zugeführt werden, die die Synchronisiersignale (B 4) erzeugt und die so zeitlich umschaltbar aufgebaut ist, daß sie zu Beginn des Synchronisiervorganges des Phasenregelkreises (PH) breite Synchronisiersignale (BX-P) und anschließend schmale Synchronisiersignale (B 2-P) abgibt, *ud daß der Phasenregelkreis (PH) so aufgebaut ist, daß er während des Anliegens der breiten Synchronisiersignale die Frequenz seiner Ausgangssignale (H) auf die Frequenz der Synchronisiersignale abstimmt und die Phasenregelung seiner Ausgangssignale auf die Synchronisiersignale mit den schmalen Synchronisiersignalen durchführt.
2. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Phasendetektor (DT) des Phasenregelkreises (PH) erste und zweite Detektorsignale (FH, FL) abgibt, deren Breite von der Phasenlage von von der Rückkopplungsstufe (TE) abgegebenen Vergleichssignalen (C) zu den Synchronisievsignalen (BA) abhängt
3. 3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß der Ph&»endetektor (DT) ein Mittendetektor ist, daß die Breite des ersten Detektorsignales (FH) durch den Abstand der Vorderflanke des Synchronisiersignales (B 4) von der Vorderflanke des Vergleichssignales (G-P) und die Breite des zweiten Detektorsignales (FL) durch den Abstand der Vorderflanke des Vergleichssignales (G-P) zur Rückflanke des Synchronisiersignales abhängt, und daß zwischen Phasendetektor (DT)und Filter (FE) ein Laufzeitglied (LZ) angeordnet ist, durch das das erste Detektorsignal (FH) so verzögert wird, daß es zeitlich zumindest mit dem zweiten Detektorsignal (FL)überlappt
4. 4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß der Phasendetektor (DR) aus einem ersten und einem zweiten NAND-Glied (GD 1, GD3) besteht daß dem ersten NAND-Glied (GDX) das Synchronisiersignal und das negierte Vergleichssignal (G-N) und dem zweiten NAND-Glied das Synchronisiersignal und das nichtnegierte Vergleichssignal (G-P) zugeführt wird, und daß das Laufzeitglied (LZ) an den Ausgang des ersten NAND-Gliedes (GD X) angeschlossen ist.
5. 5. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Eingangsschaltung (ES) aus einer ersten monostabilen Kippschaltung (B2) besteht, der die Eingangssignale (SX) zugeführt werden und die Ausgangsimpulse (B2-P) schmaler Breite abgibt, aus einer zweiten monostabilen Kippschaltung (Bi), der die Ausgangsimpulse (B2-p) der ersten monostabilen Kippschaltung (B2) zugeführt werden und die Ausgangsimpulse (B l-PJgrößerer Breite abgibt, aus einem ersten NAND-Glied (GP2), der die Ausgangsimpulse der monostabilen Kippstufe (B 2) und ein negiertes Umschaltsignal (SA-N) zugeführt werden, aus einem zweiten NAND-Glied (GP X), dem die Ausgangsimpulse der zweiten monostabilen Kippstufe und das nichtnegierte Umschaltsignal (SA-P) zugeführt werden, aus einem NOR-Glied (NG X), das mit den Ausgängen der NAND-Glieder (GFX, GPI) verbunden ist und aus eiaer Anordnung (ASX die die Umschaltsignale erzeugt