DE2747438C3

DE2747438C3 - Schaltungsanordnung zum phasenstarren Nachführen eines Ausgangssignals in Abhängigkeit eines Eingangssignals

Info

Publication number: DE2747438C3
Application number: DE2747438A
Authority: DE
Inventors: Franz Dr. 8000 Muenchen Jenik
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1977-10-21
Filing date: 1977-10-21
Publication date: 1981-10-01
Also published as: AT365015B; CH634447A5; FR2406844B1; IT7828935A0; DE2747438A1; ATA751678A; DE2747438B2; BE871416A; FR2406844A1; IT1100123B; NL7806758A

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung nach dem Oberbegriff des Anspruches 1.

Phasenregelkreise sind bekannt (s. z. B. US-Patentschrift 37 05 361 oder DE-Druckschrift ETZ B-25 (1973), Heft 11, Seiten 267 bis 270). Diese Phasenregelkreise bestehen gewöhnlich aus einem Phasendetektor, einem Filter, einem steuerbaren Oszillator, der Ausgangssignale erzeugt, und einer Rückkopplungsstufe zur Erzeugung von Vergleichssignalen aus den Ausgangssignalen, die dem Phasendetektor wieder zugeführt werden. Der Phasendetektor vergleicht die Eingangssignale mit den Vergleichssignalen und stellt dabei die Phasenabweichung zwischen Eingangssignal und Vergleichssignal fest. Die von dem Phasendetektor abgegebenen Detektorsignale sind denn ein Maß für die Phasenabweichung zwischen Eingangssignal und Vergleichssignal. Aus den Detektorsignalen bildet das Filter eine Steuerspannung für den steuerbaren Oszillator. Der steuerbare Oszillator gibt Ausgangssignale ab, deren Folgefrequenz von der Größe der Steuerspannung abhängt. Ein solcher Phasenregelkreis hat somit das Bestreben, Ausgangssignale zu erzeugen, die eine bestimmte festlegbare Phasenablage zu den Eingangssignalen haben.

Ein Anwendungsgebiet von Phasenregelkreisen ist die Positionierung und die Takterzeugung für Platten-

•to speicher. Dort werden auf der Oberfläche einer Platte Servospuren aufgebracht aus denen Eingangssignal abgeleitet werden. Diese Eingangssignal werden einem Phasenregelkreis zugeführt, dessen Ausgangssignale auf die Eingangssignale synchronisiert werden müssen und aus denen dann Taktsignale erzeugt werden, die zum Betrieb des Plattenspeicher erforderlich sind. Solche in Plattenspeichersteuerungen verwendeten Phasenregelkreise müssen aber bestimmte Anforderungen erfüllen. Zum Beispiel müssen sie so aufgebaut sein, daß sie sich über einen weiten Freqjenz- und Phasenbereich auf die E^;ngangssignale einsynchronisieren können. Im einsynchronisierten Zustand muß das Ausgangssignal des Phasenregelkreises dem Eingangssignal bei langsamen Änderungen phasengetreu nachfolgen. Bauteile und Betriebstoleranzen dürfen nur geringen Einfluß auf die Phasenlage haben. Schließlich dürfen die vom Phasenregelkreis abgegebenen Ausgangssignale nur sehr geringe Abstandsschwankungen aufweisen.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, eine Schaltungsanordnung mit einem Phasenregelkreis anzugeben, durch die die oben angegebenen Anforderungen erfüllt werden. Diese Aufgabe wird durch die im Anspruch i gekennzeichneten Merkmale gelöst,

Zweckmäßige Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet

Anhand eines Ausführungsbeispiels, das in den Figuren dargestellt ist, wird die Erfindung Weiter

erläutert Es zeigt

Fig. 1 ein Blockschaltbild der Schaltungsanordnung, F i g. 2 ein Schaltbild der Eingangsschaltung, F i g. 3 ein Schaltbild des Phasenregelkreises, F i g. 4 die Form der Detektorsignale in Abhängigkeit ι von den Synchronisiersignalen und den Vergleichssignalen.

Die Schaltungsanordnung besteht gemäß Fig. 1 aus einer Eingangsschaltung ES und dem Phasenregelkreis PH. Dabei ist der Phasenregelkreis PH aufgebaut aus in einem Phasendetektor DT, einem Filter FE, einem steuerbaren Oszillator OS, einem Spannungsstabilisator SP und einem Freuquenzteiler TE Dem Eingang der Eingangsschaltung ES werden z. B. Eingangssignale 51 zugeleitet Die Eingangsschaltung FS erzeugt aus den \'· Eingangssignalen S1 die Synchronisiersignale B4-P, die dem Phasendetektor DT angeboten werden. Dem Phasendetektor DT werden weiterhin von dem Frequenzteiler TE Vergleichssignale G-P zugeleitet Der Phasendetektor erzeugt aus den Synchronisiersi- .") gnalen 5 4-Pund den Vergleichssignalen G-PDetektorsignale FH Pund FL-N. Aus diesen bildei das Filter FE die Steuerspannung UR 3. In Abhängigkeit der S.'euerspannung UR 3 gibt der steuerbare Oszillator OS Ausgangssignale H-P ab. Diese Ausgangssignale H-P 2*> können zur Erzeugung von weiteren Taktsignalen herangezogen werden. Sie werden aber auch dem Frequenzteiler TE zugeleitet, der die Vergleichssignale G-P erzeugt Dieser Frequenzteiler ist deswegen erforderlich, um die Frequenz der Ausgangssignale H-P ίο wieder an die Frequenz der Synchronisiersignale BA-P anzupassen. Der Spannungsstabilisator ist deswegen erforderlich, um unabhängig von Betriebsspannungsschwankungen sowohl dem Filter FE als auch dem steuerbaren Oszillator OS konstante Spannungen η anzubieten.

Aus F i g. 2 ergibt sich der Aufbau der Eingangsschaltung £"5. Sie besteht aus einer ersten monostabilen Kippschaltung B 2, einer zweiten monostabilen Kippschaltung Bi, zwei NAND-Gliedern GPl und CP2, einem NOR-G'ied NG 1 und einer Anordnung zur Erzeugung von Umschaltsignalen AS.

Der ersten monostabilen Kippschaltung B 2 werden die Eingangssignale St zugeführt. Diese wird durch die Vorderflanken der Eingangssignale S1 gesetzt und gibt ¹^ schmale Ausgangsimpulse B2-P ab, z.B. von einer Länge von 130 ns'. Sie werden dem NAND-Glied GP2 und der zweiten monostabilen Kippschaltung B1 zugeführt Die zweite monostabile Kippschaltung B 1 erzeugt aus den Impulsen 52 P Ausgangsimpulse BXP ήι größerer Breite, z. B. von 75Π ns. Die Ausgangsimpulse BX-P werden dem NAND-Glied CPl zugeleitet. Die Ausgänge der NAND-Gliede^r GPl und GP2 sind mit dem NOR-Glied NG X verbunden, an dessen Ausgang die Synchronisiersignale S4-Pabgegeben werden. «

Mit Hilfe der Anoidnung AS wird nun festgelegt, welches der NAND-Glieder GPl bzw. GP2 durchlässig ist und somit entweder die breiten Signale B X - Poder die schmalen Signale B2 P zum NOR-Glied NGX geleitet. Sollen die breiten Signale S IP dem NOR- «J Glied NG X zugeleitet werden, dann gibt die Anordnung AS das Signal SA-P= 1 ab. Sollen dagegen die schmalen Signale B2-Pden NOR-Glied NG 1 zugeleitet werden, gibt die Anordnung AS das Signal SA'N = 1 ab. Die Signale SA-N bzw, SA^p können in Abhängigkeit von einem an der Anordnung AS anliegenden Signal TA gebildet werden. Zum Beispiel kann die Anordnung AS ein Zähler oder ein Schieberegister sein, das bei Auftreten des Signales TA zunächst das Signal SA- P erzeugt und nach Ablauf einer gewissen Zeit das Signal SA-N. Im ersten Zeitbereich werden dann die breiten Impulse Bl-P, im zweiten Zeitbereich die schmalen Impulse 52-Pals Synchronisiersignale 54-Pverwendet

Der Aufbau des Phasenregelkreises ergibt sich aus der Fig.3. Der Phasenregelkreis soll sich auf die Synchronisiersignale 54-Peinsynchronisieren und nach der Synchronisierung ein stabiles Ausgangssignai H-P erzeugen. Der Phasenregelkreis PH enthält zunächst den Phasendetektor DT. Dieser erzeugt aus dem Synchronisiersignal B 4- P und dem vom Frequenzteiler TE kommenden Vergleichssignal G-P Detektorsignale FH-P und FL-N, deren Breiten von der Phasenlage der Synchronisiersignale B 4-P zu den Vergleichssignalen G-P abhängen. Wenn die Eingangssignale voreilen wird FH breiter als FL und wenn sie nacheilen wird FL breiter als FH.

Als Phasendetektor wird ein Mittendetektor verwendet. Er ist aus zwei NAND-Gliedern GOi und GD3 aufgebaut. Den einen Eingängen der WAND-Glieder GDl und CD 3 wird das Synchronisiersignal 5 4-P zugeleitet.

Dem zweiten Eingang des NAND-Gliedes GD X wird das Vergleichssignal G invertiert dem zweiten Eingang des NAND-Gliedes OD3 das Vergleichssignal G nicht invertiert angeboten. Am Ausgang des NAND-Gliedes GD X erscheint dann das erste Detektorsignal FH, am Ausgang des NAND-Gliedes GD3 das zweite Detektorsignal FL

Beim Mittendetektor stellt sich die Vergleichsimpulsflanke auf die Mitte des Synchronisiersignales ein. Im eingeschwungenen Zustand werden immer zwei gleichbreite Detektorsignale FH und FL erzeugt Die Form dieser Detektorsignale FH und FL ist in Fig.4 in Abhängigkeit der Phasenlage der Synchronisiersignale 54 zu den Vergleichssignalen G dargestellt Es ist aus Fig.4 zu ersehen, daß das erste Detektorsignal FH gebildet wird durch die Vorderflanke des Synchronisier signals 54 und die Vorderflanke des Vergleichssignals G, während das zweite Detektorsignal FL gebildet wird durch die Vorderflanke des Vergleichsignales G und die Rückflanke des Synchronisiersignales 54. Im Bereich I der F i g. 4 liegt die Vorderflanke des Vergleichss'gnales in der Mitte des Synchronisiersignales 54. Demgemäß ist die Breite des ersten und des zweiten Detektorsignales gleich. Im Zeitbereich II dagegen eilen die Synchronisiersignale 54 den Verglsichssignalen G vor. Damit wird die Breite der ersten Detektorsignale FH größer, die Breite der zweiten Detektorsignale FL dagegen schmäler. Den dritten Fall zeigt der Bereich III der Fig.4. Hier eilen die Synchronisiersignale 54 gegenüber der Normalla^e den Vergleichssignalen nach Aijo wird die Breite der ersten Detektorsignale FHschmäler, die Breite der zweiten Detektorsignale Fl. größer, t ist die Zeit.

Die Detektorsignale FH und FL werden einem Filter FE zugeleitet. Das Filter besteht aus Kondensatoren CS, Cl und Widerständen «22, /?20. Es erzeugt aus den ersten und zweiten Detektorsignalen eine pulsierend Gleichspannung UR 1. Diese wird über Emitterfolger Vi und V2 als pulsierende Steuerspann.ung UR3 dem Oszillator OSangeboten.

Durch die Detektorsignale FH und FL werden die Kondensatoren des Fil'ers FE auf- bzw. entladen. Das erste Detektorsignal FH lädt die Kondensatoren auf und erhöht damit auch die Steuerspannung UR3 und

dies führt zu einer Frequenzerhöhung des Oszillators OS. Das zweite Detektorsignal FH entlädt dagegen die Kondensatoren des Filters Fffund verringert damit die Steuerspannung UR3. Damit wird die Frequenz des Oszillators OS abgesenkt. Somit ergeben sich am ■> Ausgang des Oszillators 05 Ausgangsimpulse H, die im Zeitbereich des Auftretens der ersten und zweiten Detektorsignale in ihren Abständen schwanken.

Um dies zu verhindern, ist es zweckmäßig, die Breite der Synchronisiersignale B 4 zu verkleinern. In diesem κι Fall wird auch die Breite der ersten und zweiten Detektorsignale FHund FLsehr viel schmäler. Das AuT-ünd Entladen der Kondensatoren des Filters FEerfolgt nur noch kurzfristig und ein stärkeres Schwanken der Steuerspannung UR3 bei Auftreten der Detektorsigna- ΐί Ie wird vermieden. Die Schwankungen der Ausgangssignale H können auf diese Weise erheblich verringert werden.

Die schmalen Synchronisiersignale B 4 haben aber ucii riäühieii, uaS der Synchfonisierungsbereicn des 2» Phasenregelkreises PH sehr klein ist. Damit darf die Frequenzabweichung zwischen Synchronisiersignal und Vergleichssignal nicht sehr groß werden. Dieser Nachteil kann dadurch verhindert werden, daß die Breite der Synchronisierungssignale B4 groß gewählt >·'> wird. Die Frequenzsynchronisierung zwischen den Ausgangssignalen des Phasenregelkreises und den Eingangssignalen ist jedoch nur zu Beginn des Synchronisationsvorganges erforderlich. Für den Normalbetrieb der Schaltungsanordnung genügt es, daß der Phasenregelkreis die auftretenden Phasenverschiebungen zwischen den Eingangssignalen und den Ausgangssignalen ausregeln kann. Aus diesem Grunde werden zu Beginn des Synchronisationsvorganges, bei dem der Phasenregelkreis PH sich auf die Eingangssignale 51 ;» einsynchronisiert. Synchronisiersignale B 4 großer Breite an den Phasenregelkreis geliefert, nach Ablauf der Frequenzsynchronisierung dagegen durch die Eingangsschaltung ES schmale Synchronisiersignale erzeugt und dem Phasenregelkreis zugeleitet.

Die Ursache für die Schwankungen der Ausgangssignale Ham Ausgang des Oszillators OSliegt darin, daß die Detektorsignale FH und FL zeitlich nacheinander auftreten. Das erste Delektorsignal FH lädt das Filter FE auf und verschiebt die Steuerspannung UR3 in positiver Richtung. Das zweite Detektorsignal FL entlädt dagegen das Filter FE und verschiebt die Steuerspannung wieder zurück. Für die Steuerung des Oszillators OS wird aber nur die Differenz zwischen den beiden Ladungen wirksam. Um den Einfluß der Detektorsignale auf die Steuerspannung UR 3 zu verringern, wird das erste Detektorsignal FH mit einem Laufzeitglied über das zweite Detektorsignal FL geschoben. Dabei überdecken sich die Ladungseinprägungen im Filter und die Auslenkung der Sleuerspanhung UR 3 wird weitgehend vermieden. Aus diesem Grunde wird hinter das NAND-Glied GDl des Phasendetektors DT ein Laufzeitglied LZ geschallet, iias das erste Deiekiursignar FH zeitlich So VefZügef i, daß es mit dem zweiten Delektorsigriäl FLüberlappt.

Der zwischen Oszillator OS und Phasendelektor DT angeordnete Frequenzteiler TE erzeugt aus den Ausgangssignalen H-Pdie Vergleichssignale Gin einer Frequenz, die der Frequenz der Synchronisiersignale 5 4 entspricht. Der Frequenzteiler TE kann aus einem Binärzähler bestehen.

Der Ruhewert der Steuerspannung UR3 wird mit Hilfe von Widerständen Λ 21, /?23 aus der geregelten Versorgungsspannung i/50 abgeleitet und über den Widerstand R 22 an die Basis des Emitterfolger Kl übertragen. Die Versorgungsspsnnungen U50 und U54 für das Filter und den Oszillator wird durch den Spannungsstabilisator LM von der Spannung U abgeleitet. Die übrigen in Fig.3 dargestellten Bauelemente dienen zur Einstellung von Arbeitspunkten der einzelnen Schaltkreise und sind darum in ihrer Funktion bekannt.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

!.Schaltungsanordnungzum phasenstarren Nachführen eines Ausgangssignals in Abhängigkeit eines Eingangssignals, mit einem aus einem Phasendetektor, einem Filter, einem steuerbaren Oszillator und einer Rückkopplungsstufe bestehenden Phasenregelkreis, bei der aus den Eingangssignalen Synchronisiersignale für den Phasenregelkreis erzeugt werden und der Phasenregelkreis in Abhängigkeit der Synchronisiersignale die Ausgangssignale abgibt, dadurch gekennzeichnet, daß eine Eingangsschaltung (ES) vorgesehen ist, der die Eingangssignale (Si) zugeführt werden, die die Synchronisiersignale (B 4) erzeugt und die so zeitlich umschaltbar aufgebaut ist, daß sie zu Beginn des Synchronisiervorganges des Phasenregelkreises (PH) breite Synchronisiersignale (Bi-P) und anschließend schmale Synchronisiersignale (B 2-P) abgibt, und daß der Phasenregelkreis (PH) so aufgebaut ist, ^aB er während des Anliegens der breiten Synchronisiersignale die Frequenz seiner Ausgangssignale (H) auf die Frequenz der Synchronisiersignale abstimmt und die Phasenregelung seiner Ausgangssignale auf die Synchronisiersignale mit den schmalen Synchronisiersignalen durchführt.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Phasendetektor (DT) des Phasenregelkreises (PH) erste und zweite Detektorsignale (FH. FL) abgibt, deren Breite von der Phasenlage von von der Rückkopplungsstufe (TE) abgegebenen Vergleichssignalen (G) zu den Synchronisiersignalen (B 4) abhängt.
3. Schaltungsanordnung .lach Anspruch 2, dadurch gekennzeichnet, daß der Pi.asendetektor (DT) ein Mittendetektor ist, daß die Bn. te des ersten Detektorsignales (FH) durch den Abstand der Vorderflanke des Synchronisiersignales (B4) von der Vorderflanke des Vergleichssignales (C- P) und die Breite des zweiten Detektorsignales (FL) durch den Abstand der Vorderflanke des Vergleichssignales (C-P) zur Rückflanke des Synchronisiersignales abhängt, und daß zwischen Phasendetektor (DT)und Filter (FE) ein Laufzeitglied (LZ) angeordnet ist, durch das das erste Detektorsignal (FH) so verzögert wird, daß es zeitlich zumindest mit dem zweiten Detektorsignal (FL) überlappt.
4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß der Phasendetektor (DR) aus einem ersten und einem zweiten NAND-Glied (CD 1, CD3) besteht, daß dem ersten NAND-Glied ("GD1) das Synchronisiersignal und das negierte Vergleichssignal (G-N) und dem /weiten NAND-Glied das Synchronisiersignal und das nichtnegierte Vergleichssignal (G-P) zugeführt wird, und daß das Laufzeitglied (LZ) an den Ausgang des ersten NAND-Gliedes (GD 1) angeschlossen ist.
5. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Eingangsschaltung (ES) aus einer ersten monostabilen Kippschaltung (B2) besteht, der die Eingangssignal (S \) zugeführt Werder^ und die Ausgangsimpulse (B2*P) schmaler* Breite abgibt, aus einer zweiten monostabilen Kippschaltung (B 1), der die Ausgangsimpulse (B2-p) der ersten monostabilen Kippschaltung (B 2) zugeführt werden Und die Aüsgängsimpulse (B UP)größerer Breite abgibt, aus einem ersten NAND-Glied (GP2), der die Ausgangsimpulse der monostabilen Kippstufe (B 2) und ein negiertes Umschaltsignal (SA-N) zugeführt werden, aus einem zweiten NAND-Glied (GPl), dem die Ausgangsimpulse der zweiten monostabilen Kippstufe und das nichtnegierte Umschaltsignal (SA-P) zugeführt werden, aus einem NOR-Glied (NG 1), das mit den Ausgängen der NAND-Glieder (GP 1, GP2) verbunden ist und aus einer Anordnung (AS), die die Umschaltsignale erzeugt.