DE2747018C3 - Verfahren und Anordnung zum Umsetzen dreistelliger binarer Codeworter in zweistellige ternare Codewörter bei Pulscodemodulation - Google Patents
Verfahren und Anordnung zum Umsetzen dreistelliger binarer Codeworter in zweistellige ternare Codewörter bei PulscodemodulationInfo
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Description
Die Erfindung bezieht sich auf ein Verfahren und eine Anordnung zum Umsetzen eines pulscodemodulierten
Signals mit dreistelligen binären Codewörtern in ein pulscodemoduliertes Signal mit zweistelligen ternären
Codewörtern.
Bei einer Umsetzung von drei Binärelementen mit acht möglichen Codewörtern in zwei Ternärelemente
mit neun möglichen Codewörtern bleibt ein ternäres Codewort unbenutzt Es ist zweckmäßig, dafür ein
Codewort mit zwei gleichen Ziffern zu wählen, so daß eine lange Folge dieser Ziffer nicht auftreten kann.
Nicht verhindert werden kann dagegen, daß lange Folgen der zwei anderen Ziffern auftreten,
Aufgabe der Erfindung ist es, ein Verfahren anzugeben, mit dem auch lange Folgen dieser zwei
Ziffern verhindert werden können. Eine weitere Aufgabe besteht darin, eine Anordnung zur Durchfüh-
rung dieses Verfahrens zu realisieren.
Ausgehend von einem Verfahren der einleitend geschilderten Art wird diese Aufgabe erfindungsgemäß
dadurch gelöst, daß den acht möglichen verschiedenen binären Codewörtern acht verschiedene ternäre Codewörter
zugeordnet werden, von denen zwei je ein Paar gleicher Ziffern sind, daß das dritte vorerst unbenutzte
Paar gleicher Ziffern als Zusatzpaar dient, daß ein beliebiges der zwei Paare, das als erstes bezeichnet wird,
immer dann durch das Zusatzpaar ersetzt wird, wenn das erste Paar ein zweites Mal nacheinander auftreten
würde und die Endziffer des vorangegangenen ternären Codewortes anders als die Ziffern des Zusatzpaares ist,
und daß das zweite Paar immer dann durch das erste Paar ersetzt wird, wenn das zweite Paar ein zweites Mal
nacheinander auftreten würde und die Endziffer des vorangegangenen ternären Codewortes gleich den
Ziffern des zweiten Paares ist
Eine Anordnung zur Durchführung des erfindungsgemäßen Verfahrens ist dadurch gekennzeichnet, daß ein
Pufferspeicher für ein momentanes und ein diesem zeitlich vorangegangenes paralleles binäres Codewort
vorgesehen ist, daß eine Umsetzkorrektura ^Ordnung
vorgesehen ist und daß ein Drei-Bit/Zwei-Tit-Umsetzer
mit einem Acht-Bit-Demultiplexer und mit einer Gatterschaltung vorgesehen ist
Vorteilhaft ist es dabei, wenn dem Eingang der Anordnung ein Serien-Parallel-Umsetzer für binäre
Codewörter vorgeschaltet ist und/oder wenn dem Ausgang der Anordnung ein Parallel-Serienumsetzer
für ternäre Codewörter nachgeschaltet ist
Als Serien-Parallel-Umsetzer ist vorteilhafterweise ein Drei-Bit-Schieberegister vorgesehen.
Als Pufferspeicher sind vorteilhafterweise ein Drei-Bit-Speicher mit einem Null-Setzeingang und mit einem
Eins-Setzeingang und ein nachgeschalteter zweiter Drei-Bit-Speicher vorgesehen.
Die Gatterschaltung enthält vorteilhafterweise ein UND-Gatter, dessen erster Eingang mit einem ersten
Ausgang des Acht-Bit-Demultiplexers, dessen zweiter Eingang mi. einem vierten Ausgang des Acht-Bit-Demultiplexers
und dessen dritter Eingang mit einem siebten Ausgang des Acht-Bit-Demultiplexers verbunden
sind, ein erstes NAND-Gatter, dessen erster Eingang mit einem zweiten Ausgang des Acht-Bit-Demultiplexers
und dessen zweiter Eingang mit einem fünften Ausgang des Acht-Bit-DemJtiplexers verbunden
sind, ein zweites NAND-Gatter, dessen erster Eingang mit einem dritten Ausgang des Acht-Bit-De
multiplexers, dessen zweiter Eingang mit dem vierten Ausgang des Acht-Bii Demultiplexers und dessen
dritter Eingang mit dem fünften Ausgang des Acht-Bit-Demultipltxers
verbunden sind, ein drittes NAND-Gatter, dessen erster Eingang mit einem sechsten Ausgang
des Acht-Bit-Demultiplexers und dessen zweiter Eingang mit dem siebten Ausgang des Acht-Bit-Demultiplexers
verbunden sind, und ein NOR-Gatter, dessen erster Eingang mit dem Ausgang des UND-Gatters und
dessen zweiter Eingang mit dem Ausgang des ersten NAND-Gatters verbunden ist
Die Umsetzkorrekturschaltung enthält vorteilhafterweise eine Kettenschaltung zweier D-Flipflops, deren
Endausgang mit dem dritten Eingang des ersten NAND-Gatters verbunden ist, ein viertes NAND-Gatter, dessen vier Eingänge über Inverter mit Ausgängen
des ersten Drei-Bit-Speichers und dem Ausgang des ersten NAND-Gatters verbunden sind und dessen
Ausgang mit dem Eins-Hetzeingang des ersten Drei-Bit-Speichers
und dem Nuil-Setzeingang des ersten D-Flipflops verbunden sind, und ein fünftes NAND-Gatter,
dessen erster Eingang mit dem ersten Ausgang des ersten Drei-Bit-Speichers, dessen zweiter Eingang
über einen Inverter mit dem zweiten Ausgang des ersten Drei-Bit-Speichers, dessen dritter Eingang über
einen Inverter mit dem dritten Ausgang des ersten Drei-Bit-Speichers, dessen vierter Eingang mit dem
Ausgang des NOR-Gatters und dessen Ausgang mit dem Null-Setzeingang des ersten Drei-Bit-Speichers
verbunden sind.
Der Parallel-Serien-Umsetzer enthält einen ersten Zwei-Bit-Multiplexer, dessen erster Eingang mit dem
Ausgang des NOR-Gatters und dessen zweiter Eingang mit dem Ausgang des zweiten NAND-Gatters verbunden
sind, einen zweiten Zwei-Bit-Multiplexer, dessen erster Eingang mit dem Ausgang des ersten NAND-Gatters
und dessen zweiter Eingang mit dem Ausgang des dritten NAND-Gatters verbunden sind, ein drittes
D-Flipflop, dessen D-Eingang mit dem Ausgang des
ersten Zwei-Bit-Multiplexers verbund ist und dessen
Ausgang einen Gesamtausgang bildet und ein viertes D-Flipflop, dessen D-Eingang mit dem Ausgang des
zweiten Zwei-Bit-Multiplexers verbunden ist und dessen Ausgang einen anderen Gesamtausgang büdet
Anhand eines Ausführungsbeispiels wird die Erfindung nachstehend näher erläutert
F i g. 1 zeigt eine Tabelle einer möglichen Binär-Ternär-Umsetzung;
Fig.2 zeigt eine Tabelle für der. allgemeinen Fall
einer Umsetzung in ternäre Codewörter mit je gleichen Ziffern;
Fig.3 bis 8 zeigen sechs mögliche Fälle der erfindungsgemäßen Umsetzerkorrektur;
F i g. 9 zeigt einen erfindungsgemäßen Umsetzer;
Fig. 10 zeigt einen PuJsplan zur Erläuterung der
Wirkungsweise der Anordnung nach F i g. 9, und F i g. 11 zeigt einen Pulsplan der Takte.
F i g. 1 zeigt eine der Möglichkeiten, dreistellige binäre Codewörter (erste Spalte) in zweistellige ternäre
Codewörter (zweite Spalte) umzusetzen. Das ternäre QHewort »22« bleibt unbenutzt In der dritten Spalte
sind dazu die ternären Codewörter in binärer Darstellung aufgeführt, wobei jedes Tit durch 2 Bits
entsprechend dem Dualcode ersetzt ist
F i g. 2 zeigt eine Tabelle, in der in der ersten Spalte
zunächst die drei kritischen gleichziffrigen Ternärwörter aufgeführt sind; die zweite Spalte enthält jeweils die
binäre Darstellung der ternären Codewörter. Die drei so Buchstaben x, yund ζ in der dritten Spalte sind zunächst
freibleibende Größen, von denen wahlweise zwei je einem bestimmter; Binärpaar zugeordnet werden,
während die dritte als Zusatzpaar fungiert Geht man dabei beispielsweise von der Zuordnung nach F i g. 1
aus, so entspricht χ der Binärkombination »000«, y der Binärkombination »100« und ζ gilt als Zusatzpaar. Im
übrigen ist jedoch für die allgemeine Betrachtung die F i g. 3 Ausgangspunkt für die nachfolgenden Tabellen
in F i g. 4 bis 8.
In diesen Figuren bedeuten λ'0, Xi und X2 jeweils
zeitlich unmittelbar vorangegangene zweistellige ternäre Codeworier, wobei an Stelle des X beliebige Ziffern
»0«, »1« oder »2« treten können.
F i g, 3 zeigt einen Fall, bei dem χ und y einem binären
Codewort zugeordnet sind und ζ als Zusatzpaar dient
Aus der Zeile χ kara man entnehmen, daß das ternäre Codewort »00« unverändert bleibt, wenn die Endziffer
des vorangegangenen ternären Codewortes eine »2«
wan War diese Endziffer dagegen eine »0« oder
eine»l«, so wird statt des ternären Codewortes »00« ein lerrtäres Codewort »22« gesetzt.
Aus der Zeile y läßt sich entnehmen, daß das ternäre
Codewort »11« unverändert bleibt, wenn die Endziffer
des vorangegangenen ternären Codewortes eine »0« oder eine »2« war. Bei einer Endziffer »1« tritt jedoch an
die Stelle des ternären Codewoftes »11« ein ternäres
Codewort »00«.
Fig.4 zeigt eine andere Alternative zu Fig.3. Die
Tabellen in F i g, 5 und 6 gelten für den Fall, daß χ und ζ
je einer Binärkombination entsprechen und y als Zusatzpaar gilt. Bei den Tabellen in F i g. 7 und 8 wird χ
als Zusatzpaar angenommen.
Wendet man eine dieser Korrekturvorschriften an, so erscheint nie mehr als dreimal hintereinander die
gleiche Ziffer.
F i g. 9 zeigt einen erfindungsgemäßen Binär-Ternär-Ümsetzer
für eine Umsetzung nach Fig.3 mit einem
Serien-Parallel-Umsetzer 2 für binäre Codewörter, mit einem Pufferspeicher 7, mit einer Umsetzkorrekturanordnung
19, mit einem Drei-Bit/Zwei-Tit-Umsetzer 27 Und einem Parallel-Serienumsetzer 43 für ternäre
Codewörter.
Der Serien-Parallel-Umsetzer 2 besteht aus einem Drei-Bit-Schieberegister mit einem Eingang 1 für seriell
binäre Codewörter, mit einem Eingang 3 für einen Takt T und mit Ausgängen 4 bis 6 für parallele binäre
Codewörter.
Der Pufferspeicher 7 besteht aus einem ersten Drei-Bit-Sp'eicher 14 mit Eingängen 4 bis 6 und
Ausgängen 16 bis 18 für parallele binäre Codewörter, mit einem Null-Setzeingang 8, mit einem Eins-Setzeingang
9 und mit einem Eingang 14 für einen Takt Π und aus einem zweiten Drei-Bit-Cpeicher 15 mit Eingängen
16 bis 18 und Ausgängen 10 bis 12.
Die Umsetzkorrekturanordnung 19 enthält eine Gatterschaltung 20 mit Eingängen 16, 17, 18 und 26
sowie einem Ausgang 9, eine Gatterschaltung 21 mit Eingängen 16,17,18 und 24 sowie einem Ausgang 8, ein
D-Flipflop 22 mit einem Null-Setzeingang 9' und ein D-Flipflop 23 mit einem Ausgang 26.
40
Dici-Di'uZwci
Umsetzer 27 cr.thä'.t eir.cr.
den Pulsen 42 Und 41 zum Zeitpunkt /1 die Endziffer
»0« hatte, wird diese Binärziffer nach Fig.3 ohne Korrektur in ein ternäres Codewort umgesetzt, das in
binärer Darstellung zum Zeitpunkt f 2 an den Klemmen 42,41,25 und 24 auftaucht und »0101« lautet.
Zum Zeitpunkt /2 ist inzwischen an den Klemmen 16 bis 18 ein binäres Codewort »110« erschienen. Da dieses
nicht in ein Paar gleicher Ziffern umgesetzt wird, erscheint es in binär dargestellter ternärer Form zum
Zeitpunkt /3 an den Klemmen 42, 41, 25 und 24. Zum Zeitpunkt r3 ist inzwischen an den Klemmen 16 bis 18
ein binäres Codewort »000« erschienen. Dieses ist bei fehlender Korrektur in ein ternäres Codewort »00« zum
Zeitpunkt /3 umzusetzen. Da aber ein Blick auf die Pulse 25 und 24 zum Zeitpunkt /3 zeigt, daß die
Endziffer des vorangegangenen ternären Codewortes eine »0« ist, muß nach F i g. 3 das ternäre Codewort
»00« zum Zeitpunkt (4 in ein ternäres Codewort »22« korrigiert werden. Dies bewirkt die Umsetzkorrekturschaltung
19, was zu den gestrichelt dargestellten Änderungen im Pulsplan führt. Die Gatterschaltung 20
gibt nämlich beim Zustand »0« an den Klemmen 16,17, 18, 25 zum Zeitpunkt /3 einen Impuls an den
Eins-Setzeingang 9 des Drei-Bit-Speichers 14 und den Nuli-Setzeingang 9' des D-Flipflops 22 ab. Dies bewirkt
eine Umkehr des logischen Zustandes an den Klemmen 16,17,18 (zum Zeitpunkt /3) und einen Takt Π später
an den Klemmen 25 und 42. Zum Zeitpunkt 14 ist an den
Klemmen 16 bis 18 inzwischen ein binäres Codewort »t01« aufgetaucht, das zum Zeitpunkt /5 an den
Klemmen 42, 41, 25 und 24 in ein ternäres Codewort »12« umgesetzt wird. Das binäre Codewort »000« an
den Klemmen 16 bis 18 zum Zeitpunkt / 5 wird zu einem ternären Codewort »00« zum Zeitpunkt 7*6 umgesetzt,
da wegen der Endziffer »2« des ternären Codewortes zum Zeitpunkt (5 an den Klemmen 25 und 24 gemäß
Tabelle F i g. 3 keine Korrektur erfolgt Beim binären Codewort »000« zum Zettpunkt f 6 an den Klemmen 16
bis 18 ist jedoch wieder eine Korrektur zum Zeitpunkt f7 erforderlich, weil die ternäre Endziffer an den
Klemmen 25 und 24 zum Zeitpunkt 16 eine »0« ist, was
nach der Tabelle in Fig.3 eine Umsetzkorrektur
Acht-Bit-Demultiplexer 35 mit drei Eingängen 10 bis 12
und sieben Ausgängen 28 bis 34 sowie eine Gatterschaltung 53 mit Eingängen 26 und 28 bis 34 und Ausgängen
24,25 und 41,42.
Die Gatterschaltung 53 enthält ein UND-Gatter 36, NAND-Gatter 34 bis 39 und ein NOR-Gatter 40.
Der Parallel-Serien-Umsetzer 43 weist Eingänge 24, 25,41 und 42, Takteingänge 48 und 49 und Ausgänge 50
und 51 auf. Er enviiält zwei Zwei-Bit-Multiplexer 44 und
45 und zwei D-Flipflops 46 und 47.
F i g. 10 zeigt einen Pulsplan zur Erläuterung der Wirkungsweise der Anordnung nach F i g. 9 für den Fall
der Umsetzung nach F i g. 3. Die einzelnen Pulse sind mit Bezugszeichen versehen, die die Stellen gleichen
Bezugszeichens in der Anordnung nach Fig.9 kennzeichnen,
an denen sie auftreten.
Der in Fig. 10 oben dargestellte und aus einer Folge von dreistelligen Dinaren Codewörtern bestehende Puls
wird in den Eingang 1 eingespeist Das Drei-Bit-Schieberegister setzt die seriellen Codewörter in parallele
Codewörter um, die Ober die Klemmen 4 bis 6 in den Drei-Bit-Speicher 14 in Abhängigkeit vom Takt 7*1
eingespeist werden. Zum Zeitpunkt fl ist dies ein
Codewort »100«. Da die gespeicherte Endziffer des unmittelbar vorangegangenen ternären Codewortes in
45
50
55
60
65 Der Pulsplan enthält weiter die Pulse an den Klemmen 31, 33, 32 und 34. Zum Zeitpunkt 11 liegt an
den Klemmen 16 bis 18 das binäre Codewort »100« an. Dies bewirkt einen Takt Π, später eine Zustandsänderung
des Pulses an der Klemme 31. Zum Zeitpunkt 12
liegt an den Klemmen 6 bis 18 ein binäres Codewort »HO« an. Dies löst zum Zeitpunkt i3 eine Zustandsänderung
des Pulses an der Klemme 33 aus. Zum Zeitpunkt f 3 wurde das binäre Codewort »000« an den
Klemmen 16 bis 18 in das binäre Codewort »111« korrigiert Dies bewirkt auch eine Korrektur des Pulses
an der Klemme 34 zum Zeitpunkt 14. Zum Zeitpunkt 14
liegt an den Klemmen 16 bis 18 ein binäres Codewort »101<c Dies hat zum Zeitpunkt i5 eine Änderung des
Pulses an der Klemme 32 zur Folge.
Das Ausgangssignal der Gatterschaltung 20 bewirkt Zustandsänderungen an dem Ausgang 54 des D-Flipflops
22 und einen Takt Ti später am Ausgang 26 des D-Flipflops 23, wie es der letzte und vorletzte Puls im
Pulsplan zeigen. Diese Zustandsänderungen am Eingang 26 des 3-Bit/2-Tit-Umsetzers 27 bewirken, daß die
binäre Kombination »111« nicht in die ternäre Kombination »11«, sondern in die ternäre Kombination
»22« umcodiert wird.
Die gleichen Vorgänge laufen ab, wenn an den
Klemmen 16 bis 18 ein binäres Godewort »100« auftritt. Klemme 51 bedeuten eine »0« in ternärer Darstellung,
Der die Korrektur auslösende Impuls wird in diesem eine »0« ander Klemme50und eine»1« ander Klemme
Fall jedoch vom Gatter 21 abgegeben. 51 bedeuten eine »1« in lernärer Darstellung und eine
Die Zwei-Bit-Mültiplexer 44 Und 45 führen eine »I« an der Klemme 50 und eine »0« an der Klemme 51
Parailei-Scrien-Ümsetzung aus. Das Ternarsignal liegt >
bedeuten eine »2« in ternärer Darstellung,
dannanden Ausgängen 50 und 51 in binärer Darstellung Fig.11 zeigt die Zuordnung der Takte Tl, ti und
an. Pine »0« an der Klemme 50 und eine »0« an der Γ3 zueinander.
Hierzu 3 Blatt Zeichnungen
Claims (8)
1. Verfahren zum Umsetzen eines pulscodemodulierten Signals mit dreistelligen binären Codewörtern
in ein pulscodemoduliertes Signal mit zweistelligen ternären Codewörtern, dadurch gekennzeichnet,
daß den acht möglichen verschiedenen binären Codewörtern acht verschiedene ternäre
Codewörter zugeordnet werden, von denen zwei je ein Paar gleicher Ziffern sind, daß das dritte vorerst
unbenutzte Paar gleicher Ziffern als Zusatzpaar dient, daß ein beliebiges der zwei Paare, das als
erstes bezeichnet wird, immer dann durch das Zusatzpaar ersetzt wird, wenn das erste Paar ein
zweites Mal nacheinander auftreten würde und die Endziffer des vorangegangenen ternären Codewortes
anders als die Ziffern des Zusatzpaares ist, und daß das zweite Paar immer dann durch das erste
Paar ersetzt wird, wenn das zweite Paar ein zweites Mal nacheinander auftreten würde und die Endziffer
des vorangegangenen temären Codewortes gleich
den Ziffern des zweiten Paares ist
2. Anordnung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, daß ein
Pufferspeicher (7) für ein momentanes und ein diesem zeitlich vorangegangenes paralleles binäres
Codewort vorgesehen ist, daß eine Umsetzkorrekturanordnung (19) vorgesehen ist und daß ein
Drei-Bit/Zwei-Tit-Umsetzer (27) mit einem Acht-Bit-Demultiplexer
(35) und mit einer Gatterschaltung (53) vo gesehen ist
3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß dem bingang der Anordnung ein
Serien-Parallel-Umsetzer (2) für binäre Codewörter
vorgeschaltet ist und/oder dav. dem Ausgang der Anordnung ein Parallel-Serien-Umsetzer (43) für
ternäre Codewörter nachgeschaltet ist
4. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß als Serien-Parallel-Umsetzer (2) ein
Drei-Bit-Schieberegister vorgesehen ist
5. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß als Pufferspeicher (7) ein Drei- Bi t-Speicher
(14) mit einem Null-Setzeingang (8) und mit einem Eins-Setzeingang (9) und ein nachgeschalteter
zweiter Drei-Bit-Speicher (15) vorgesehen sind.
6. Anordnung nach Anspruch 2, dadurch gekennzeichnet,
daß als Gatterschaltung (53) ein UND-Gatter (36), dessen erster Eingang mit einem ersten
Ausgang (28) des Acht-Bit-Demultiplexers (35),
dessen zweiter Eingang mit einem vierten Ausgang (31) des Acht-Bit-Demultiplexers (35) und dessen
dritter Eingang mit einem siebten Ausgang (34) des Acht-Bit-Demultiplexers (35) verbunden sind, ein
erstes N AN D-Gatter (37), dessen erster Eingang mit einem zweiten Ausgang (29) des Acht-Bit-Demultiplexers
(35) und dessen zweiter Eingang mit einem fünften Ausgang (32) des Acht-Bit-Demultiplexers
(35) verbunden sind, ein zweites NAND-Gatter (38), dessen erster Eingang mit einem dritten AüSgang
(30) des Acht-Bit-Demultiplexers (35), dessen zweiter Eingang mit dem vierten Ausgang (31) des
Acht-Bit-Demultiplexers (35) und dessen dritter Eingang mit dem fünften Ausgang (32) des
Acht-Bit-Demültiplexers (35) verbunden sind, ein drittes NAND-Gatter (35), dessen erster Eingang
mit einem sechsten Ausgang (33) des Acht-Bit-Demultiplexers (35) und dessen zweiter Eingang mit
dem siebten Ausgang (34) des Acht-Bit-Demultiplejcers
(35) verbunden sind, und ein NOR-Gatter (40) enthält, dessen erster Eingang mit dem Ausgang des
UND-Gatters (36) und dessen zweiter Eingang mit dem Ausgang des ersten NAND-Gatters (37)
verbunden ist
7. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Umsetzkorrekturschaltung (19)
eine Kettenschaltung zweier D-FIipflops /22, 23),
deren Endausgang mit dem dritten Eingang des ersten NAND-Gatters (37) verbunden ist, ein viertes
NAND-Gatter (20), dessen vier Eingänge über Inverter mit Ausgängen (16 bis 18) des ersten
Drei-Bit-Speichers (14) und dem Ausgang (25) des ersten NAND-Gatters (37) verbunden sind und
dessen Ausgang mit dem Eins-Setzeingang (9) des ersten Drei-Bit-Speichers (14) und dem Null-Setzeingang
(9') des ersten Z>-Flipflops (22) verbunden
sind, und ein fünftes NAND-Gatter (21) enthält, dessen erster Eingang mit dem ersten Ausgang (16)
des ersten Drei-Bit-Speichers (14), dessen zweiter Eingang über einen Inverter mit dein zweiten
Ausgang (17) des ersten Drei-Bit-Speichers (14), dessen dritter Eingang über einen Inverter mit dem
dritten Ausgang (18) des ersten Drei-Bit-Speichers (14), dessen vierter Eingang mit dem Ausgang (24)
des NOR-Gatters (40) und dessen A'isgang mit dem Null-Setzeingang (8) des ersten Drei-Bit-Speichers
(14) verbunden sind.
8. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß der Parallel-Serien-Umsetzer (43)
einen ersten Zwei-Bit-Multiplexer (44), dessen erster
Eingang mit dem Ausgang (24) des NOR-Gatters
(40) und dessen zweiter Eingang mit dem Ausgang
(41) des zweiten NAND-Gatters (41) verbunden sind, einen zweiten Zwei-Bit-Multiplexer (45), dessen
erster Eingang mit dem Ausgang (25) des ersten NAND-Gatters (37) und dessen zweiter Eingang mit
dem Ausgang (42) des dritten NAND-Gatters (39) verbunden sind, ein drittes Ο-ΓϋρΠορ (46), dessen
Eingang mit dem Ausgang des ersten Zwei-Bit-Multiplexers (44) verbunden ist und dessen Ausgang
einen Gesamtausgang (50) bildet, und ein viertes £>-Flipflop (47) enthält, dessen Eingang mit dem
Ausgang des zweiten Zwei-Bit-Multiplexers (45) verbunden ist und dessen Ausgang einen anderen
Gesamtausgang (51) bildet
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19772747018 DE2747018C3 (de) | 1977-10-19 | 1977-10-19 | Verfahren und Anordnung zum Umsetzen dreistelliger binarer Codeworter in zweistellige ternare Codewörter bei Pulscodemodulation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19772747018 DE2747018C3 (de) | 1977-10-19 | 1977-10-19 | Verfahren und Anordnung zum Umsetzen dreistelliger binarer Codeworter in zweistellige ternare Codewörter bei Pulscodemodulation |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| DE2747018A1 DE2747018A1 (de) | 1979-04-26 |
| DE2747018B2 DE2747018B2 (de) | 1979-09-06 |
| DE2747018C3 true DE2747018C3 (de) | 1980-05-14 |
Family
ID=6021804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19772747018 Expired DE2747018C3 (de) | 1977-10-19 | 1977-10-19 | Verfahren und Anordnung zum Umsetzen dreistelliger binarer Codeworter in zweistellige ternare Codewörter bei Pulscodemodulation |
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| Country | Link |
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Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3117221A1 (de) * | 1981-04-30 | 1983-02-03 | Siemens AG, 1000 Berlin und 8000 München | Umsetzung von binaeren signalen fuer lichtwellenleiteruebertragungssysteme |
| GB2183971B (en) * | 1985-12-05 | 1989-10-04 | Stc Plc | Data transmission system |
-
1977
- 1977-10-19 DE DE19772747018 patent/DE2747018C3/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE2747018B2 (de) | 1979-09-06 |
| DE2747018A1 (de) | 1979-04-26 |
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