DE2557339C2 - Schaltungsanordnung zum Umsetzen eines anisochronen binären Eingangssignales in ein isochrones binäres Ausgangssignal - Google Patents

Description

oder
B)

in der letzten Zelle (n+1) des Speichers (S), die für die Aufnahme des Stopschrittes vorgesehen ist, ein Binärwert mit Stopschrittpolarität abgespeichert ist, der Verteiler an die letzte Zelle (n-t-i) des Speichers (S,) geschaltet ist und das Eingangssignal (DE) Stopschrittpolarität aufweist

und das eine weitere logische Schaltung (/3, G 4, G 5,15, GS, F9) vorgesehen ist, die die Impulse des Auslesetaktes (A T) zum Weiterschalten des Abtasters unterdrückt, wenn

entweder

C) die Bedingung A erfüllt ist

oder
D)

a) ein Verteiler, der von Impulsen eines Einlesetaktes zyklisch weitergeschaltet wird, speichert jedes Binärzeichen des anisochronen Eingangssignales in eine oder mehrere aufeinanderfolgende Zellen eines Speichers ein

b) ein Abtaster, der von Impulsen eines Auslesetaktes zyklisch weitergeschaltet wird, tastet die Speicherzellen in der gleichen Reihenfolge ab, in der sie vom Verteiler angesteuert worden sind

c) beim Auftreten eines Startschrittes oder eines Dauersignales mit Startschrittpolarität im Eingangssignal wird der Verteiler an die erste Stelle des Speichers geschaltet

und mit kennzeichnenden Schaltungsmerkmalen, die darin bestehen, daß eine logische Schaltung (G \, Gl, G 3) vorgesehen ist, die die Impulse des Einlesetaktes (ET) zum Weiterschalten des Verteilers unterdrückt, wenn

entweder

A) die Binärwerte in den Zellen (0 bis n) des Speichers (S), die für die Aufnahme des Startschrittes und der Kombinationsschritte vorgesehen sind, und das Eingangssignal (DE) Startpolarität aufweisen und der Verteiler an die vorletzte Zelle (n) des Speichers (S) geschaltet ist

eine vorgemerkte Zelle noch nicht erreicht hat

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Ausgang eines Quarzoszillators mit dem Eingang einer Frequenzteilerschaltung verbunden ist, deren letzte Stufe (FT) zwe; Ausgänge mit zueinander komplementären Signalen aufweist (57.2, S 73), daß jeder der beiden Ausgänge an einen gesonderten Frequenzteiler (BC3, BC4) geführt ist, daß die beiden gesonderten Frequenzteiler gleiches Teilerverhältniss aufweisen und daß das Ausgangssignal des einen Teilers (BC3) als Einlesetakt und das des anderen Teilers (BC4) als Auslesetakt verwendet wird.

Anwendungsgebiet der Erfindung

Die Erfindung betrifft eine Schaltungsanordnung zum Umsetzen eines anisochronen binären Eingangssignals in ein isochrones binäres Ausgangssignal nach dem Oberbegriff des Hauptanspruchs.

Derartige Anordnungen werden zum Beispiel benötigt, wenn mehrere Fernschreibsignale zu einem Zeit-Multiplex-Signal zusammengefaßt werden sollen. Eine Voraussetzung für die zeitliche Verschachtelung mehrerer digitaler Signale ist, daß jedes von ihnen aus zeitlich gleichlangen Signalelementen besteht, also isochron ist.

Stand der Technik

Aus der DE-OS 2146 392 ist eine Anordnung bekannt, durch die zum Ausgleich von Phasenschwankungen ein Eingangssignal über einen Verteiler in einen Speicher eingespeichert und über einen Abtaster wieder aus dem Speicher ausgelesen wird. Die Taktfrequenz, mit der der Abtaster von Zelle zu Zelle des Speichers zyklisch weitergeschaltet wird, wird erhöht oder erniedrigt, je nachdem, um wieviel Zellen der ebenfalls zyklisch weitergeschaltete Verteiler vorauseilt. Beim Auftreten eines Startsignals wird der Verteiler an die erste Zelle des Speichers geschaltet.

Aufgabe und Lösung mit Vorteilen

Ausgehend von dem geschilderten Stand der Technik, liegt der Erfindung die Aufgabe zu Grunde, eine Schaltungsanordnung anzugeben, mit der ein anisochrones binäres Eingangssignal in ein isochrones binäres Ausgangssignal umgesetzt werden kann; insbesondere sollen binärcodierte Fernschreibzeichen, Dauersignale und Wählsignale in entsprechende binäre Zeichen mit gleichlangen Telegrafierschritten umgesetzt werden.

Diese Aufgabe wird durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst.

Eine vorteilhafte Ausgestaltung der erfindungsgemäßen Anordnung ist im Anspruch 2 angegeben.

Die erfindungsgemäße Anordnung hat den Vorteil, daß die Schritte des erzeugten Ausgangssignals maximale Länge haben oder: die Bitrate des Ausgangssignals hat den geringstmöglichen Wert. Dadurch läßt sich die größtmögliche Anzahl von Telegrafiesignalen zu einem Multiplexsignal mit vorgegebener Bitrate bündeln.

der Abtaster (A W) an die letzte Zelle (n +1) des Speichers (S) geschaltet ist und der Verteiler Kurzbeschreibung der Figuren

F i g. 1 zeigt die grundsätzliche Anordnung von Verteiler, Speicher und Abtaster;

Fig.2 zeigt ein Beispiel für die erfindungsgemäße Schaltungsanordnung;

F i g. 3,4 und 5 zeigen Zeitdiagramme zur Erläuterung der Wirkungsweise einer Anordnung nach F i g. 2.

Beschreibung eines Ausführungsbeispieles

sowie Darstellung von
Wirkungsweise und Kausalzusammenhängen

Im folgenden wird angenommen, daß das Eingangssignal aus Fernschreibzeichen des Telegrafer.-Codes Nr. 2 nach CCITT besteht, d. h, aus einem Startschritt und 5 Kombinationsschritten zu je 20 ms Dauer sowie einem Stopschritt zu 30 ms Dauer. Zwischen zwei Fernschreibzeichen können Pausen — bestehend aus Schritten beliebiger Länge mit Stopschrittpolarität — liegen. Schließlich kann das Eingangssignal aus sogenannten Dauersignalen bestehen; diese treten beim Aufbau und beim Auslösen einer Verbindung auf und bestehen aus mindestens 120 ms langen Schritten mit Startschrittpolarität und dazwischenliegenden Schritten mit Stopschrittpolarität von mindestens 30 ms Dauer. Schließlich soll für das folgende festgelegt werden, daß die Startschrittpolarität durch einen Potentialwert von 0 V (L-Zustand oder binäre »0«) und die Stopschrittpolarität durch einen Potentialwert von 5 V (H-Zustand oder binäre »1«) dargestellt wird.

F i g. 1 zeigt einen Verteiler EW, der die Binärwerte des Eingangssignals DE in Zellen 0 bis n+\ eines Speichers einspeichert. Im vorliegenden Fall ist η=5, so daß der Speicher insgesamt 6 Zellen aufweist. Wird ein Fernschreibzeichen eingespeichert, so sind die Zelle 0 für den Startschritt, die Zellen 1 bis 5 für die Kombinationsschritte und die Zelle 6 für den Stopschritt vorgesehen.

Impulse eines Einlesetaktes ET schalten — nach weiter unten erläuterten Regeln — den Verteiler EW zyklisch von einer Zelle des Speichers an die nächste. Ein Abtaster AW wird durch die Impulse eines Auslesetaktes — ebenfalls nach weiter unten erläuterten Regeln — zyklisch an die Zellen des Speichers geschaltet. Dadurch entsteht das isochrone Ausgangssignal, im vorliegenden Falle ein Binärsignal mit Signalelementen (Schritten) von 20 ms Dauer. Diese prinzipielle Anordnung nach F i g. 1 ist bekannt.

In F i g. 2 bilden ein dreistufiger Binärzähler BC1 und ein Codierer CD den Verteiler EW. Der Zähler BC1 zählt die Taktimpulse — soweit sie nicht unterdrückt werden — des Eingangstaktes ET. Über Steuereingänge CD 8 bis CD 10 wird — je nach Zählerstand — einer der Ausgänge CDO bis CD 7 des Codierers CD in den Η-Zustand gesteuert, während sich die anderen im L-Zustand befinden. Liegt z. B. an den Eingängen CD 8 bis CD 10 eine dualcodierte 3 an, so nimmt der Ausgang CD 3 den Potentialwert 5 V (Η-Zustand) an. Da nur sieben Stellungen des Verteilers benötigt werden, der Zähler BCi jedoch die Zahlen 0 bis 7 — also 8 Zustände — durchläuft, sorgt eine Verbindung zwischen dem Ausgang CD 7 des Codierers CD und dem Rückstelleingang BC 1.2 des Zählers SCl dafür, daß der überflüssige Zählerstand 7 praktisch übersprungen wird.

Der Speicher S besteht im wesentlichen aus Flip-Flops Fl bis F 5. Die Ausgänge CD 1 bis CD5 des Codierers CD sind mit den Takteingängen der Flip-Flops Fl bis F5 verbunden, während eine vom Ausgang F8.3 eines Flip-Flops F8 kommende Leitung, die die Bits des Eingangssignals führt, mit den Vorbereitungseingängen der Flip-Flops Fl bis F5 verbunden ist. Geht einer der Ausgänge CD 1 bis CD5 in den Η-Zustand über, so wird der gerade vorliegende Binärwert auf der Leitung vom Ausgang F83 in das zugeordnete Flip-Flop übernommen.

Der Abtaster setzt sich aus einem Binärzähler BC 2 und einem Multiplexer M zusammen. Der Multiplexer M besitzt 7 Informationseingänge AiO bis M6, drei Adreßeingänge M7, M8 und Λ/9 sowie einen Ausgang M10. Die drei Adreßeingänge werden vom Binärzähler SC2 im Dualcode angesteuert Der Komplementärausgang eines jeden der Flip-Flops Fl bis F5 ist mit einem bestimmten informationseingang Ml bis M 5 verbunden. Jeder der Informationseingänge MO bis M6 ist einem bestimmten Binärzustand der Adreßleitungen M7, M8 und M9 in der Weise zugeordnet, daß der an dem betreffenden Informationseingang herrschende Binärzustand zum Ausgang MIO des Multiplexer durchgeschaltet wird. Ist beispielsweise das Flip-Flop F4 gesetzt, so wird der L-Zustand des Komplementärausganges dieses Flip-Flops über den Jnformationseingang M4 zum Ausgang MIO des Multiplexers durchgeschaltet, wenn der Binärzähler BC2 in der Stellung 4 ist, also die Adreßeingänge M 7. M 8 und M 9 mit der dualen 4 ansteuert.

An den Informationseingang MO des Multiplexers M ist das zur Startschrittpolarität komplementäre Potential von 5 V gelegt und an den Informationseingang 6 das zur Stopschrittpolarität komplementäre Potential von 0 V. Da die Zelle 1 des Speichers 5 ohnehin nur für Schritte mit Startschrittpolarität und die Zelle 6 nur für Schritte mit Stopschrittpolarität vorgesehen ist, können diese Speicherzellen durch die angegebenen Schaltungsmaßnahmen eingespart werden. Das Arbeiten mit den komplementären Binärwerten erweist sich für die weiter unten besprochene logische Schaltung als vorteilhaft.

Am Ausgang MIO des Multiplexers M liegt das isochrone Ausgangssignal in invertierter Form an. Ein Inverter /4 invertiert daher das vom Ausgang MIO kommende Signal nochmals. Ein Flip-Flop FlO, an

dessen Takteingang der Auslesetakt /iranliegt, sorgt für möglichst geringe Schritt-Taktverzerrung des isochronen Ausgangssignals DA.

Die restlichen Bauteile der Schaltung nach Fig. 2 enthalten den eigentlichen Kern der Erfindung. Sie dienen der Erzeugung des Einlese- und Auslesetaktes (durch ein Flip-Flop F7, einen Zähler SC3 und einen weiteren Zähler BC4) sowie der Steuerung des Zählers BC1 (durch ein Flip-Flop F8 und durch Gatter Gi, C 2, G 3), des Zählers SC2 (durch ein Flip-Flop F9 und durch Gatter /3, C 4, G 5, /5, G 6) und des Zählers SC3 (durch das Gatter G3 und ein Gatter /1) in Abhängigkeit vom Eingangssignal DE.

Zum Verständnis der Steuerung des Zählers BCl durch das Eingangssignal DE werde davon ausgegangen, daß dieses zunächst aus einem Dauersignal mit Stopschrittpolarität (binäre »1«) besteht. Der Ausgang F8.4 des Flip-Flops F8 ist daher im L-Zustand und der Ausgang des NAND-Gatters G 1 folglich im H-Zustand. Gleiches gilt für den Ausgang des Gatters G 3. Das Gatter G 2 ist nun für die Impulse des Einlesetaktes ET geöffnet, bis der Zähler SCl den Stand 6 erreicht hat. Durch den Η-Zustand am Ausgang CD des Codierers CD wird jetzt der Ausgang des Gatters G 3 in den ! Zustand gesteuert und sperrt damit das Gatter G 2 für die weiteren Impulse des Eingangstaktes TE. Der Zähler SCl verharrt nun in der Stellung 6 (Fig. 3, Zeile TE, BC1.1.CT6).
Gleichzeitig wird über den Inverter /I durch den

• L-Zustand am Ausgang des Gatters G 3 der Binärzähler BC3 über den Rückstelleingang BC3.2 in die Anfangsstellung zurückgesetzt und dort festgehalten (Fig.3,ZeilefiC3.2,£r;.

Erscheint nun im Eingangssignal DF der Beginn des Startschrittes eines Telegrafierzeichens, so wird gleichzeitig mit diesem Übergang von Stop- auf Startschrittpolarität über den Η-Zustand des Gatters G3 der Binärzähler BC3 freigegeben und das Gatter G 2 geöffnet. Da am Takteingang SC3.1 des Binärzählers BC3 eine gegenüber dem Einlesetakt ET hohe Taktfrequenz anliegt (z.B. \6xET), ist der zeitliche Fehler für den Zählbeginn des Zählers BC3 klein. Dadurch wird erreicht, daß die positiven Flanken des Einlesetaktes ET etwa mit der Mitte der Schritte des Telegrafierzeichens zusammenfallen. Mit diesen positiven Flanken übernimmt das Flip-Flop FS den Zustand des jeweiligen Schrittes, der dann über die Leitung vom Ausgang F&3 des Flip-Flops FS in die dafür vorgesehene Zelle des Speichers S eingespeichert wird (F i g. 3, Zeile TE, £Tund F83). Ist der Zähler SCl beim Stand 6 angelangt, so wird wegen des H-Zustandes am Codiererausgang CD 6 und des dadurch bewirkten L-Zustandes am Ausgang des Gatters G 3 das Gatter G 2 gesperrt und der Zähler BC1 wieder angehalten (Fig. 3,Zeile CD6und SCU).

Der Zähler BC 2 läuft beim Eintreffen eines Dauersignals mit Stopschrittpolarität — ebenso wie der Zähler BC1 — bis zum Stand 6 und wird dann ebenfalls festgehalten. Am Festhalten des Zählers BC2 sind die Gatter /3 und G6 beteiligt, durch die der Zähler BC2 auf den Stand 6 abgefragt wird. Tritt dieser Stand ein, so wird — wegen der binären »0« am Ausgang vom Gatter G 6 — das Gatter G 4 gespei rt. Damit gelangen keine weiteren Impulse des Auslesetaktes AT an den Takteingang BC2.X des Zählers BC2.

Auch beim Eintreffen des Startschrittes eines Telegrafierzeichens im Eingangssignal DE verharrt der Zähler BC2 zunächst in der Stellung 6. Über die Verbindung Codiererausgang CD 3—Setzeingang F9.1 wird das Flip-Flop F9 im gesetzten Zustand gehalten. Durch den dadurch bewirkten L-Zustand am Rückstelleingang BC2.2 ist der Binärzähler BC2 freigegeben, dessen Takteingang SC2.1 wegen des gesperrten Gatters GA jedoch nicht den Auslesetakt Λ Γ erhält (Fig. 3, Zeile F9.5, BC2.2 und SC2.1). Hat der Zähler BCi den Stand 3 erreicht, so erscheint am Codiererausgang CD3 der Η-Zustand und der Setzeingang des Flip-Flops F9 wird freigegeben (F i g. 3, Zeile CD3). Mk der positiven Flanke des nächsten Impulses /von AT. der während dieses H-Zustandes des Codiererausganges CD 3 am Takteingang F93 auftritt, wird das Flip-Flop F9 wegen des L-Zustandes am Vorbereitungseingang F9.2 zurückgesetzt (F i g. 3, Zeile F93). Durch den Η-Zustand am Komplementärausgang F9.5 wird der Impuls J zum Rückstelleingang BC2.2 durchgeschaltet und bewirkt eine Zurücksetzung des Binärzählers BC2 in die Anfangsstellung (Fig. 3, Zeile SC2.2). Sobald der Zähler BC\ den Stand 4 erreicht hat, tritt am Codiererausgang CD3 wieder der L-Zustand auf, wodurch das Flip-Flop F9 gesetzt wird, welches seinerseits über das Gatter G 5 den Binärzähler SC 2 freigibt (F i g. 3, Zeile CD3, F9.5 und SC2.2). Mit den negativen Flanken des über das nunmehr geöffnete Gatter G 4 zum Takteingang SC 2.1 durchgeschalteten Auslesetaktes ATwhd der Binärzähler SC2 um jeweils eine Stelle weitergeschaltet.

Es wird nun angenommen, daß im Eingangssignal TE nach einem Zustand längerer Stopschrittpolarität ein Dauersignal mit Startschrittpolarität folgt (F i g. 4, Zeile TE). Die Verhältnisse sind zunächst die gleichen wie beim Empfang eines Telegrafierzeichens. Wenn der Zähler BCi beim Stand 5 angelangt ist, hat der Zähler SC2 den Stand 2. In den Zellen 0 bis 5 des Speichers 5 ist dann jeweils Startschrittpolarität gespeichert, und am Ausgang Gi. Y des Gatters Gi ei scheint der L-Zustand, welcher die Gatter G 2 und G 4 sperrt. Der

ίο Zähler SCl und der Zähler SC2 werden daher gemeinsam angehalten und verharren für die Dauer der angelegten Startschrittpolarität in der augenblicklichen Stellung, d. h. der Zähler BC1 beim Stand 5 und der Zähler SC2 beim Stand 2 (Fig.4, Gi.Y, BCi. 1, CD5 und G 2.1).

Tritt nun am Eingangssignal ein Übergang von Startauf Stopschrittpolarität auf, so wird mit der nächsten positiven Flanke des Taktes ET das Flip-Flop F8 gesetzt, und wegen des dadurch bewirkten H-Zustandes am Ausgang G 1. V des Gatters G i werden die Gatter G 2 und G 4 geöffnet. Dadurch wird der Einlesetakt ET zum Takteingang BC 1.1 des Binärzählers SCl und gleichzeitig dazu der Auslesetakt A T zum Takteingang SC2.1 des Binärzählers SC2 durchgeschaltet (Fig.4, Zeile SCl.1 und BC2A). Der Binärzähler SCl läuft jetzt in seine Stellung 6 und verharrt dort während der Dauer der angelegten Stoppolarität, da über den Codiererausgang CD6 der Ausgang von Gatter G 3 in den L-Zustand schaltet und damit das Gatter G 2 sperrt.

Durch den L-Zustand am Ausgang des Gatters G 3 v.'ird ferner der Binärzähler SC3 in die Anfangsstellung zurückgesetzt und dort festgehalten. Der Binärzähler SC2 läuft synchron mit dem Auslesetakt ΛΓϊη seine Stellung 6 und wird dort wegen des L-Zustandes am Ausgang des Gatters G 6 ebenfalls festgehalten (F i g. 4, Zeile SC2.1).

Die Erzeugung des Einlese- und Auslesetaktes erfolgt über eine Frequenzteilerschaltung, an deren Eingang ein Quarzoszillator angeschlossen ist (nicht abgebildet) und deren letzte Stufe aus dem Flip-Flop Fl besteht. Der Ausgang F7.2 des Flip-Flops Fl führt auf den Takteingang des Zählers SC3, der den Einlesetakt ET liefert, und der komplementäre Ausgang F7.3 des Flip-Flops Fl ist mit dem Takteingang des Zählers SC4 verbunden, der den Auslesetakt AT liefert. Da der Rücksetzeingang BC4.2 des Zählers SC4 nicht benötigt wird, ist er auf das Potential 0 V gelegt. Die Taktfrequenz am Eingang F7.1 des Flip-Flops F7 ist im vorliegenden Beispiel das 32fache der Taktfrequenzen

so von Einlese- bzw. Auslesetakt.

Durch die Art der aus dem Flip-Flop F7 und den beiden Binärzählern BC'S und SC 4 gebildeten Anordnung wird erreicht, daß zur Erzeugung des Einlese- und Auslesetaktes nur ein einziger Quarzoszillator nötig ist, daß der Einlesetakt ET gegenüber dem starren Auslesetakt AT\n der Phase steuerbar ist und daß beide Takte mindestens um '/32 ihrer Taktlänge gegeneinander verschoben sind. In F i g. 5 sind diese Verhältnisse in einem Zeitdiagramm dargestellt Zeile SC3.1 zeigt den am Takteingang des Binärzählers SC3 herrschenden Takt SC3.1 und Zeile BC4.1 den am Takteingang des Binärzählers SC4 herrschenden Takt SC4.1. Beide Takte sind gegeneinander um 180° in der Phase verschoben. Die Zeile ATzeigt den starren Auslesetakt, der am Ausgang des Binärzählers SC4 auftritt. Durch die mit »0« bezeichnete Flanke des Taktes BC4.1 wird der Binärzähler SC4 in die Stellung 0 (Anfangsstellung) und mit der mit »1« bezeichneten Flanke in die Stellung

1 geschaltet. Zeile BC3.2 zeigt einen möglichen Potentiallauf am Rückstelleingang ßC3.2des Binärzählers BC3. Der Η-Zustand am Rückstelleingang BC3.2 hält den Binärzähler BC3 in der Stellung 0 (Anfangsstellung). Durch den H-L-Übergang am Rückstelleingang BC3.2 wird der Binärzähler BC3 freigegeben und mit der mit »1« bezeichneten Flanke des Taktes BC3A in die Stellung 1 geschaltet. Zeile ET zeigt die dementsprechende Lage des Einlesetaktes ET, welcher in diesem Fall um '/32 der Taktlänge Tdem Auslesetakt A T voreilt.
Geschieht die Freigabe des Binärzählers BC3 erst

nach dem Auftreten der Flanke 1 des Taktes ÖC3.1, so kann der Binärzähler BC3 frühestens mit der Flanke 2 des Taktes BC3.\ in die Stellung 1 geschaltet werden. Der Einlesetakt £"7" eilt dann dem Auslesetakt A T um die Zeit T/32 nach. Durch die geschilderte Verschiebung des Einlesetaktes ET gegenüber dem Auslesetakt AT um mindestens 7732 ist gewährleistet, daß während des H-Zustandes, der beim Durchlaufen der Stellung 3 des Zählers BCX am Codierausgang CD 3 auftritt, mit Sicherheit eine positive Flanke des invertierten Auslesetaktes Λ Γ zum Rücksetzen des Flip-Flops F9 und damit des Binärzählers BC2 auftritt.

Hierzu 4 Blatt Zeichnungen

Claims (1)

Patentansprüche:

1. Schaltungsanordnung zum Umsetzen eines anisochronen binären Eingangssignales, das aus einer Folge von Zeichen besteht, die sich für den Start-Stop-Betrieb eignen, in ein isochrones binäres Ausgangssignal — insbesondere zum Umsetzen von eintreffenden Fernschreibzeichen, bestehend aus einem Startschritt, mehreren Kombinationsschritten und einem verlängerten Stopschritt, oder von Dauersignalen aus Start- und Stopschrittpolarität, in Fernschreibzeichen mit gleichlangen Telegrafierschritten — mit folgenden gattungsbestimmenden Schaltungttnerkmalen: