DE2603294A1

DE2603294A1 - Vorrichtung zur synchronisierung einer binaeren informationsfolge mit einer anderen

Info

Publication number: DE2603294A1
Application number: DE19762603294
Authority: DE
Inventors: Gilles Gauriat; Jean-Louis Lagarde
Original assignee: Alcatel CIT SA
Current assignee: Alcatel CIT SA
Priority date: 1975-02-05
Filing date: 1976-01-29
Publication date: 1976-08-19
Also published as: IE42267B1; BE837667A; LU74250A1; DK46676A; NL7601144A; GB1503412A; IT1054482B; FR2300470A1; FR2300470B1; IE42267L

Description

Dipl.-Ing. Jürgen WEINMILLER

PATENTASSESSOR 26Ü3294

8OOO München 80

Zeppeiinsix. 63

COMPAGNIE INDUSTRIELLE DES TELECOMMUNICATIONS

CIT-ALCATEL
12, rue de la Baume, 75008 PARIS, Frankreich

VORRICHTUNG ZUR SYNCHRONISIERUNG EINER BINAREN INFORMATIONSFOLGE MIT EINER ANDEREN

Die Erfindung gehört in den Bereich der Digitalelektronik und betrifft insbesondere eine Vorrichtung zur Synchronisierung einer binären Informationsfolge mit einer anderen, wobei die beiden Informationsfolgen dieselbe Bitfrequenz aufweisen und durch Verriegelungswörter in gleich lange Raster unterteilt sind. Eine derartige Vorrichtung wird häufig "Rastersynchronisierung" genannt, und sie findet besonders bei der digitalen PCM-Übertragung Anwendung.

Bei einer_>(P_!C^l--Übertragung wird eine binäre Informationsfolge in Raster einer bestimmten Länge unterteilt, und innerhalb

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jedes Rasters werden genau bestimmte Stellen durch eine besondere binäre Informationskombination (Bits) markiert. Diese Bitkombination wird "Verriegelungswort" genannt, und die für diese Bits bestimmten Stellen stehen für die Übertragung von Nutzinformationen nicht zur Verfügung.

Zur Verarbeitung von in einer Aufeinanderfolge von Rastern enthaltenen Informationen versucht man häufig, eine Informationsfolge mit einer anderen zu synchronisieren, beispielsweise wenn man die Identität dieser beiden Informationsfolgen feststellen will oder wenn man bestimmte Teile einer Informationsfolge auf Stellen gleicher "Zeitlage" in der anderen Informationsfolge übertragen will. Diese Rastersynchronisierung wurde bisher mit Hilfe eines Speichers durchgeführt, in den in aufeinanderfolgenden Zellen die Bits einer Informationsfolge eingeschrieben sind. Das Auslesen der Bits aus diesem Speicher erreicht man mit Hilfe einer Überwachungsvorrichtung, die die auszulesenden Zellenadressen in Abhängigkeit vom zeitlichen Abstand zwischen den beiden Rasteranfängen in den beiden Informationsfolgen liefert.

Eins der Ziele der Erfindung besteht darin, diese überwachungsvorrichtung zu vereinfachen, was von besonderem Vorteil dann ist, wenn beim Entschlüsseln des Rasterverriegelungswortes Übertragungsfehler und Standardanforderungen auf Verlust und Wiedergewinnung der Verriegelung berücksichtigt werden müssen.

In der Vorrichtung zur Synchronisierung einer binären Informationsfolge mit einer anderen, bei der die beiden Informations folgen dieselbe Frequenz aufweisen und durch vorbestimmte Verriegelungswörter in Raster gleicher Länge unterteilt sind,

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ist die Erfindung dadurch gekennzeichnet, daß die zu synchronisierende Folge zunächst einen Schaltkreis (9) zur Umformung der seriellen Informationsfolge in eine parallele Informationsfoltge zu q Bits durchläuft, q = 2, 3, ...» und daß der Ausgang dieses Schaltkreises an den Eingang eines FIPO-Speichers mit q Bits pro Zelle angeschlossen ist, wobei die Schreibgeschwindigkeit des Speichers dem Wert 1/q der Frequenz entspricht und das Lesen durch einen Detektor des Verriegelungswortes dieser Informationsfolge am Ausgang des Speichers sowie durch ein Signal überwacht wird, das die Synchronisierung der beiden Informationsfolgen angibt, und daß dem FIFO-Speicher ein Schaltkreis zur Umformung der parallelen Informationsfolge in eine serielle nachgeschaltet ist.

Die wesentliche Besonderheit eines FIFO-Speichers ("firstin-first-out") besteht darin, über eine Einschreibsteuerung für Informationen"zu verfügen, die unabhängig von der Lesesteuerung ist. Sind die Bits einmal in den Speicher eingeschrieben, so werden sie mit einer inneren Geschwindigkeit weitergeleitet, die unabhängig von der Eingangs- bzw. Ausgangsgeschwindigkeit ist. Diese innere Geschwindigkeit ist größer als die Schreibgeschwindigkeit der Informationen. Das erste in einen derartigen Speicher eintretende Bit durchläuft diesen daher rasch und wird an einer dem Ausgang am nächsten liegenden Stelle eingespeichert, während die folgenden Bits dahinter eingespeichert werden. Sobald das erste Bit, bzw. die erste Bitgruppe, durch einen äußeren Lesebefehl aus dem Speicher ausgelesen worden ist, verschiebt sich der Stapel der verbleibenden Bits entsprechend, und das zweite Bit, bzw. die zweite Bitgruppe, nimmt dann den letzten Platz ein.

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Gemäß einer bevorzugten Ausführungsform der Erfindung wird der Detektor für das Verriegelungswort durch ein Schieberegister gespeist, dessen Kapazität der Größe des Verriegelungsworts entspricht und das die serielle Informationsfoüop hinter dem Schaltkreis zur Umwandlung der parallelen Informationsfolge in eine serielle empfängt.

Nachfolgend wird die Erfindung im einzelnen an Hand einer Figur beschrieben, in der schematisch ein bevorzugtes Ausführungsbeispiel der Erfindung dargestellt wird.

In dieser Figur wird ein Übertragungskanal für eine erste binäre Informationsfolge A durch einen Kasten 1 symbolisiert, dessen Ausgang 2 diese Bitfolge liefert. Dieser Kanal liefert darüber hinaus auf einem Ausgang 3 eine Taktfolge, mit der die Bits diesen Kanal durchlaufen. Auf einem Ausgang 4 verfügt man über ein Binärsignal, das den Beginn eines Rasters in der Informationsfolge A anzeigt.

In der erfindungsgemäßen Vorrichtung führt man eine Rastersynchronisierung dieser Informationsfolge A mit einer anderen Informationsfolgeraurch, die durch einen Kanal 5 auf einer Klemme 6 geliefert wird. Eine andere Klemme 7 dieses Kanals liefert die Taktfolge für diesen Kanal.

Die beiden Taktfolgen sind gleich schnell, wenn auch die Phasenrelation sowie der zeitliche Abstand zwischen den beiden Rasteranfängen beliebig sein dürfen.

Der wesentliche Bestandteil der erfindungsgemäßen Vorrichtung besteht aus einem FIFO-Speicher 8 für vier parallele Bits« Die Klemme 6 des Kanals 5 speist diesen Speicha: über einen Schaltkreis zur Umformung der seriellen Informationsfolge in eine

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parallele zu vier Bits; dieser Schaltkreis wird aus einem Schieberegister 9 gebildet. Die Verschiebung geschieht mit der Taktgeschwindigkeit der Informationsfolge B, und das Schreiben der Informationen im Speicher wird durch eine Taktfolge überwacht, die aus der ursprünglichen Taktfolge mit Hilfe eines Modulo-Vier-Binärteilers 10 abgeleitet wird.

Die Kapazität des FIFO-Speichers hängt ab vom maximal zwischen den beiden Informationsfolgen zulässigen Abstand. Im allgemeinen ist dieser maximale Abstand gleich einem vollständigen Raster.

Am Ausgang des Speichers 8 wird ein weiterer Schaltkreis 11 zur Umformung vorgesehen, der vier Bits aus dem Speicher parallel empfängt, wenn ein Steuereingang 14 einen Impuls erhält.

Der Umformungskreis 11 besteht wiederum aus einem Schieberegister, dessen Schiebegeschwindigkeit viermal größer als die Lesegeschwindigkeit des Speichers ist. Hierzu wird ein anderer Modulo-Vier-Teiler 13 zwischen dem Lesesteuereingang 12 des Speichers und dem Verschiebesteuereingang 14 vorgesehen. Wie noch weiter unten gezeigt wird, emfängt der Eingang 14 Impulse mit der Taktgeschwindigkeit der Informationsfolge A, außer wenn ein Rasterverriegelungswort entdeckt wurde und wenn gleichzeitig die beiden Informationsfolgen als nichtsynchronisiert betrachtet werden. Diese "bedingte" Taktfolge wird in einer Steuerlogik 15 hergestellt, die weiter unten erläutert wird.

Die über eine Klemme 16 aus dem Schaltkreis zur Umformung einer parallelen Informationsfolge in eine serielle kommenden

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Bits werden anschließend einem Schieberegister 17 zugeführt, dessen Verschiebegeschwindigkeit gleich der Taktgeschwindigkeit der Informationsfolge A ist. Dieses Schieberegister weist sechs bistabile Kippstufen auf, deren Ausgänge an die Eingänge eines Dekodierers 18 für das Rasterverriegelungswort angeschlossen sind. Der Dekodierer ist ferner mit der Klemme 16 verbunden.

Im hier gewählten Beispiel besteht das Rasterverriegelungswort aus sieben Bits mit einer genau bestimmten Konfiguration. Trifft ein derartiges Wort im Register 17 ein, so stellt der Dekodierer 18 Übereinstimmung mit dieser vorbestimmten Konfiguration fest und liefert auf einem Ausgang 19 ein Binärsignal, das das Vorhandensein eines derartigen Wortes anzeigt. Dieser Ausgang 19 ist mit einem Eingang der Steuerlogik 15 verbunden. Zwei weitere Eingänge dieser Logik stehen mit den erläuterten Ausgängen 3 bzw. 4 des Kanals 1 in Verbindung.

Die Steuerlogik überwacht schließlich noch ein Gatter 20, das zwischen dem Ausgang des Registers 17 und einem Ausgang 21 der Vorrichtung liegt. Auf dem Ausgang 21 verfügt man über die mit der Informationsfolge A genau synchronisierte Informationsfolge B, wie es nachfolgend bei der Erklärung der Arbeitsweise erläutert wird.

Die Informationsfolge B wird durch den Teiler 10 und den Schaltkreis 9 in Gruppen von je vier Bits unterteilt. Diese Unterteilung geschieht im Verhältnis zum Rasteranfang rein zufällig. Die Gruppen werden nacheinander im Speicher 8 registriert, Beim Aufsuchen des Rasterworts liefert die Steuerlogik an die Klemme 14 eine gleichmäßige Taktgeschwindigkeit mit der Frequenz der Informations folge A. Dadurch werden die im Speicher einije-

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gistrierten Gruppen nacheinander durch den Schaltkreis 11 herausgelesen und durchlaufen das Register 17. Während der Suche des Verriegelungsworts ist das Gatter 20 gesperrt.

Zu jedem Verschiebezeitpunkt überprüft der Dekodierer 18 die Bitkombination und liefert bei Entdeckung eines Verriegelungsworts ein Signal an die Steuerlogik 15. Diese Steuerlogik überprüft daraufhin das Vorhandensein von Standardkriterien für die Annahme der Verriegelung. Die Verriegelung wird als angenommen betrachtet, wenn nacheinander festgestellt wurde :

- das Vorhandensein des Verriegelungsworts auf der Leitung 19 ein erstes Mal,

- das Vorhandensein eines besonderen Bits auf der Leitung 22 ein Halbraster später,

- das Vorhandensein des Verriegelungswortes auf der Leitung 19 ein zweites Hai nach Durchlauf eines weiteren ^Halbrasters.

Für die Überprüfung dieser Kriterien weist die Steuerlogik 15 hier nicht dargestellte Zähler und logische Gatter auf und liefert ein Ausgangsfreigabesignal an das Gatter 20, wenn diese Kriterien erfüllt sind und wenn der Kanal A durch seinen Ausgang 4 der Steuerlogik 15 den Beginn eines Rasters bekanntgibt. Die Informationsfolge B wird dann auf die Klemme 21 übertragen, und zwar beginnend mit dem Verriegelungswort eines Rasters, das mit einem auf der Klemme 2 des Kanals A vorhandenen Rasterverriegelungswort synchron vorliegt. Das Gatter 20 bleibt solange geöffnet, bis in der Steuerlogik 15 ein Verriegelungsverlust festgestellt wird. Entsprechend den Standardkriterien gilt die Rasterverrxeglung beispielsweise als verloren, wenn die Vorrichtung drei aufeinanderfolgende falsche Verriegelungswörter feststellt.

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Der Übergang in den den Rasterverriegelungsverlust: anzeigenden Zustand ruft das Schließen des Gatters 20 und ein neuerliches Suchen der Verriegelung hervor. Es sei darauf hingewiesen, daß die Klemme 14 am Eingang des Schaltkreises 11 zur Umwandlung einer parallelen in eine serielle Folge die Takt— geschwindigkeit der informationsfolge A mit Ausnahme der Zeitspanne zwischen der Entdeckung eines Verriegelungsworts im. Register 17 entsprechend den Standardkrifeerien und dem Beginn des folgenden Rasters in der Informationsfolge Ä regelmäßig empfängt. Nur während dieser Zeitspanne sind das Auslesen des Speichers 8, die Parallel/Seriellumformung und die Verschiebung im Register 17 gesperrt.

Die erfindungsgemäße Vorrichtung ist nicht auf das oben beschriebene Beispiel beschränkt. So kann diese Vorrichtung an andere Anforderungen und Normen als die oben angegebenen angepaßt werden. Die Erfindung wird z.B. bei digitalen PCM-Endgeraten mit dreißig Telefonkanälen verwendet. Sie ermöglichen die Umsetzung von bestimmten Teilen eines PCM-Rasters in ein synchrones Raster einer anderen Informationsfolge. Man kann sogar die Anwendung der erfindungsgemäßen Vorrichtung dann ins Auge fassen, wenn die Raster zeitlich nahe beieinander liegen (plesiochron sind), d.h. wenn sie aus verschiedenen Taktgebern mit gleicher mittlerer Frequenz stammen, jedoch in gewissen Grenzen variieren. Wenn in einem Speicher ein gesamtes Raster gespeichert ist, können diese Grenzen ohne Gefahr eines Informationsverlustes ziemlich groß sein,

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Claims

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PATENTANSPRÜCHE

1 - Vorrichtung zur Synchronisierung einer binären Informationsfolge mit einer anderen, bei der die beiden Informationsfolgen dieselbe Frequenz aufweisen und durch vorbestimmte Verriegelungswörter in Raster gleicher Länge unterteilt sind, dadurch gekennzeichnet, daß die zu synchronisierende Folge zunächst einen Schaltkreis (9) zur Umformung der seriellen Informationsfolge in eine parallele Informationsfolge zu q Bits durchläuft, q= 2, 3, ..., und daß der Ausgang dieses Schaltkreises an den Eingang eines FIFO-Speichers (8) mit q Bits pro Zelle angeschlossen ist, wobei die Schreibgeschwindigkeit des Speichers dem Wert 1/q der Frequenz entspricht und das Lesen durch einen Detektor (18) des Verriegelungsworts dieser Informationsfolge am Ausgang des Speichers sowie durch ein Signal überwacht wird, das die Synchronisierung der beiden Informationsfolgen angibt, und daß dem FIFO-Speicher ein Schaltkreis (11) zur Umformung der parallelen Informationsfolge in eine serielle nachgeschaltet ist.

2 - Vorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß der Detektor (18) für das Verriegelungswort durch ein Schieberegister (17) gespeist wird, dessen Kapazität der Länge des Verriegelungsworts entspricht und das die serielle Informationsfolge empfängt, die aus dem Schaltkreis (11) zur Parallel/Seriellumformung stammt.

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