DE2721397B2 - Verfahren zur Herstellung eines mindestens eine Planardiode enthaltenden HF-HaIbleiterbauelententes - Google Patents

Verfahren zur Herstellung eines mindestens eine Planardiode enthaltenden HF-HaIbleiterbauelententes

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Description

Die Erfindung betrifft ein Verfahren nach dem Oberbegriff des Anspruchs 1.
Aus der DE-OS 25 05 276 ist ein Verfahren zur Herstellung einer Impatt-Diode bekannt, bei dem auf einem n+-Siliciumsubstrat eine n-Siliciumepitaxialschicht erzeugt und anschließend mit Protonen beschossen wird, um in der Epitaxialschicht übereinander p- und p + -Bereiche zu bilden, von denen der letzte an die Oberfläche der Epitaxialschicht angrenzt. Hierbei hat das Substrat einen geringen spezifischen Widerstand und ist Bestandteil der Diode. Diese Diode soll mit Kontakten versehen und gekapselt werden, bevor sie zum Einsatz kommen kann. In welcher Weise die Kontaktierung und die Kapselung erfolgen soll, ist der genannten Druckschrift nicht zu entnehmen.
Aus der DE-OS 23 59 406 ist ein Planarverfahren zur Herstellung von integrierten Halbleiterbaueinheiten mit einem Transistor bekannt, bei dem auf die Oberfläche eines Substrats ebenfalls eine Epitaxialschicht mit hohem spezifischem Widerstand aufgebracht wird, die dann mit einer siolierenden Ionenimplantations-Maske versehen wird, durch deren Öffnungen hindurch die Epitaxialschicht mittels Ionenimplantation dotiert wird. Dabei werden übereinanderliegende Bereiche verschiedener Dotierung erzeugt, insbesondere zur Bildung einer verdeckten Basiszone. Unterhalb dieser Basiszone befindet sich ein vor dem Aufbringen der Epitaxialschicht im Halbleitersubstrat erzeugter, gut leitender Bereich, der über weitere gut leitende Zonen im Halbleitersubstrat mit dessen Oberfläche in leitender Verbindung steht. Planardioden enthält das aus der DE-OS 23 59 406 bekannte Halbleiterbauelement nicht An Planardioden, die insbesondere für die Verwendung in der Mikrowellentechnik geeignet sind, werden spezielle Anforderungen gestellt. Abgesehen davon, daß beispielsweise bei Impatt-Dioden die Arbeitsfrequenz ίο umgekehrt proportional zur Dicke des Driftbereiches ist, so daß sehr hohe Frequenzen extrem dünne Zwischenschichten der Dioden erfordern, bereitet auch der Einbau solcher Dioden in Mikrowellenoszillatoren und -verstärker erhebliche Probleme. So ist es bekannt, solche Dioden an einer Oberfläche eines Hohlraumresonators zu befestigen und danach die erforderlichen Gleichstromanschlüsse zu diesen Dioden durch stift- oder pfostenartige Verbindungen herzustellen. Die bei steigenden Frequenzen erforderliche Verminderung der Abmessungen solcher Festkörperdioden führt jedoch zwangsläufig zu einer entsprechenden Verminderung der Festigkeit ihres Aufbaues, so daß diese Dioden nicht mehr den Kontaktdrücken ausgesetzt werden können, die bei einer direkten Berührung mit solchen Stiften oder Pfosten entstehen.
Demgemäß liegt der Erfindung die Aufgabe zugrunde, ein Verfahren zur Herstellung von Planardioden enthaltenden HF-Halbleiterbauelementen anzugeben, das zu Strukturen führt, die auch bei kleinsten
to Abmessungen eine hohe mechanische Stabilität aufweisen und ohne Schwierigkeiten in zugehörige Schaltungsanordnungen eingebaut werden können, und das zugleich zu seiner Durchführung mit besonders einfachen und wenigen Verfahrensschritten auskommt.
J5 Diese Aufgabe wird bei einem Verfahren nach dem Oberbegriff des Anspruchs 1 nach der Erfindung durch die im Kennzeichen des Hauptanspruchs genannten Merkmale gelöst.
Bei dem erfindungsgemäßen Verfahren werden also
4» die die Planardiode bildenden Bereiche nicht in einer auf einem Substrat aufgebrachten Epitaxialschicht gebildet, sondern unmittelbar übereinander in dem Substrat, so daß auf die Erzeugung einer besonderen, dotierten Epitaxialschicht verzichtet werden kann. Die Erzeugung aller Bereiche der Planardiode durch Ionenimplantation erlaubt es, durch Steuerung der Implantation die Abmessungen der verschiedenen Bereiche sehr klein zu halten. Eine Abhängigkeit der Größe dieser Bereiche von der Dicke einer Epitaxialschicht, wie es bei der
w Impatt-Diode nach der DE-OS 25 05 276 der Fall ist, besteht hierbei nicht. Das Problem der Kontaktierung wird dadurch gelöst, daß der sich unter dem vergrabenen Bereich befindende Abschnitt des Substrats entfernt wird, so daß eine Oberfläche dieses
τ> vergrabenen Bereiches ebenso wie die Oberfläche des oberen Bereiches zur Kontaktierung, insbesondere Anbringung einer Metallschicht, unmittelbar zur Verfügung steht. Die Metallschicht kann sich dann großflächig zu benachbarten Bereichen des Substrats erstrek-
bo ken, woraus sich kurze Leitungen mit großem Querschnitt, also geringer Induktivität ergeben.
Weiterhin werden diese Metallschichten von dem relativ stabilen Substrat getragen, so daß sie auch größeren Kontaktdrücken standhalten können. Endlich kann
<>5 das Substrat eine solche Dicke haben, daß die Kapazität zwischen den auf entgegengesetzten Seiten angebrachten Anschlüssen ebenfalls sehr klein ist, so daß auch Störungen durch parasitäre Kapazitäten weitgehend
ausgeschlossen sind. Insbesondere sind die geometrischen Abmessungen der Anschlüsse genau definiert, so daß die parasitären elektrischen Werte mit hoher Genauigkeit reproduzierbar sind.
Die verhältnismäßig große Dicke de> die Dioden umgebenden Halbleitersubstrats macht es in weiterer Ausgestaltung der Erfindung möglich, den implantierten Bereichen benachbarte Abschnitte des Substrats durch Ätzen zu entfernen und zur Bildung von Wärmesenken auf beiden Seiten des Substrats Meialischichten anzuordnen und mit den ohmschen Kontakten leitend zu verbinden. Auf diese Weise kann die Wärmeabführung von solchen Dioden bedeutend verbessert werden, ohne daß die parasitäre Parallel-Kapazität, die diese Bauteile nach dem Einbau in Mikrowellen-Resonatoren ιϊ aufweisen, erhöhl wird.
Ein ganz wesentlicher Vorteil des erfindungsgemäßen Verfahrens besteht noch darin, daß es die Herstellung mehrerer Dioden im gleichen Substrat und die Verbindung solcher Dioden zu einem mehrere im Substrat gebildeie Dioden umfassenden Halbleiterbauelementes ermöglicht, indem auf die Substratoberfläche eine Metallisationsschicht aufgebracht wird, welche zwischen den ohmschen Kontakten der Dioden verlaufende Wellenleiter definieren. Daher ist es 2ri möglich, nach dem erfindungsgemäßen Verfahren vollständige Halbleiterbauelemente herzustellen, welche die bisher üblichen, hybriden integrierten Mikrowellenschaltungen ersetzen können.
Die Erfindung wird im folgenden anhand der in der sn Zeichnung dargestellten Ausführungsbeispicle näher beschrieben und erläutert. Es zeigt
Fig. la bis 6 Querschnitte durch einen Abschnitt eines Halbleiter-Substrats zur Veranschaulichung einer Folge von Verfahrensschritten zur Herstellung von ir> HF-Halbleitcrbauelementen nebst Diagrammen, welche die Verunreinigungs-KonzeniraiionspiOfile bei verschiedenen Stufen des Verfahrens veranschaulichen, Fig. 7 bis 11 weitere Querschnitte durch einen Abschnitt eines Halbleitersubstras, welche die Verfah- -to rensschritte bei der Herstellung monolithisch integrierter Mikrowellenschaltungen veranschaulichen,
Fig. 12die perspektivische Ansicht eines Abschnittes einer nach der Erfindung hergestellten monolithisch integrierten Mikrowellenschaltung und 4r>
Fig. 13a und 13b eine Zusammenstellung einiger nützlicher Höhen- und Breitendimcnsionen für die integrierte Schaltung nach Fig. 12.
In der Folge der Fig. la bis 6 zeigt Fig. la ein Substrat 14 vom N-Typ mit hohem spezifischem r>o Widerstand in der kristallographischen Orientierung 100, dessen spezifischer Widerstand in der Größenordnung von 1000 Ω · cm liegt. Das Verunreinigungsprofil 16 nach Fig. Ib ist selbstverständlich über die ganze Höhe des Substrates 14 gleich. Das Silicium-S ibstrat 14 ·>'. wird in eine übliche Oxidierungs-, Maskierungs- und Ätzstation gebracht, in der eine Schicht 18 aus Siliciumdioxid (SiO2) entweder aufgedampft, durch thermisches Aufwachsen erzeugt oder durch beide Methoden auf die Oberfläche des Substrates 14 w> aufgebracht und mittels üblicher Maskierungs- und Ätzverfahren ein Fenster oder eine öffnung 19 in der SiOrSchicht gebildet wird. Die schrägen Flanken der öffnungen 19 sind das Ergebnis einer seillichen Ätzung desSiliciumdioxids. bri
Wenn die SiO2-Maske 18 nach Fig. 2a fertiggestellt ist, wird das maskierte Substrat 14 in eine lonenimplantationskammer gebracht, in tier ein Ionenstrahl 20 vom P-Leitungs-Typ, wie beispielsweise Borionen, in das Substrat 14 implantiert werden, um darin einen vergrabenen Bereich 22 zu erzeugen, der sich etwa 0,7 μπι unterhalb der Substratoberfläche befindet. Für diesen Verfahrensschritt ist die Anwendung von Borionen mit einer Energie von 300 keV in einer Dosierung von etwa 5 χ 1015 Jonen/cm2 typisch. Die 100-Orientierung des Substrats 14 und die Richtung des lonenstrahles 20 sind mittels der Geometrie des Targethalters und des Implantationsapparates so gewählt, daß Durchtunnelungseffekte für alle Ionenimplantationen, denen das Substrat 14 unterworfen wird, auf ein Minimum reduziert werden. Nachdem der zur Bildung des vergrabenen Bereiches dienende Implantationsschritt abgeschlossen ist, wird das 100-Substrat 14 eine bestimmte Zeit bei ausreichender Temperatur geaftert, um den implantierten Bereich 22 elektrisch zu aktivieren und im wesentlichen alle durch den lonenbeschuß hervorgerufenen Schäden im Substrat 14 aufzuheilen. Statt dessen kann die Alterung dieses Profils auch erst erfolgen, nachdem alle nachstehend behandelten Implantationsschritte ausgeführt worden sind. Durch dieses Vorgehen wird eine Verbreiterung der Bereiche durch Diffusion möglichst klein gehalten. An dieser Stelle des Verfahrens ist die in Fig. 2a dargestellte Struktur durch das in Fig.2b dargestellte Verunreinigungsprofil gekennzeichnet, das Abschnitte 24 und 26 mit der ursprünglichen Dotierung aufweist, die durch ein Gaußsches Dotierungsprofil 28 getrennt sind, das dem durch Ionenimplantation erzeugten vergrabenen Bereich 22 zugeordnet ist.
Wie in Fig. 3a angedeutet, wird die bei der Ionenimplantation angewendete Energie nur so eingestellt, daß die Borionen 30 vom P-Leitungs-Typ in den Bereich 32 des Substrats 14 in mehreren Schüben implantiert werden, wie es durch die Dolierungs-Konzentrationcn 29, 31 und 33 angedeutet ist. um so ein angenähertes oder zusammengesetztes Profil 34 für den P-Bereich 32 zu erhalten, der sich bis zur Oberfläche des Substrats Herstreckt.
Als nächstes wird die implantierte Struktur nach F i g. 3a einem N-Implantationsschritt ausgesetzt, wie es Fig.4 anzeigt, bei dem Ionen 40 vom N-Leitungs-Typ, wie beispielsweise Arsenionen, mit geringer Energie, in die Struktur implantiert werden, um hierdurch einen planaren Bereich 42 zu schaffen, bei dem es sich um einen stark N+ -dotierten Bereich handelt, der zur Herstellung eines ohmschen Kontaktes gut geeignet ist. Typische Werte für die Implantation von Arsenionen sind eine Energie von 70 keV und eine Dosis von 2 χ 1015 Ionen/cm2. Diese Ionenimplantation vom N-Lcitungs-Typ ist in F i g. 4b durch die Konzentration 44 gezeigt. Es versteht sich, daß der PN-Übergang 43 der implantierten Struktur zwischen den Bereichen 44 und 46 vom N- bzw. P-Typ liegt. Die implantierte Struktur nach F i g. 4a wird dann eine bestimmte Zeit bei ausreichender Temperatur gealtert, um die durch Ionenimplantation erzeugten Bereiche 32, 42 und 48 zu aktivieren. Dieser Alterungsschritt bewirkt eine seitliche Ausdehnung des PN-Überganges 43 bis seitlich unter die passivierende Oxidmaske 18, wodurch eine vollständige Passivierung dieses PN-Überganges 43 erzielt wird. Das endgültige Dotierungsprofil der implantierten N + -P-P + -Diode nach Fig. 4a ist in Fig. 4b dargestellt.
Wie aus F i g. 5a ersichtlich, wird die gesamte freiliegende Oberfläche der Oxidschicht 18 mit einer Metallisierung, beispielsweise einer Chrom-Platin-
Gold-Mischung, durch Aufdampfen im Vakuum versehen, um ein Muster von ohmschen Kontakten zu bilden, die auch mit dem N+ -Bereich 42 in Verbindung stehen. Dann wird eine Wärmesenke 58. beispielsweise aus Kupfer oder Silber, auf die Oberfläche der dünnen Metallschicht 56 aufgebracht. Danach wird das Siliciumsubstrat 14 von der Rückseite her um einen bestimmten Betrag dünner gemacht, der durch nicht dargestellte, tiefe Paßlöcher bestimmt ist, die nach der Bildung der isolierenden SiO2-Maske 18 in das Substrat 14 eingeätzt worden sind. Nach der Dickenverringerung des Substrats wird auf dessen Rückseite eine Photolackmaske 52 mit einer Öffnung 53 unter Anwendung üblicher photolithographischer Methoden aufgebracht. Dann wird das Siliciumsubstrat 14 unter Verwendung eines chemischen Atzmittels wie beisnie!sweise einer wäßrigen Lösung von KOH und Isopropylalkohol in der in Fig. 5a gezeigten Form 54 anisotrop geätzt, um dadurch den vergrabenen P + -Bereich freizulegen. Dieser Ätzschritt kann insofern anisotrop, als die Ätzgeschwindigkeit in der kristallographischen 100-Ebene des Siliciums sehr viel größer ist als die Ätzgeschwindigkeit in der 111-Ebene und außerdem die Ätzrate in der 100-Richtung auch von dem Leitfähigkeitstyp N oder P in dem geätzten Material abhängt.
Da die Ätzgeschwindigkeit bei P-Dotierungskonzentrationen (oder bei N-Dotierung) von weniger als 10'11 Trägern/cm3 20 bis 50mal größer ist als bei einer P-Dotierung (Bor) von mehr als 10" Trägern/cm3, wird bei dieser Ätzung das N-dotierte Siliciumsubstrat 14 mit hohem spezifischem Widerstand, das dem vergrabenen P-Bereich 22 benachbart ist, mit einer Geschwindigkeit von Ι,Ομπι/πιίη entfernt, bis der stark P + -dotierte implantierte Bereich 22 erreicht wird, wo eine bedeutende Verminderung der Ätzgeschwindigkeit stattfindet. Wegen der kristallographiscn selektiven und konzentrationsabhängigen Eigenschaften dieses KOH-H2O- und Isopropyialkohol-Ätzmiusls ist es möglich, die Größe und Ausrichtung der Öffnung 54 auf den vergrabenen Bereich 22 genau zu steuern. Bei dieser Art des Zuganges zu dem implantierten P^-Bereich 22 kann ucr snsciuicücriu auigCuracntc rucKSCitige onmscuc Kontakt 62 an die benachbarte Wärmesenke 64 dicht benachbart zu den aktiven Bereichen und zu dem PN-Übergang der hergestellten IMPATT-Diode angebracht werden.
Bei der Schicht 62 handelt es sich um eine dünne Kontaktmetallisierung, beispielsweise um eine Chrom-Platin-Gold-Mischung, während die Wärmesenke 64 aus Kupfer oder Silber besteht. Die Wärmesenke 64 gewährleistet eine gute Wärmeabfuhr, so daß beide Seiten der von den implantierten Bereichen 22, 32 und 42 verschiedener Dotierung gebildeten IMPATT-Diode sowohl mit einem guten ohmschen Kontakt als auch mit guten Wärmesenken versehen sind. Dabei können die aus Kupfer oder Silber bestehenden Wärmesenken 58 und 64 so dick gemacht werden, wie es nötig ist, um die parasitäre Parallel-Kapazität der Struktur, wenn sie in übliche Hohlraumresonatoren oder dgl. eingebaut ist, zu bestimmen und zu reduzieren.
Die Dotierungskonzentration des Verunreinigungsprofils nach Fig.5b endet an der Grenze 60. die den Obergang zu der den ohmschen Kontakt bildenden Meta;iisierung62im ungefähren Zentrum des P^-Bereiches 22 herstellt, wo dessen anisotrope Ätzung beendet wurde. Dies bedeutet, daß die Ätzrate dieses Bereiches 22 etwa zu Null reduziert wurde, wenn der Abschnitt des vergrabenen Bereiches 22. in dem die maximale P + -Dotierung vorliegt, nahezu erreicht war.
Endlich wird die in F i g. 6 dargestellte Struktur in Mesaform geätzt, um einen bestimmten Abschnitt des Substrats 14, der die durch Ionenimplantation hergestellte IMPATT-Diode umgibt, zu entfernen und dadurch die Mesa-Kontur 65 zu erzeugen. Demnach ist die in Fig.6 dargestellte Struktur mit metallischen Kontaktschichten 56 und 62 und Wärmesenken 58 und 64 an zwei einander gegenüberliegenden Seiten versehen und weist infolge dieser besonderen, zweiseitigen Wärmesenkenanordnung eine ausgezeichnete mechanische Festigkeit auf.
Zusammenfassend ist festzustellen, daß das anhand der Fig. la bis 6 veranschaulichte Verfahren nicht das Aufwachsen epitaxialer Schichten erfordert und daher die Verwendung eines Halbleitermaterials, beispielsweise eines Siliciumsubstrats, mit sehr hohem spezifischem Widerstand als Hauptkörper der Anordnung erlaubt, was wiederum zu verminderten parasitären Verlusten bei hohen Frequenzen führt. Weiterhin erlaubt die bevorzugte Ätzung von Silicium in der 100-Kristallebene zum Freilegen des P+ -dotierten, vergrabenen Bereiches 22 die Ausbildung von integrierten Bauelementen mit einem Aufbau, der geringere Verluste aufweist, als es bei bisher bekannten Bauelementen möglich war. Weiterhin ermöglicht die selektive Ätzung eine verbesserte Bestimmung der aktiven Bereiche der Diode und der Geometrie der Halbleiter-Mesastruktur, welche die Diode umgibt.
jo Die Widerstandsverluste in den Kontaktbereichen des vorstehend beschriebenen Bauelementes sind durch die Anwendung des Kontaktes in Form des durch Ionenimplantation erzeugten, vergrabenen Bereiches 22 auf ein Minimum reduziert. Weiterhin wurden bedeutende Verbesserungen bezüglich der Wärmeabfuhr als Ergebnis der zweifach vorhandenen Wärmesenken erzielt. Diese Verbesserung bezüglich der Wärmeabfuhr ist für Bauelemente, die bei Millimeterwellen-Frequenzen arbeiten sollen, äußerst wichtig.
Endlich ist das Halbleitermaterial mit hohem spezifischem Widerstand und das die aktive IMPATT-Diode umgebende SiO2 Material besonders leicht zur räumlichen Anpassung sowohl an Bandleitungen als auch an dielektrische Wellenleiter sowie zur Integration in verlustarme, planare. monolithische, integrierte Millimeterwellen-Schaltungen geeignet. Die Tatsache, daß das Substrat 14 einen spezifischen Massenwiderstand hat, der in der Größenordnung von 1000 Ω ■ cm liegt, bedeutet, daß seine Mikrowellenverluste bedeutend geringer sind als solche, die ähnliche epitaxiale Strukturen aufweisen, bei denen es schwierig ist, spezifische Widerstände von mehr als ΙΟΩ-cm zu erreichen.
Die Folge der Fig. 7 bis 13b veranschalicht ein Verfahren zur Herstellung planarer monolithisch integrierter Millimeterwellen-Schaltungen. Da bildliche Merkmale des anhand der Fig. 7 bis 13b veranschaulichten Verfahrens mit dem vorher beschriebenen Verfahren übereinstimmen, werden insoweit Einzelheiten des anhand der Fig. 7 bis 13b veranschaulichten Verfahrens nicht wieder erläutert Ferner befaßt sich das nachfolgend beschriebene Verfahren nur mit der Integration zweier Halbleiterbauelemente in einem gemeinsamen Substrat. Es versteht sich jedoch, daß sehr viel mehr Bauelemente in einem gemeinsamen Substrat unter Anwendung des beschriebenen lonenimplantationsverfahrens hergestellt werden können.
Fig. 7 zeigt eine Halbleiterscheibe oder ein Substrat
14, vorzugsweise aus Silicium mil 100-Orientierung, auf dem eine Siliciumdioxidmaske 18 unter Anwendung bekannter Verfahren der Oxidbildung, photolithographischen Maskierung und Ätzung hergestellt wurde. Unter Verwendung dieser photolithographischen Verfahren wurden in der Oxidschicht 18 Öffnungen 19 und 74 gebildet. Die Oxidmaske 18 dient dabei als lonenimplantationsmaske, wie es Fig.8 veranschaulicht. In diesem Schritt werden Borionen 20 in das Substrat 14 nach einem vorbestimmten Dosis-Energie-Programm implantiert, um P+-dotierte vergrabene Bereiche 80 und 22 zu bilden.
Danach wird die in Fig. 8 dargestellte Struktur eine bestimmte Zeit bei ausreichender Temperatur gealtert, um die vergrabenen P+-Bereiche 80 und 22 elektrisch zu aktivieren. Danach wird die Struktur nach F i g. 8 in eine Photolack-Maskierungsstation gebracht, in der auf den in F i g. 9 rechten Teil selektiv eine Photomaske 84 aufgebracht wurde. Die Maske 84 dient dazu, Dotierungsionen 30 abzublocken, welche in die Struktur nach Fig. 9 implantiert werden, um einen P-Bereich 32 der im linken Teil der Struktur hergestellten IMPATT-Diode zu bilden. Es versteht sich, daß durch Einstellen der Beschleunigungsspannung für den Ionenstrahl und durch Anwenden einer Maskenanordnung, die der Photolackmaske 84 entspricht, zunächst über die Öffnung 19 und dann über der Öffnung 74, die implantierten Bereiche 22 und 80 in verschiedener Tiefe in dem Substrat 14 angeordnet werden können.
Als nächstes wird die Struktur nach F i g. 9 einer flachen Implantation vom N-Leitungs-Typ ausgesetzt, beispielsweise unter Verwendung von Arsenionen 40, um den N+-Bereich 42 der IMPATT-Diode 93 zu bilden, wie es Fig. i0 zeigt, und auch um einen identischen N+-Bereich 92 einer PIN-Diode 95 im rechten Teil der Struktur zu erzeugen.
Demnach ist die IMPATT-Diode 93 eine P+ PN + -Eindrift-Avalanche-Diode, die das gleiche Verunreinigungsprofil aufweist wie die IMPATT-Diode, die oben anhand der F i g. 1 bis 6a beschrieben wurde, wogegen die PIN-Diode 95 eine P+IN+ -Struktur aufweist, deren Zwischenschicht oder I-Schicht die gleiche Konzentration an Verunreinigungen und den gleichen spezifischen Widerstand aufweist wie das Substrat 14. Es versteht sich, daß die beiden Dioden 93 und 95 nur zwei von vielen aktiven und passiven Halbleiterbauelementen sind, die unter Anwendung des erfindungsgemäßen neuen Planarprozesses in einem gemeinsamen Substrat 14 hergestellt werden können. Das Verfahren umfaßt ferner die Ätzung der Rückseite der Struktur zur Freilegung der Unterseiten der vergrabenen Bereiche 80 und 22, so daß ein guter metallischer Kontakt zu diesen vergrabenen Bereichen hergestellt und die Bereiche mit Wärmesenken verbunden werden können, wie es unten in F i g. 11 dargestellt ist
Die in F i g. 11 dargestellte Struktur weist auch Metallisierungsmuster 56 und 98 an der oberen Seite auf, die ohmsche Kontakte zu den N+-Bereichen der IMPATT- und der PIN-Diode herstellen. Außerdem ist eine Bandleitungs-Metallisierung 100 an der Oberseite der SiO2-Schicht vorgesehen, die sich zwischen den Kontaktmetallisierungen 56 und 98 befindet Wie erwähnt, ist eine rückseitige metallische Kontaktschicht 62 als durchlaufende dünne Schicht vorhanden, die einen gemeinsamen Gleichstrom-Anschluß für beide Dioden 93 und 95 bildet Eine aus Kupfer bestehende Wärmesenke 64 ist mit der rückwärtigen Kontaktschicht 62 verbunden, um eine gute Wärmeabfuhr für die beschriebene integrierte Struktur zu bilden. Gleichzeitig bilden die durchlaufende Metallisierungsschicht 62 und die kupferne Wärmesenke 64 eine Masseebene für die zur Wellenleitung dienende Bandleitungsstruktur.
Das einen hohen spezifischen Widerstand aufweisende Silicium zwischen den benachbarten Dioden 93 und 95 stellt nicht nur eine gute Gleichspannungs-Isolierung für diese Bauelemente her, sondern bildet auch diesen Bauelementen 93 und 95 benachbarte Pfade für die Energiefortpflanzung. Daher wird die Energie der Millimeterwelle, die von der IMPATT-Diode 93 erzeugt wird, auf dem Weg 106 dem FIN-Dioden-Modulator 95 zugeführt, wo sie gemäß dem dem Anschluß 98 zugeführten Steuerpotential moduliert wird, bevor sie auf dem Weg 108 einem anderen, nicht dargestellten Bauelement dieser monolithischen integrierten Schaltung zugeführt wird. Vorteilhaft bestimmt die Geometrie der Bandleitungs-Metallisierung 100, die auf die SiOrSchicht 18 aufgebracht wurde, die Gestalt des Ε-Feldes oder die Breite des Weges 106, auf dem die Millimeterwellen-Energie vom Bauelement 93 zum Bauelement 95 transportiert wird. Dieser Weg umfaßt sowohl die SiO2-Schicht 18 als auch den sich darunter befindenden Bereich aus Silicium mit hohem spezifischem Widerstand zwischen benachbarten Bauelementen.
Fig. 12 zeigt teilweise im Schnitt und teilweise in perspektivischer Darstellung das Beispiel für Metallisierungsmuster, die dazu dienen können, Vorspannungsund Modulationspotentiale an die IMPATT- und PIN-Dioden 93 bzw. 95 anzulegen. Diese Metallisierungsmuster UO und 112 verbinden die Kontaktbereiche 56 und 98 mit Speise- und Modulationsspannungen, deren Quellen nicht dargestellt sind. Die beiden Leitungen 110 und 112 sind mit einer HF-Stichleitung 114 bzw. 116 versehen, welche das Millimeterwellensignal von den Versorgungs- bzw. Modulationsspannungen isoliert.
In den Fig. 13a und 13b sind die Werte von Impedanz, Breite und Höhe der Struktur nach Fig. 12 für vier verschiedene Arbeitsfrequenzen angegeben, wenn eine Bandleitungs-Metallisierung benutzt wird, um Übertragungswege zwischen benachbarten Bauelementen herzustellen. Diese beiden Figuren sind ohne weiteres verständlich und bedürfen keiner weiteren Erläuterung.
Zusammenfassend ist festzustellen, daß die Wellenleiter-Anordnung, die in den F i g. 7 bis 13b dargestellt ist, leicht mit Wellenwiderständen von 20 bis 100 Ω zur Anpassung der Bauelemente und Impedanztransformation hergestellt werden können. Weiterhin können die verschiedensten Wellenleiterformen unter Verwendung von bekannten Planarverfahren hergestellt werden, ohne daß dabei kritische Verfahrensmaßnahmen zu treffen wären, wie beispielsweise eine genaue Ausrichtung von Masken und eine Auflösung im μΓη-Bereich, mehrfache Verfahrensschritte usw. Die vorliegende Erfindung ermöglicht die Herstellung einer wirksamen
Kopplung zwischen passivierten Mikrowellen-Bauelementen, die mit geringen Kosten in einem einzigen Substrat ausgeführt und bei Millimeterwellenfrequenzen im Bereich zwischen 30 und 300GHz betrieben werden kann. Dabei besitzt die monolithisch integrierte Struktur die gleichen Eigenschaften bezüglich einer mechanisch festen Kontaktierung und der guten Wärmeabfuhr wie die oben behandelten einzelnen IMPATT-Bauelemente, wie sie in Fig.6 dargestellt
Es ist ohne weiteres ersichtlich, daß die Erfindung, wie sie in dem anhand der Fig.7 bis 13b beschriebenen Beispiel verwirklicht ist, nicht auf die einfache integrierte Kombination einer IMPATT-Diode und einer PIN-Diode beschränkt ist, sondern vielmehr auf eine Vielfalt integrierter Mikrowellen- und Millimeterwellen-Schaltungen ausgedehnt werden kann. Beispielsweise kann es erwünscht sein/eine Vielzahl durch Ionenimplantation erzeugter IMPATT-Dioden in einem gemeinsamen Halbleitersubstrat herzustellen, die eine
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bestimmte geometrische Verteilung aufweisen, so daß die Ausgangsleistungen dieser IMPATT-Dioden kombiniert werden können. In diesem Fall können Bandleitungen und andere ausgewählte Wellenleiterabschnitte der Struktur so ausgebildet sein, daß sie die Ausgangsleistungen einer Vielzahl dieser IMPATT-Dioden in einen einzigen Leistungskombinationsabschnitt der Struktur ankoppeln. Dieser Aufgabe könnte dann die Wirkung einer Parallelschaltung der Ausgänge einer Vielzahl von IMPATT-Dioden haben.
Hierzu 3 Blatt Zeichnungen

Claims (3)

Patentansprüche:
1. Verfahren zur Herstellung eines mindestens eine Planardiode enthaltenden HF-Halbleiterbauelementes, bei dem auf eine Oberfläche eines Halbleiterkörpers mit hohem spezifischem Widerstand eine isolierende lonenimplantations-Maske aufgebracht und durch wenigstens eine Öffnung der Maske hindurch in den Halbleiterkörper nacheinander Ionen verschiedener Art und/oder mit verschiedener Intensität und Dauer implantiert werden, um unterschiedlich dotierte Bereiche der Planardiode zu bilden, die sich parallel zu der die Maske tragenden Oberfläche des Halbleiterkörpers erstrecken und von denen der oberste Bereich an diese Oberfläche angrenzt, und bei dem endlich zu den äußeren Bereichen ohmsche Kontakte hergestellt werden, dadurch gekennzeichnet, daß als Halbleiterkörper ein schwach dotiertes Substrat verwendet und zur Herstellung eines ohmschen Kontaktes zu dem untersten, im Substrat vergrabenen Bereich der sich darunter befindende Abschnitt des Substrats entfernt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß den implantierten Bereichen benachbarte Abschnitte des Substrats durch Ätzen entfernt und zur Bildung von Wärmesenken auf beiden Seiten des Substrats Metallschichten angeordnet und mit den ohmschen Kontakten leitend verbunden werden.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß bei Herstellung eines mehrere im Substrat gebildete Dioden umfassenden Halbleiterbauelementes auf die Substratoberfläche eine Metallisationsschicht aufgeblacht wird, welche zwischen den ohmschen Kontakten der Dioden verlaufende Wellenleiter definieren.
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4160992A (en) * 1977-09-14 1979-07-10 Raytheon Company Plural semiconductor devices mounted between plural heat sinks
GB2100925B (en) * 1981-06-25 1985-06-05 Standard Telephones Cables Ltd Fabricating integrated circuits
JPS58170044A (ja) * 1982-03-31 1983-10-06 Fujitsu Ltd 半導体素子
US4585299A (en) * 1983-07-19 1986-04-29 Fairchild Semiconductor Corporation Process for fabricating optical wave-guiding components and components made by the process
US4872039A (en) * 1986-04-25 1989-10-03 General Electric Company Buried lateral diode and method for making same
US4789642A (en) * 1987-03-26 1988-12-06 The United States Of America As Represented By The Secretary Of The Air Force Method for fabricating low loss crystalline silicon waveguides by dielectric implantation
US4787691A (en) * 1987-03-26 1988-11-29 The United States Of America As Represented By The Secretary Of The Air Force Electro-optical silicon devices
US4970578A (en) * 1987-05-01 1990-11-13 Raytheon Company Selective backside plating of GaAs monolithic microwave integrated circuits
US4800420A (en) * 1987-05-14 1989-01-24 Hughes Aircraft Company Two-terminal semiconductor diode arrangement
DE3718684A1 (de) * 1987-06-04 1988-12-22 Licentia Gmbh Halbleiterkoerper
US5449953A (en) * 1990-09-14 1995-09-12 Westinghouse Electric Corporation Monolithic microwave integrated circuit on high resistivity silicon
US5063177A (en) * 1990-10-04 1991-11-05 Comsat Method of packaging microwave semiconductor components and integrated circuits
DE4209983A1 (de) * 1992-03-27 1993-09-30 Daimler Benz Ag Verfahren zur Herstellung von in einem Gehäuse angeordneten Halbleiterbauelementen
US5652461A (en) * 1992-06-03 1997-07-29 Seiko Epson Corporation Semiconductor device with a convex heat sink
JPH07115175A (ja) * 1993-10-14 1995-05-02 Nec Corp 半導体装置
US5795495A (en) * 1994-04-25 1998-08-18 Micron Technology, Inc. Method of chemical mechanical polishing for dielectric layers
US5559359A (en) * 1994-07-29 1996-09-24 Reyes; Adolfo C. Microwave integrated circuit passive element structure and method for reducing signal propagation losses
DE4433330C2 (de) * 1994-09-19 1997-01-30 Fraunhofer Ges Forschung Verfahren zur Herstellung von Halbleiterstrukturen mit vorteilhaften Hochfrequenzeigenschaften sowie eine Halbleiterwaferstruktur
US6265771B1 (en) * 1999-01-27 2001-07-24 International Business Machines Corporation Dual chip with heat sink
US6791181B2 (en) * 2000-11-29 2004-09-14 Mitsubishi Chemical Corporation Semiconductor light emitting device
US6900501B2 (en) * 2001-11-02 2005-05-31 Cree Microwave, Inc. Silicon on insulator device with improved heat removal
JP2009246157A (ja) * 2008-03-31 2009-10-22 Toshiba Corp 高周波帯半導体装置
EP2386059A1 (de) 2009-01-11 2011-11-16 Brightview Systems Ltd. System und verfahren zur dünnschicht-qualitätssicherung
DE102010002204A1 (de) * 2010-02-22 2011-08-25 OSRAM Opto Semiconductors GmbH, 93055 Halbleiterdiode und Verfahren zum Herstellen einer Halbleiterdiode
US8816503B2 (en) 2011-08-29 2014-08-26 Infineon Technologies Austria Ag Semiconductor device with buried electrode
US9178261B2 (en) * 2012-07-11 2015-11-03 University Of South Florida Vertical microcoaxial interconnects
US9329415B2 (en) 2012-11-05 2016-05-03 Agency For Science, Technology And Research Method for forming an optical modulator
US9412879B2 (en) 2013-07-18 2016-08-09 Texas Instruments Incorporated Integration of the silicon IMPATT diode in an analog technology
US9659717B2 (en) 2014-02-18 2017-05-23 Analog Devices Global MEMS device with constant capacitance
US9748048B2 (en) 2014-04-25 2017-08-29 Analog Devices Global MEMS switch
US9583294B2 (en) 2014-04-25 2017-02-28 Analog Devices Global MEMS swtich with internal conductive path
CN108604517B (zh) 2016-02-04 2020-10-16 亚德诺半导体无限责任公司 有源开口mems开关装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3383567A (en) * 1965-09-15 1968-05-14 Ion Physics Corp Solid state translating device comprising irradiation implanted conductivity ions
US3431150A (en) * 1966-10-07 1969-03-04 Us Air Force Process for implanting grids in semiconductor devices
US3558366A (en) * 1968-09-17 1971-01-26 Bell Telephone Labor Inc Metal shielding for ion implanted semiconductor device
FR2160759B1 (de) * 1971-11-26 1974-05-31 Thomson Csf
US3743967A (en) * 1972-03-16 1973-07-03 Boeing Co Stabilized trapatt oscillator diode
JPS4924361A (de) * 1972-06-27 1974-03-04
US3808058A (en) * 1972-08-17 1974-04-30 Bell Telephone Labor Inc Fabrication of mesa diode with channel guard
GB1447723A (en) * 1974-02-08 1976-08-25 Post Office Semiconductor devices
US3874918A (en) * 1974-02-19 1975-04-01 Trw Inc Structure and process for semiconductor device using batch processing
US3990099A (en) * 1974-12-05 1976-11-02 Rca Corporation Planar Trapatt diode

Also Published As

Publication number Publication date
DE2721397A1 (de) 1977-11-24
FR2352398B1 (de) 1984-06-22
FR2352398A1 (fr) 1977-12-16
JPS52143780A (en) 1977-11-30
DE2721397C3 (de) 1980-01-03
JPS5755307B2 (de) 1982-11-24
GB1532579A (en) 1978-11-15
US4030943A (en) 1977-06-21
US4091408A (en) 1978-05-23

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