JPS58170044A - 半導体素子 - Google Patents
半導体素子Info
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- JPS58170044A JPS58170044A JP57053124A JP5312482A JPS58170044A JP S58170044 A JPS58170044 A JP S58170044A JP 57053124 A JP57053124 A JP 57053124A JP 5312482 A JP5312482 A JP 5312482A JP S58170044 A JPS58170044 A JP S58170044A
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- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋１１発明の技術分野
本′発明は金属放熱体−を半導体基板裏面に有する半′
導体素子のチッ□プ構造の改良に関する。
導体素子のチッ□プ構造の改良に関する。
（２）技術の背景
半導体装置は電子部品であるから、その使用にあたっで
ある程度の発熱を伴うことは止むを得ない。そこ゛で、
放′熱効果□が十分に大きいことは半導体装置のチップ
構造にとって欠かせない要請であり、放熱効果を大きく
するためにチップの厚さはできるだけ薄くする努力がな
されており、同時に、特に電力用等発熱量の大きな場合
にあっては、金属製放熱体が利用されている。また、半
導体装置は、機械的、化学的保饅、端子の引自出・し等
の必要のため、何らかのパッケージ番ζ収納して使用さ
れることが一般であるが、金属製放熱体が使用・されて
いる場合、半導体装置をパッケージに溶着する場合、゛
−熱膨張係数の差にもとづ、き、往々、間烏が発生する
。さらに、厚さの薄い半導体チップにあっては、半導体
装置の製造工程において破損率が高く製造歩留り低下の
、原因となる。
ある程度の発熱を伴うことは止むを得ない。そこ゛で、
放′熱効果□が十分に大きいことは半導体装置のチップ
構造にとって欠かせない要請であり、放熱効果を大きく
するためにチップの厚さはできるだけ薄くする努力がな
されており、同時に、特に電力用等発熱量の大きな場合
にあっては、金属製放熱体が利用されている。また、半
導体装置は、機械的、化学的保饅、端子の引自出・し等
の必要のため、何らかのパッケージ番ζ収納して使用さ
れることが一般であるが、金属製放熱体が使用・されて
いる場合、半導体装置をパッケージに溶着する場合、゛
−熱膨張係数の差にもとづ、き、往々、間烏が発生する
。さらに、厚さの薄い半導体チップにあっては、半導体
装置の製造工程において破損率が高く製造歩留り低下の
、原因となる。
（３）従来技術と問題点
従来技術における、放熱体を有する半導体装置のチップ
構造の一例として、第１−に示す如きものがある。−に
おいて、１は半導体基板（チップ）であり、２は動作領
域であり、３は金、銀あるいは鋼等よりなる金属放熱体
である。かかるチップ構造において放熱効果を向上する
目的をもって、半導体チップ１の厚さは極力薄くなされ
ており、通常５〜１００（μｍｎ）程度が選択される。
構造の一例として、第１−に示す如きものがある。−に
おいて、１は半導体基板（チップ）であり、２は動作領
域であり、３は金、銀あるいは鋼等よりなる金属放熱体
である。かかるチップ構造において放熱効果を向上する
目的をもって、半導体チップ１の厚さは極力薄くなされ
ており、通常５〜１００（μｍｎ）程度が選択される。
そこで、かかる半導体装置をパッケージに収納するため
にチップボンディングをなすとき、放熱体と半導体との
熱膨張係数の差に起因するバイメタル効果のため、いわ
ゆる「そりあがり現象」が発生して半導体装置とパッケ
ージとの接触が不完全になり放熱効果を阻害する他、半
導体チップｌの厚さを薄くしであるため、半導体装置の
製造工程におけるチップハンドリングにあたって破損し
やすく、製造歩留りを低下させる欠点がある。
にチップボンディングをなすとき、放熱体と半導体との
熱膨張係数の差に起因するバイメタル効果のため、いわ
ゆる「そりあがり現象」が発生して半導体装置とパッケ
ージとの接触が不完全になり放熱効果を阻害する他、半
導体チップｌの厚さを薄くしであるため、半導体装置の
製造工程におけるチップハンドリングにあたって破損し
やすく、製造歩留りを低下させる欠点がある。
例えばかかる半導体チップ１の長さが２．２ （＋ｎ＋
ｎ）、輪が１．０４ （＋ｎ＋ｎ） 、厚さが２０〔μ
ｍｎ〕とされ、かかる半導体チップ１の背面に固着され
る銀（Ａｇ）製金職旅熱体３の長さが約１９〔１旧ｎ〕
、幅が約０．６ （＋ｎ＋ｎ）、厚さが４０〔μ＋ｎ〕
とされた場合、かかる半導体チップ１と金属放熱体３の
積層体は、かかる半導体チップｌと金属放熱体との固着
を行なう熱処理後常温においては第２図ｔａｌに示され
るように半導体、１ チップ１の表１ｋｌ（動作領
域２“′：□の形成された面）方向に凸状に湾曲し、そ
の湾曲度り、は少くとも１００［μ＋ｎ］、多くの場合
２００ ［μ＋ｎ）〜３００ （μｕｎ）に達する。ま
たかかる湾曲を伴った半導体チップ１と金属放熱体３と
の積層体を、半導体素子収容パッケージの半導体チップ
固着部（ダイスステージ）上に載置し、固着用ろう材の
溶融温度例えば３８０ （ｔ ）まで加熱すると、かか
る積層体は第２図（ｂ）に示されるように金属放熱体３
の表面（ダイスステージへの固着面）方向に凸状に湾曲
し、その湾曲度ｈ２は２００〔μ＋ｎ）以上に達する。
ｎ）、輪が１．０４ （＋ｎ＋ｎ） 、厚さが２０〔μ
ｍｎ〕とされ、かかる半導体チップ１の背面に固着され
る銀（Ａｇ）製金職旅熱体３の長さが約１９〔１旧ｎ〕
、幅が約０．６ （＋ｎ＋ｎ）、厚さが４０〔μ＋ｎ〕
とされた場合、かかる半導体チップ１と金属放熱体３の
積層体は、かかる半導体チップｌと金属放熱体との固着
を行なう熱処理後常温においては第２図ｔａｌに示され
るように半導体、１ チップ１の表１ｋｌ（動作領
域２“′：□の形成された面）方向に凸状に湾曲し、そ
の湾曲度り、は少くとも１００［μ＋ｎ］、多くの場合
２００ ［μ＋ｎ）〜３００ （μｕｎ）に達する。ま
たかかる湾曲を伴った半導体チップ１と金属放熱体３と
の積層体を、半導体素子収容パッケージの半導体チップ
固着部（ダイスステージ）上に載置し、固着用ろう材の
溶融温度例えば３８０ （ｔ ）まで加熱すると、かか
る積層体は第２図（ｂ）に示されるように金属放熱体３
の表面（ダイスステージへの固着面）方向に凸状に湾曲
し、その湾曲度ｈ２は２００〔μ＋ｎ）以上に達する。
しかもこれらの湾曲は一方向のみでなく、前記積層体は
６ら６を伴って湾曲する。
６ら６を伴って湾曲する。
（４）発明の目的
本発明の目的はこの欠点を解消、することにあり、半導
体基板の表層に動作領域を有し、その裏面に金属放熱体
を有する半導体装置において、半導体基板の厚さは十分
薄く、また、放熱効果も十分大きいにもかかわらず、従
来常温あるいはチップボンディング時等の高温処理にあ
たって湾曲、ねじれが発生することなく、したがって、
半導体装置とパッケージとの接触が不完全になることが
なく、更に、半導体装置の製造工程におけるチップ！・
ンドリングにあたって破損しにり＜、シたがって、製造
歩留りのすぐれている、半導体装置を提供することにあ
る。
体基板の表層に動作領域を有し、その裏面に金属放熱体
を有する半導体装置において、半導体基板の厚さは十分
薄く、また、放熱効果も十分大きいにもかかわらず、従
来常温あるいはチップボンディング時等の高温処理にあ
たって湾曲、ねじれが発生することなく、したがって、
半導体装置とパッケージとの接触が不完全になることが
なく、更に、半導体装置の製造工程におけるチップ！・
ンドリングにあたって破損しにり＜、シたがって、製造
歩留りのすぐれている、半導体装置を提供することにあ
る。
（５）究明の構成
このため、本発明によれば、第１の主面の近傍に動作領
域が配設され、第２の主面の前記動作領域に対応する領
域に前記動作領域の近傍に到達する深さを有する溝が配
設されてなる半導体基板と、前記溝内に当該溝の深さよ
りも大なる高さを有して配設された放熱体とを倫えてな
ることを特徴とする半導体装置が提供される。
域が配設され、第２の主面の前記動作領域に対応する領
域に前記動作領域の近傍に到達する深さを有する溝が配
設されてなる半導体基板と、前記溝内に当該溝の深さよ
りも大なる高さを有して配設された放熱体とを倫えてな
ることを特徴とする半導体装置が提供される。
（６）開明の実施例
以下本発明を実施例をもって詳細に説明する。
ｖＩｓ３凶は、本発明１ζかかる半導体装置の基本的構
成を示す。
成を示す。
同図において、３１はその一方の主面近傍に動作値域３
２が配設され、他方の主面の前記動作領域３２に対応す
る領域にかかる動作領域３２近傍に到達する深さの溝３
３が配設された半導体基板（半導体チップ）であり、ま
た具は前記溝３３の深さよりも大なる高さく厚さ）を有
して溝お内に配設された金属放熱体である。
２が配設され、他方の主面の前記動作領域３２に対応す
る領域にかかる動作領域３２近傍に到達する深さの溝３
３が配設された半導体基板（半導体チップ）であり、ま
た具は前記溝３３の深さよりも大なる高さく厚さ）を有
して溝お内に配設された金属放熱体である。
かかる構成によれば、半導体基板３１には放熱体３４の
固着部周辺を囲んで該放熱体調には接触しない肉厚部３
１人が存在する。船）かる肉厚部３１Ａが半導体基板３
１を補強する県となって、かかる半導体基板３１及び放
熱体あの湾曲を防止する。そしてかかる構成において、
前記放熱体Ｕの厚さＴ、と、半導体基板の周縁肉厚部３
１人の厚さＴ！とはＴＩ ≦ Ｔ２
・に設定するのが好ましい。
固着部周辺を囲んで該放熱体調には接触しない肉厚部３
１人が存在する。船）かる肉厚部３１Ａが半導体基板３
１を補強する県となって、かかる半導体基板３１及び放
熱体あの湾曲を防止する。そしてかかる構成において、
前記放熱体Ｕの厚さＴ、と、半導体基板の周縁肉厚部３
１人の厚さＴ！とはＴＩ ≦ Ｔ２
・に設定するのが好ましい。
なおかかる条件において、放熱体あの厚さＴｓと、半導
体基板３１の肉薄部すなわち動作領域３２を含む領域３
１Ｂの厚さＴｓとの和が、半導体基板３１の周縁肉厚部
３１Ａの厚さＴ２に対し、 ’Ｉ’１＋Ｔｓ≧Ｔ２ となることか、当該半導体素子を半導体素子収容容器の
ダイスステージへ固着する際の必要条件である。
体基板３１の肉薄部すなわち動作領域３２を含む領域３
１Ｂの厚さＴｓとの和が、半導体基板３１の周縁肉厚部
３１Ａの厚さＴ２に対し、 ’Ｉ’１＋Ｔｓ≧Ｔ２ となることか、当該半導体素子を半導体素子収容容器の
ダイスステージへ固着する際の必要条件である。
また、前記放熱体Ｕの半導体基板３１への接触幅Ｗｌは
、前記動作領域３２の一部Ｐからの熱の拡がりを考為し
て、かかる端部Ｐから降ろした重線からｄ−４０°〜７
０″外方へ拡がる範囲において、かかる放熱体３４と半
導体基板３１とが接触する幅とされる。なお半導体素子
の形状が長辺／短辺比の大きな矩形である場合には、前
記肉厚部３１（梁）は、当該半導体素子の長辺に配設す
るのみでも、湾曲、ねじれを抑制するうえで有効である
。
、前記動作領域３２の一部Ｐからの熱の拡がりを考為し
て、かかる端部Ｐから降ろした重線からｄ−４０°〜７
０″外方へ拡がる範囲において、かかる放熱体３４と半
導体基板３１とが接触する幅とされる。なお半導体素子
の形状が長辺／短辺比の大きな矩形である場合には、前
記肉厚部３１（梁）は、当該半導体素子の長辺に配設す
るのみでも、湾曲、ねじれを抑制するうえで有効である
。
実施例１
第４凶は、本灸明の実施にかかる半導体素子の長手方向
の一部破断面（ａ）と、これに直交する方向の断ｔｉｌ
ｌ （ｂｌを示す。
の一部破断面（ａ）と、これに直交する方向の断ｔｉｌ
ｌ （ｂｌを示す。
同図において、４１は長さ２．２（＋ｎ＋ｎ） 、輻１
．０４（＋ｎ＋ｎ）、内犀ｍ４１ｈの厚さくＴｚ）
５０ （μ＋ｎ） 、肉薄部４１ Ｂの厚さくＴａ）
２０ ［μ＋ｎ］を有し、一方の主ｄ［ｉ（表面）の中
央部に長さ約１． ｆ３ ［＋ｎ、＋ｎ］ 、軸釣５．
４ （Ｉｎ＋ｎ）、ベースｍ域の深さ３０００ ［Ａ］
の動作領域（活性領□。
．０４（＋ｎ＋ｎ）、内犀ｍ４１ｈの厚さくＴｚ）
５０ （μ＋ｎ） 、肉薄部４１ Ｂの厚さくＴａ）
２０ ［μ＋ｎ］を有し、一方の主ｄ［ｉ（表面）の中
央部に長さ約１． ｆ３ ［＋ｎ、＋ｎ］ 、軸釣５．
４ （Ｉｎ＋ｎ）、ベースｍ域の深さ３０００ ［Ａ］
の動作領域（活性領□。
城）４２が形成され、ｌｉ面に溝４３が形成されたシリ
：ｌ ７ Ａ ＆ Ｔあ、。よ？、：４４４ｔ、□□０
．４１０嶽曲の溝４３内に、前記動作領域４２に対向し
て、前 。
：ｌ ７ Ａ ＆ Ｔあ、。よ？、：４４４ｔ、□□０
．４１０嶽曲の溝４３内に、前記動作領域４２に対向し
て、前 。
記半導体基板４１との接触部面積が長さ約１９ ［＋ｎ
＋ｎ１ｘＩｌａ約Ｑ、 ５ （ｔｎ＋ｎ）とされ、適当
な金概薄層を介して配設された厚さ４０〔μＩｎ）の銀
（Ａｇ）製放熱体である。
＋ｎ１ｘＩｌａ約Ｑ、 ５ （ｔｎ＋ｎ）とされ、適当
な金概薄層を介して配設された厚さ４０〔μＩｎ）の銀
（Ａｇ）製放熱体である。
かかる構成において、前記放熱体必と半導体基板４１と
の接触面積は、前述の如き動作領域４２からの熱の拡が
りを考慮して設定される。また前記半導体子板４１０周
縁肉厚部４１Ａの下向（当該半導体素子の固着面側）の
輻Ｗ１は溝４３の形成のためのエツチング精度から１０
０〔μ＋ｎ）程とされた。
の接触面積は、前述の如き動作領域４２からの熱の拡が
りを考慮して設定される。また前記半導体子板４１０周
縁肉厚部４１Ａの下向（当該半導体素子の固着面側）の
輻Ｗ１は溝４３の形成のためのエツチング精度から１０
０〔μ＋ｎ）程とされた。
このような本発明の実施にかかる半導体素子は、半導体
基板４１への放熱体必の固着並び６ζオーミツク接触形
成のための３８０〔℃〕程の熱処理後、常温において全
く湾曲、ねじれを生ぜず、また半導体素子収容容器のダ
イスステージ上に載置して固着用ろう材の溶融温度（３
８０（℃）に加熱しても全く湾曲、ねじれを生じなかう
た。発明者はかかる湾曲、ねじれの検出手段として反射
光検出法を用いたが、半導体素子表面の全面にわたって
平均した反射光が検出され、当該半導体素子の平坦性を
確認した。
基板４１への放熱体必の固着並び６ζオーミツク接触形
成のための３８０〔℃〕程の熱処理後、常温において全
く湾曲、ねじれを生ぜず、また半導体素子収容容器のダ
イスステージ上に載置して固着用ろう材の溶融温度（３
８０（℃）に加熱しても全く湾曲、ねじれを生じなかう
た。発明者はかかる湾曲、ねじれの検出手段として反射
光検出法を用いたが、半導体素子表面の全面にわたって
平均した反射光が検出され、当該半導体素子の平坦性を
確認した。
（７）発明の詳細
な説明せるとおり、本発明によれば、半導体基板の表層
に動作領域を有し、そΦ裏面番ζ金属放熱体を有する半
導体素子において、半導体基板の厚さが十分薄（、また
、放熱効果も十分大きいにもかかわらず従来常温並びに
チップボンディング時勢の高温処理にあたって生じた湾
曲、ねじれが発生することな（、したがりて、半導体素
子とパッケージとの接触が不完全になることがなく、更
に、半導体装置の製造工程におけるチップハンドリング
にあたって破損しにくく、したがって、製造歩留りのす
ぐれている半導体装置を提供することができる。
に動作領域を有し、そΦ裏面番ζ金属放熱体を有する半
導体素子において、半導体基板の厚さが十分薄（、また
、放熱効果も十分大きいにもかかわらず従来常温並びに
チップボンディング時勢の高温処理にあたって生じた湾
曲、ねじれが発生することな（、したがりて、半導体素
子とパッケージとの接触が不完全になることがなく、更
に、半導体装置の製造工程におけるチップハンドリング
にあたって破損しにくく、したがって、製造歩留りのす
ぐれている半導体装置を提供することができる。
―１−は従来の半導体素子の構成を示す断面図、°、第
２図は不発明に保養半導体素子の構成を示す断面図、第
３図は本発明の実施にかかる半導体素子１゛ の構成を示す断面１である。 １において、ｌ、３１．４県・・・・・・半導体基板、
２．３２．４２・・・・・・動作領域、３．３４、必・
・・・・・放熱体、３３．４３溝、３１Ａ、４１Ａ・旧
・・肉厚部。 （０） ４１ （２ｂ） 手続補正書（方幻 特許庁長官殿 − １事件の表示 昭和６７年特許願第−５３１々１号 ・３、補正をす
る者 事件との関係 特許出願人 ′ ゛ 住所 神奈川県用崎市中原区上小田中１０１
５番地（５２２）名称富士通株式会６社 ４、代 理 人 住所 神奈川県用崎市中
原区呈小田中１０１５番地７、 補 正 の 対 象
図面の簡単な説明の一８１１１１正の内容
８９減＾ムシ（１） 本願ＷＡＩＩａ書第９頁第
１５行〜第１８行の記載を以下のように補正する。 ｒｊｌ１図は従来の半導体素子の構成を示す断面図、第
２図はかかる従来の半導体素子を形成する熱処理後（Ｉ
Ｌ）並びに該半導体素子を半導体素子収容パッケージに
固着するＩＩ（１））の、該半導体素子の湾曲状Ｓｔｔ
示す儒向図、第３図は本発明による半導体素子の基本的
構成を示す断面図、第４図は本発明による半導体素子の
実施例を示す一部値断面図（ａ）及び断面図（→である
。」 手続補正書（１働） 昭和 年 月 １！ ５８、３．２２ 特許、庁長官殿 １１４番１１・の表示 昭和５ｔａｒ持許馳第Ｓｓ１鵞４ 跨 ３ 補１１を１゛るｈ ・１１１°１との関ｆ４ 持許出馳人住所
神奈川県用崎市中原区ヒ小Ｉｔ国１１０１５番地（５２
２）名称富士通株式会社 ４ 代 理 人 ｆｌ’、所 神余用県用
崎市中原区１・小ｌｌ中１０１５番地富士通株式会社内 （１）本願明細書第１頁第５行乃至第１０行記載の、本
願特許請求の範囲を以下のように補正する。 面の前記動作領域に対応する領域に前記動作領域の近傍
に到達する深さを有する凹部が配設されて（２）同第５
頁第５行乃至第１１行の記載を以下のように補正する。 「このため、本発明によれば、第１の主面に動作領域に
対応する領域に前記動作領域の近傍に到達する深さを有
する凹部が配設されてなる半導体れる０」 （３）同第５頁第１９行記載の「溝３３」を、「凹部３
３」と補正する。 （４）同第５頁第２０行記載のｒ＠３３Ｊを、「凹部３
３」と補正する。 （５）同第６頁第１行記載の「溝３３」を、「凹部３３
」と補正する。 （６）同第７頁第１８行記載のｒ＠４３」を、「凹部４
３」と補正する。 （７）同第７頁第２０行記載の「溝４３」を、「凹部４
３」と補正する。 （８）同第８頁第９行記載の「溝４３」を、「凹部４３
」と補正する。 （９）同第１０頁第１行記載の「溝」を、「・・・・・
・凹部」と補正する。
２図は不発明に保養半導体素子の構成を示す断面図、第
３図は本発明の実施にかかる半導体素子１゛ の構成を示す断面１である。 １において、ｌ、３１．４県・・・・・・半導体基板、
２．３２．４２・・・・・・動作領域、３．３４、必・
・・・・・放熱体、３３．４３溝、３１Ａ、４１Ａ・旧
・・肉厚部。 （０） ４１ （２ｂ） 手続補正書（方幻 特許庁長官殿 − １事件の表示 昭和６７年特許願第−５３１々１号 ・３、補正をす
る者 事件との関係 特許出願人 ′ ゛ 住所 神奈川県用崎市中原区上小田中１０１
５番地（５２２）名称富士通株式会６社 ４、代 理 人 住所 神奈川県用崎市中
原区呈小田中１０１５番地７、 補 正 の 対 象
図面の簡単な説明の一８１１１１正の内容
８９減＾ムシ（１） 本願ＷＡＩＩａ書第９頁第
１５行〜第１８行の記載を以下のように補正する。 ｒｊｌ１図は従来の半導体素子の構成を示す断面図、第
２図はかかる従来の半導体素子を形成する熱処理後（Ｉ
Ｌ）並びに該半導体素子を半導体素子収容パッケージに
固着するＩＩ（１））の、該半導体素子の湾曲状Ｓｔｔ
示す儒向図、第３図は本発明による半導体素子の基本的
構成を示す断面図、第４図は本発明による半導体素子の
実施例を示す一部値断面図（ａ）及び断面図（→である
。」 手続補正書（１働） 昭和 年 月 １！ ５８、３．２２ 特許、庁長官殿 １１４番１１・の表示 昭和５ｔａｒ持許馳第Ｓｓ１鵞４ 跨 ３ 補１１を１゛るｈ ・１１１°１との関ｆ４ 持許出馳人住所
神奈川県用崎市中原区ヒ小Ｉｔ国１１０１５番地（５２
２）名称富士通株式会社 ４ 代 理 人 ｆｌ’、所 神余用県用
崎市中原区１・小ｌｌ中１０１５番地富士通株式会社内 （１）本願明細書第１頁第５行乃至第１０行記載の、本
願特許請求の範囲を以下のように補正する。 面の前記動作領域に対応する領域に前記動作領域の近傍
に到達する深さを有する凹部が配設されて（２）同第５
頁第５行乃至第１１行の記載を以下のように補正する。 「このため、本発明によれば、第１の主面に動作領域に
対応する領域に前記動作領域の近傍に到達する深さを有
する凹部が配設されてなる半導体れる０」 （３）同第５頁第１９行記載の「溝３３」を、「凹部３
３」と補正する。 （４）同第５頁第２０行記載のｒ＠３３Ｊを、「凹部３
３」と補正する。 （５）同第６頁第１行記載の「溝３３」を、「凹部３３
」と補正する。 （６）同第７頁第１８行記載のｒ＠４３」を、「凹部４
３」と補正する。 （７）同第７頁第２０行記載の「溝４３」を、「凹部４
３」と補正する。 （８）同第８頁第９行記載の「溝４３」を、「凹部４３
」と補正する。 （９）同第１０頁第１行記載の「溝」を、「・・・・・
・凹部」と補正する。
Claims (1)
- 第１の主面の近傍に動作領域が配設され、第２の主面の
前記動作領域に対応する領域に前記動作領域の近傍に到
達す□る深さを有する溝が配設されてなる半導体基板と
、前記゛溝内に当該溝の深さよりも大なる高さを有して
配設された放熱体とを備えてなることを特徴とする半導
体素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57053124A JPS58170044A (ja) | 1982-03-31 | 1982-03-31 | 半導体素子 |
| EP83301771A EP0090651B1 (en) | 1982-03-31 | 1983-03-29 | Semiconductor chip assembly including a thermal radiator plate |
| DE8383301771T DE3380797D1 (en) | 1982-03-31 | 1983-03-29 | Semiconductor chip assembly including a thermal radiator plate |
| US06/480,588 US4571611A (en) | 1982-03-31 | 1983-03-30 | Semiconductor chip with a metal heat radiator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57053124A JPS58170044A (ja) | 1982-03-31 | 1982-03-31 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58170044A true JPS58170044A (ja) | 1983-10-06 |
Family
ID=12934053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57053124A Pending JPS58170044A (ja) | 1982-03-31 | 1982-03-31 | 半導体素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4571611A (ja) |
| EP (1) | EP0090651B1 (ja) |
| JP (1) | JPS58170044A (ja) |
| DE (1) | DE3380797D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4807022A (en) * | 1987-05-01 | 1989-02-21 | Raytheon Company | Simultaneous formation of via hole and tub structures for GaAs monolithic microwave integrated circuits |
| US4970578A (en) * | 1987-05-01 | 1990-11-13 | Raytheon Company | Selective backside plating of GaAs monolithic microwave integrated circuits |
| JPH01257355A (ja) * | 1987-12-14 | 1989-10-13 | Mitsubishi Electric Corp | マイクロ波モノリシックｉｃ |
| US5220487A (en) * | 1992-01-27 | 1993-06-15 | International Business Machines Corporation | Electronic package with enhanced heat sinking |
| GB2371922B (en) * | 2000-09-21 | 2004-12-15 | Cambridge Semiconductor Ltd | Semiconductor device and method of forming a semiconductor device |
| US7332819B2 (en) * | 2002-01-09 | 2008-02-19 | Micron Technology, Inc. | Stacked die in die BGA package |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL242556A (ja) * | 1958-08-27 | |||
| US3588632A (en) * | 1968-11-12 | 1971-06-28 | Josuke Nakata | Structurally reinforced semiconductor device |
| US3723833A (en) * | 1971-07-19 | 1973-03-27 | Rca Corp | Heat sinking of semiconductor integrated circuit devices |
| US3771028A (en) * | 1972-05-26 | 1973-11-06 | Westinghouse Electric Corp | High gain, low saturation transistor |
| US3820153A (en) * | 1972-08-28 | 1974-06-25 | Zyrotron Ind Inc | Plurality of semiconductor elements mounted on common base |
| DE2340128C3 (de) * | 1973-08-08 | 1982-08-12 | SEMIKRON Gesellschaft für Gleichrichterbau u. Elektronik mbH, 8500 Nürnberg | Halbleiterbauelement hoher Sperrfähigkeit |
| US4030943A (en) * | 1976-05-21 | 1977-06-21 | Hughes Aircraft Company | Planar process for making high frequency ion implanted passivated semiconductor devices and microwave integrated circuits |
| JPS5315763A (en) * | 1976-07-28 | 1978-02-14 | Hitachi Ltd | Resin sealed type semiconductor device |
| US4224734A (en) * | 1979-01-12 | 1980-09-30 | Hewlett-Packard Company | Low electrical and thermal impedance semiconductor component and method of manufacture |
| FR2455785A1 (fr) * | 1979-05-02 | 1980-11-28 | Thomson Csf | Support isolateur electrique, a faible resistance thermique, et embase ou boitier pour composant de puissance, comportant un tel support |
| JPS5796559A (en) * | 1980-12-09 | 1982-06-15 | Nec Corp | Semiconductor device |
-
1982
- 1982-03-31 JP JP57053124A patent/JPS58170044A/ja active Pending
-
1983
- 1983-03-29 EP EP83301771A patent/EP0090651B1/en not_active Expired
- 1983-03-29 DE DE8383301771T patent/DE3380797D1/de not_active Expired
- 1983-03-30 US US06/480,588 patent/US4571611A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3380797D1 (en) | 1989-12-07 |
| EP0090651A3 (en) | 1986-03-19 |
| EP0090651B1 (en) | 1989-11-02 |
| US4571611A (en) | 1986-02-18 |
| EP0090651A2 (en) | 1983-10-05 |
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