DE2638703A1 - Elektronische speichervorrichtung - Google Patents

Description

HENKEL₅ KERN, FEILER& HÄNZEL

TELEX: 05 29 S02 HNKL D cniHDn cr'umn e-rr>\cCET HYPO-BANK MÜNCHEN Nr. 31S0085113

TELEFON: φ» 663197, «3091 - 92 EDUARD-SCHMID-STRASSE 2 BLZ 70020044

TELEGRAMME: ELL₁PSOID MÜNCHEN ö"^⁰⁰ MÜNCHEN 90 DRE₅HNPR BANKMONCHEN 3914975

POSTSCHECK: MÜNCHEN 162147 -

Tokyo Shibaura Electric Co-., Ltd.,
Kawasaki-shi,.Japan

UNSER ZEICHEN: MÜNCHEN, DEN ~. flfjCj,

BETRIFFT:

Elektronische Speichervorrichtung

Die Erfindung betrifft eine Speichervorrichtung unter Verwendung von Oberflächen-Feldeffekttransistoren mit leistungslosen Speicherzellenelementen.

Ein leistungsloses Speicherzellenelement aus Oberflächen-Feldeffekttransistoren (im folgenden als MISFETs bezeichnet) mit spezieller Gate-Ausbildung behält seinen Speicherinhalt, auch wenn die Stromversorgung unterbrochen wird. Es ist eine Speichervorrichtung bekannt, bei der eine solche, aus MISFETs gebildete leistungslose Speicherzelle für jede leistungsabhängige Speicherzelle eines gewöhnlichen Speichers verwendet wird; wenn dabei die Stromversorgung unterbrochen wird, wird der Speicherinhalt zur leistungslosen Speicherzelle verschoben. Diese bisher verwendete Speichervorrichtung ist allgemein für die Speicherung einer Einbit-Information pro Speicherzelle ausgelegt, so daß es folglich unmöglich ist, mehrere Informationen unabhängig voneinander in einer

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Speicherzelle zu speichern.

Aufgabe der Erfindung ist .damit die Schaffung einer Speichervorrichtung, die voneinander verschiedene Informationen gleichzeitig in einer einzigen Speicherzelle zu speichern vermag.

Im Zuge dieser Aufgabe bezweckt die Erfindung die Schaffung einer Datenverarbeitungsvorrichtung mit einer Vielzahl von ebenen Speicherflächen (memory plane areas) für die effektive bzw. wirtschaftliche Informationsverarbeitung.

Diese Aufgabe wird bei einer Speichervorrichtung erfindungsgemäß gelöst durch mehrere Speicherzellen mit jeweils einer Stromversorgungsklemme, durch eine bistabile Schaltung aus zumindest einem Paar von Feldeffekttransistoren und mehreren Paaren von Feldeffekttransistoren mit variablem Schwellenwert, die zwischen die Stromversorgungsklemme und die jeweiligen Ausgangsklemmen der bistabilen Schaltung geschaltet sind, wobei jedes Paar der Feldeffekttransistoren mit variablem Schwellenwert jeweils ein leistungsloses Speicherzellenelement bildet, und durch mehrere Gate-Steuerleitungen, die an die Gate-Elektroden der betreffenden Paare von Feldeffekttransistoren mit variablem Schwellenwert in jeder Speicherzelle angeschlossen sind.

In bevorzugter Ausführungsform weist die erfindungsgemäße Speichervorrichtung eine erste Speicherebenenfläche mit einer Anzahl von Speicherzellenelementen und mehrere zweite Speicherebenenflächen mit jeweils einer Vielzahl leistungsloser Speicherzellenelemente auf, wobei die Speieherzellenelemente der ersten Speicherebenenfläche jeweils mit dem betreffenden

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Speicherzellenelement jeder zweiten Speicherebenenfläche verbunden sind.

In weiterer Ausgestaltung wird mit der Erfindung eine Datenverarbeitungsvorrichtung geschaffen, die gekennzeichnet ist durch einen Speicher mit einer ersten Speicherebenenfläche, die eine Anzahl von Speicherzellenelementen aufweist, und mit mehreren zweiten Speicherebenenflächen, die jeweils mehrere leistungslose Speicherzellenelemente aufweisen, wobei das betreffende Speicherzellenelement in der ersten Speicherebenenfläche mit dem betreffenden Speicherzellenelement in der entsprechenden zweiten Speicherebenenfläche verbunden ist, durch mehrere erste Wählleitungen, die zum Anwählen des Speicherzellenelement in der ersten Speicherebenenfläche mit dieser verbunden sind, durch mehrere zweite Wählleitungen, die zum Anwählen der zweiten Speicherebenenfläche mit dieser verbunden sind, und durdi eine Steuerschaltung zum selektiven Erregen der ersten und zweiten Wählleitungen zwecks Durchführung einer Datenübertragung zwischen einem ausgewählten der Speicherzellenelemente der ersten Speicherebenenfläche und einem betreffenden der Speicherzellenelemente in der angewählten zweiten Speicherebenenfläche.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der beigefügten Zeichnung näher erläutert. Es zeigen:

Fig. 1 ein Schaltbild einer Speicherzelle zur Verwendung bei einer Speichervorrichtung gemäß einer Ausführungsform der Erfindung,

Fig. 2 eine graphische Darstellung der Schwellenwert-Kennlinie von MNOS-Feldeffekttransistoren, welche die leistungslosen Speicherzellen für die Speichervorrichtung gemäß Fig. 1 bilden,

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Pig. J)A bis J)J Diagramme der Zeitbeziehung von Signalen, die an bestimmten Abschnitten einer Speicherzellenschaltung gemäß Fig. 1 erzeugt werden,

Pig. 4 ein Schaltbild eines DirektzugriffSpeichers unter Verwendung einer Speicherzelle gemäß Fig. 1,

Fig. 5 eine schematische Darstellung zur Erläuterung der Funktion des Direktzugriffspeichers gemäß Fig. 4,

Fig. 6 eine Darstellung zur Erläuterung einer Speicherebenenfläche in einem Speicher gemäß Fig. 1, die in eine Anzahl von Blöcken unterteilt ist,

Pig. 7 und 8 Ansichten zur Erläuterung der Datenübertragung zwischen der ersten und der zweiten Speicherebenenfläche beim Speicher gemäß Fig. 5,

Fig. 9 ein Schaltbild einer Datenverarbeitungsvorrichtung gemäß einer anderen Ausführungsform der Erfindung und

Fig. 1o ein Fließdiagramm einer weiter automatisierten Datenverarbeitungsoperation.

Fig. 1 veranschaulicht eine Schaltung mit einer Speicherzelle zur Verwendung in einer Speichervorrichtung gemäß der Erfindung. Die Speicherzelle weist einen Flip-Flopkreis mit MOSFETs 1 und 2 auf, die als Treibertransistoren dienen. Gate- und Drain-Elektrode des MOSFETs 1 sind jeweils mit Drain- und Gate-Elektrode des MOSFETs 2 verbunden, während die Source-Elektroden der MOSFETs 1 und 2 an eine Stromversorgung Vo_Q (z.B. 0 V) angeschlossen sind. Die Drain-Elektroden

Oo

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der MOSPETs 1 und 2 dienen als Ausgangsklemmen Q, und Q des Flip-Flops. Die Drain-Elektrode des MOSFETs 1 ist über einen Schalt-FET bzw. -Feldeffekttransistor 5 und einen Last-MOSFET 5 an eine Stromversorgung V_DD (z.B. -2o V) in Reihe angeschlossen, während die Drain-Elektrode des MOSFETs 2 über einen Schalt-FET 4 und einen Last-MOSFET 6 mit der Stromversorgung V_DD< in Reihe geschaltet ist.

Mehrere MNOSFETs M11 bis M1N sind parallel zum Schalt-FET 5 geschaltet, während mehrere MNOSFETs M21 bis M2N parallel zum Schalt-FET 4 geschaltet sind. Die paarweise angeordneten MNOSFETs M11 und M21 bis MIN und M2N bilden jeweils Speicherzellenelemente M1 bis MN. Die Gate-Elektroden der paarweise angeordneten MNOSFETs M11 und M21, M12 und M22 ... M1N und M2N sind mit Gate-Steuerleitungen MG;, MG2 ... MGN verbunden.

Die Gate-Elektroden der paarweise angeordneten Schalt-FETs 3 und 4 sind mit einer Gate-Steuerleitung MGS verbunden. Ein zwischen die Gate-Elektroden der paarigen Treibertransistoren 1 und 2 geschalteter MOSFET 7 ist mit seiner Gate-Elektrode an eine Gate-Steuerleitung MGD angeschlossen. Die Drain-Elektroden der den Flip-Flopkreis bildenden FETs 1 und 2 sind über als Schaltelemente wirkende MOSFETs 8 und 9 mit Datenleitungen D1 bzw. D2 verbunden, welche die jeweiligen Signale zueinander invertiert übertragen. Die Gate-Elektroden der FETs 8 und 9 sind mit einer Wortleitung W verbunden. Wenn die FETs 8 und 9 durch die Wortleitung W durchgeschaltet werden, sind die Ausgangsklemmen Q und Q des Flip-Flops· über die MOSFETs 8 bzw. 9 elektrisch mit den Datenleitungen D1 bzw. D2 verbunden.

Die Speicherzelle der erfindungsgemäßen Speichervorrichtung weist einen Flip-Flopkreis, der die Treibertransistoren 1 und 2 und die Last-MOSFETs 5 und 6 umfaßt, sowie die Schalt-

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MOSPETs 5 und 4, die MNOSPETs M11 - M1N und M21 - M2N sowie den MOSPET 7 auf»

Im folgenden ist die Arbeitsweise der Speichervorrichtung gemäß Pig. 1 anhand der Fig. 2 und 3 erläutert.

Hierbei sei angenommen, daß ein Potential 0 V" einen hohen Spannungspegel H und ein Potential -15V einen niedrigen Spannungspegel L darstellen. Weiterhin sei angenommen, daß die Schwellenwertspannungen der MOSPETs 1, 2, 3, 4 und 7 jeweils -1,5V betragen und die Schwellenwertspannungen der Last-MOSFETs 5 und 6 bei +5 V liegen. Hierbei besitzen die Schwellenwertspannungen der MNOSFETs M11 - M1N und M21 M2N eine Hysteresekennlinie gemäß Pig. 2.

In Fig. 2 sind eine effektiv angelegte Gate-Spannung V„ auf der Abszisse und eine Schwellenwertspannung Vth auf der Ordinate aufgetragen. Wenn ein Impuls mit z.B. einer Amplitude V₁-. von +50 V gegenüber dem Substrat und einer impulsbreite P_w von 1o /US an die Gate-Elektroden der das leistungslose Speicherzellenelement bildenden MNOSFETs angelegt wird, variiert die Schwellenwertspannung Vth in positiver Richtung, wobei sie einen hohen Spannungspegel Vj₁ von z.B. -1,5 V besitzt. Wenn ein Impuls V_w mit einer Impulsbreite P_w von 1o /US und einer Amplitude von -J>o V gegenüber der Source-Elektrode an die Gate-Elektroden der MNOSFETs angelegt wird, ändert sich die Schwellenwertspannung Vth in negativer Richtung, wobei sie einen niedrigen Spannungspegel V^ von z.B. -6 V besitzt. Auf diese Weise zeigt die Schwellenwertspannung des FETs eine Hysteresekennlinie in bezug auf die Spannungsvariation des MNOSFETs, und die Schwellenwertspannung wird auch dann gehalten, wenn die Vorspannung am MNOSFET aufgehoben worden ist.

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Zur Vereinfachung der Erläuterung sei die Beziehung zwischen der Digitalinformation und den Potentialen an bestimmten Punkten der Speicherschaltung wie folgt festgelegt:

Wenn die Potentiale an den Ausgangsklemmen Q, und Q des Flip-Flopkreises auf niedrigen bzw. hohen Potentialpegeln liegen, entspricht die Digitalinformation des Flip-Flopkreises einer "1", und wenn die Potentiale dieser Ausgangsklemmen Q, und Q, auf hohen bzw. niedrigen Pegeln liegen, ist die Digitalinformation eine (binäre) "O".

Das leistungslose Speicherzellenelement vermag die Einbit-Digitalinformation mittels seiner paarweise angeordneten MNOSFETs zu speichern. Wenn beispielsweise die Schwellenwertspannung des MNOSFETs M1i des i-ten leistungslosen Speicherzellenelements Mi auf dem hohen Pegel V„ und der entsprechende MNOSFET M2i auf dem niedrigen Pegel V_T liegt, speichert das Speicherzellenelement Mi die Information "1"; wenn dagegen die Schwellenwertspannung des MNOSFETs MH den niedrigen Spannungspegel V-r besitzt und die Schwellenwertspannung des MNOSFETs M2i auf dem hohen Pegel liegt, speichert das Speicherelement Mi die Information "0". Liegen andererseits beide MNOSFETs M11 und M21 auf dem hohen Pegel, so befindet sich das Speicherelement Mi in einem "gelöschten" Zustand. Das Speicherelement besitzt die in der folgenden Tabelle angegebenen Zustände:

Spannungspegel an Schwellenwert der Zustand der Spei-Ausgangsklemmen Q und Q MNOSFETs Mii und M2i cherzelle Mi

L	H	VH	VL	t! A ti
H	L	VL	VH	"0"
		VH	VH	gelöscht

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-O-

Nachstehend ist die Arbeitsweise der Speicherzelle gemäß Fig. 1 anhand der Fig. JA bis JJ beschrieben.

Fig. JA zeigt die Zeitachse der Signale gemäß den Fig. J5B bis 3J. Wenn am Flip-Flopkreis zum Zeitpunkt ti beispielsweise die Information "1" anliegt, d.h. die Spannung an der Klemme Q des Flip-Flopkreises auf dem niedrigen und die an der Klemme Q auf dem hohen Pegel liegt, wird die Spannung an der mit den Gate-Elektroden der Schalt-FETs J und 4 verbundenen Steuerleitung MGS auf dem niedrigen Pegel gemäß Fig. JD gehalten, während die Spannung an der mit der Gate-Elektrode des MOSFETs 7 verbundenen Gate-Steuer leitung MGD auf dem niedrigen Pegel gemäß Fig. JE gehalten wird. Da sich die Schwellenwertspannungen der FETs J₃ 4 und 7 auf einem Pegel von -1,5V befinden, schalten die FETs J und 4 durch, während der FET 7 sperrt.

Die im Flip-Flopkreis gespeicherte Information "1" wird auf die im folgenden zu beschreibende Weise in die paarweisen MNOSFETs M11 und M21 im ersten leistungslosen Speicherzellenelement M1 eingeschrieben.

Gemäß Fig. J wird ein positiver Impuls mit einer Amplitude von + JoV und einer Impulsbreite von 1o ,us an die Gate-Steuer leitung MGl angelegt, worauf die Anlegung eines negativen Impulses mit einer Amplitude V_w von -Jo V und einer Impulsbreite von 1o ,us folgt. Da der Speicherinhalt des Flip-Flops eine "1" ist, beträgt ein Ausgangssignal an der Q,-Klemme des Flip-Flops -15 V und ein Ausgangssignal an der Q-Klemme des Flip-Flops 0 V. Wenn in diesem Zustand der positive Impuls an die Steuerleitung MG1 angelegt wird, besitzt eine an einen Gate-Isolator angelegte Effektivspannung,

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d.h. die Gate-Substratspannüng des MNOSFETs M11 einen Pegel von 3° ^* und die Gate-Substratspannung des MNOSFETs M21 besitzt einen Pegel von 3° V. Infolgedessen befinden sich die Sehwellenwerte der MNOSFETs M11 und M21 beide auf dem hohen Pegel V„, und das Speicherelement M1 befindet

ri

sich im "gelöschten" Zustand.

Wenn im gelöschten Zustand des Speicherelements ein negativer Impuls an die Steuerleitung MG1 angelegt wird, beträgt die Gate-Souree-Spannung des MNOSFETs M11 -15 V, und die angelegte effektive Gate-Spannung beträgt (ebenfalls) -15V. Infolgedessen bleibt die Schwellenwertspannung des MNOSFETs M11 ohne Änderung auf dem hohen Pegel vV,. Mit "angelegter effektiver Gate-Spannung" ist eine an ein Gate-Isolierelement angelegte Spannung gemeint, d.h. entweder ein Potentialunterschied zwischen Gate-Elektrode und Substrat oder, bei Vorhandensein eines Kanals, ein Potentialunterscheid zwischen Gate-Elektrode und Kanal. Da das Source-Potential des MNOSFETs M21 andererseits 0 V beträgt, wird die angelegte effektive Gate-Spannung V_Q auf einem Pegel von -^o V gehalten, während sich der Schwellenwert des FETs M21 vom hohen Spannungspegel

Vt₁ auf den niedrigen Spannungspegel V_T verschiebt. In diesem rl Jj

Zustand befinden sich der Schwellenwert des MNOSFETs Mi1 auf dem hohen Spannungspegel Y„ und derjenige des MNOSFETs M21

Xl

auf dem niedrigen Spannungspegel Vf, so daß die Information "1" im Speicherzellenelement M1 gespeichert wird. Auf diese Weise wird ein Einschreibimpuls, dessen Amplitude vom positiven zum negativen Pegel variiert, an die MOSFETs M11 und M21 angelegt, und der Speicherinhalt des Flip-Flopkreises wird in das erste Speicherzellenelement M1 eingeschrieben. In diesem Fall sind die FETs 1 und 2 keiner Änderung unterworfen, und der Flip-Flopkreis hält den Speicherinhalt "1" bei.

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Zum Zeitpunkt t2 befinden sich eine Spannung an der Arbeitsleitung W auf dem niedrigen Pegel, eine Spannung an der Ziffernleitung (digit line·) Dl auf dem hohen Pegel und eine Spannung an der Ziffernleitung D2 auf dem niedrigen Pegel. Infolgedessen wird der Speicherinhalt des Flip-Flopkreises zu "θ". Nachstehend ist nunmehr der Fall besehrieben, in welchem die Information ¹¹O" des Flip-Flops in das aus den MOSFETs M12 und M22 bestehende zweite leistungslose Speicherzellenelement M2 eingeschrieben wird.

Gemäß Fig. J5C wird zum Zeitpunkt tj ein Einschreibimpuls aus einem positiven und einem negativen Impuls, wie in Verbindung mit Fig. 3D erläutert, an die Gate-Steuerleitung MG2 angelegt. Wenn ein positiver Impuls an die Gate-Elektrode der MNOSFETs M12 und M22 angelegt wird, nehmen die Schwellenwerte der MNOSFETs M12 und M22 hohe Pegel V₁₁ ein, so daß

Ii

das Speicherzellenelement M2, d.h. die paarweisen MNOSFETs M12 und M22 in den "gelöschten" Zustand gesetzt werden. Sodann wird ein negativer Impuls an die Gate-Elektroden der MNOSFETs M12 und M22 angelegt, die Gate-Substratspannung des MNOSFETs M12 wird zu einem Spannungspegel von -30V und die Schwellenwertspannung des FETs M12 geht auf einen niedrigen Pegel V_T über. Da andererseits eine an der Klemme §

des Flip-Flops liegende Spannung -I5 V- beträgt, erreicht die angelegte effektive Gate-Spannung V~ einen Spannungspegel von -15 V, während die Schwellenwertspannung des MNOSFETs M22 weiter auf einem hohen Pegel "V^ gehalten wird. Infolgedessen wird die Information "0" in das Speicherzellenelement M2 eingeschrieben. Auch nach dem Einschreiben der Information bleibt das Flip-Flop weiter im "0"-Zustand.

Der derart in das leistungslose Speicherzellenelement eingeschriebene Inhalt wird erforderlichenfalls wie folgt ausgelesen:

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Gemäß den Pig. JD und JE erreichen zum Zeitpunkt t4 z.B. die Spannung an der Steuerleitung MGS einen hohen Pegel und eine Spannung an der Steuerleitung MGD einen niedrigen Pegel. Infolgedessen werden die Schalt-PETs 3 und 4 zum Sperren gebracht und der FET 7 durchgeschaltet. Infolge des Durchschaltens des FETs 7 wird eine Spannung an der Klemme Q und an der Klemme Q des Flip-Flops (bei der dargestellten Ausführungsform) zu einer Spannung von -1,5 V, d.h. zu einer Spannung, die um die Schwe llenwertspannung der FETs 1 und 2 unter der Stromversorgungsspannung ν_σσ liegt. In diesem Zustand wird gemäß Fig. 3B eine Lesespannung V_R von z.B. -5 V an die Gate-S teuer leitung MG1 für die MNOSFETs M11 und M21 angelegt, während gemäß Fig. JE ein an der Steuerleitung MGD liegendes Potential auf einen hohen Pegel umgewandelt wird. Wenn ein Potential an der Steuerleitung MGD einen hohen Pegel erreicht, sperrt der FET 7· Da die Schalt-FETs 3 und 4 in ihrem Sperrzustand gehalten werden, bestimmen, sich die Potentiale an den Klemmen Q und Q des Flip-Flopkreises durch den Speicherinhalt der MNOSFETs M11 und M21 . Wie erwähnt, wird zum Zeitpunkt ti die Information "1" in das Speicherzellenelement M1 eingeschrieben, und die MNOSFETs Ml1 und M21 besitzen hohe bzw. niedrige Spannungspegel, d.h. Schwellenwertspannungen von -1,5 V bzw. -6 V. Wenn in diesem Zustand eine Lesespannung V_R von -5 V an die Gate-Elektroden der MNOSFETs M11 und M21 über die Steuer- ' leitung MG1 angelegt wird, wird der MNOSFET M11 durchgeschaltet, während der MNOSFET M21 im Sperrzustand gehalten wird. Infolge des Durchschaltens des MNOSFETs M11 wird ein Potential an der Ausgangsklemme Q gleich einer Spannung von -3,5 V, die durch Subtrahieren der Schwellenwertspannung von -1,5V des MNOSFETs 11 von .der Spannung von -5 V der Steuerleitung MG 1 erhalten wird. Da sich der MNOSFET M21 im Sperrzustand befindet, bleibt das Potential an der Klemme Q des Flip-Flops gleich der -1,5 V betragenden Schwellenwertspannung des FETs

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Da das Potential an der Klemme Q des Flip-Flops gleich -5*5 V und das Potential an der Klemme φ des Flip-Flops gleich -1,5 V" ist, werden_der FET 1 zum Sperren gebracht und der FET 2 durchgesehaltet. Wenn das Potential an der Steuerleitung MG1 auf dem Pegel von O ¥ und das Potential an der Steuerleitung MGS auf einem niedrigen Pegel liegt, werden die Schalt-FETs J und 4 wieder durchgesehaltet. Infolgedessen arbeitet der Flip-Flopkreis mit sperrendem FET 1 und durchgeschaltetem FET 2. Da hierbei die Klemme Q des Flip-Flops auf dem niedrigen Spannungspegel gehalten wird und seine Klemme Q am hohen Spannungspegel liegt, entspricht die Information des Flip-Flops einer "1", wobei zum Zeitpunkt ti die Information "1" des Flip-Flops wiedergewonnen wird.

Die vom Speicherzellenelement M1 zum Flip-Flopkreis geleitete Information wird nach Bedarf an den Ziffernleitungen D1 und D2 ausgelesen. Wenn nämlich gemäß Fig. ;5H eine niedrige Spannung an die Wortleitung W angelegt wird, während die Ziffernleitungen D1 und D2 vorher auf dem niedrigen Spannungspegel gehalten wurden, werden die FETs 8 und 9 zum Sperren gebracht. In diesem Fall befindet sich ein Potential an der Ausgangsklemme φ auf einem hohen Pegel, so daß ein Potential an der Ziffernleitung D2 von einem niedrigen auf einen hohen Pegel übergeht. Wenn das Potential an der Wortleitung W gemäß Fig. JI und JJ auf den niedrigen Pegel eingestellt ist, besitzen das Potential an der Ziffernleitung D1 einen niedrigen und das Potential an der Ziffernleitung D2 einen hohen Pegel. Auf diese Weise wird die Information "1" des Flip-Flops über die Ziffernleitungen D1 und D2 ausgelesen, und wenn das Potential an der Wortleitung W wieder einen hohen Pegel erreicht, ist der Lesevorgang abgeschlossen. Die im Speicherzellenelement M2 gespeicherte Information "0" wird auf die gleiche Weise ausgelesen wie

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die ±m Speicherzellenelement gespeicherte Information "1". Dies bedeutete daß bei an den Steuerleitungen MGS und MGD anliegenden hohen bzw.' niedrigen Spannungen gemäß Fig. j5D und 3E eine Lesespannung von -5 V an die Steuerleitung MG2 gemäß Pig. JC -angelegt wird. Hierbei erscheinen gemäß Fig. 3F ein hoher Spannungspegel an der Klemme Q des Flip-Flops und gemäß Fig. 3G ein niedriger Spannungspegel an der Klemme Q des Flip-Flops. Die Spannungen an den Klemmen Q und Q des Flip-Flops werden an die Ziffernleitungen Dl bzw. D2 angekoppelt, indem gemäß Fig. 3H ein niedriger Spannungspegel an die Wortleitung W angelegt wird. Dies bedeutet, daß das Potential an der Ziffernleitung D1 einen hohen Pegel gemäß Fig. 31 und das Potential an der Ziffernleitung D2 einen niedrigen Pegel gemäß Fig. JJ besitzen. Infolgedessen wird die im Speicherzellenelement M2 gespeicherte Information "0" über die Ziffernleitungen D1 und D2 ausgelesen. Die durch die schraffierten Flächen in Fig. 31 und 3J angegebene Zeitbreite veranschaulicht die Zeitspanne, während welcher das Potential an den Ziffernleitungen D1 und D2 unbestimmt ist, d.h. die Daten ungültig sind.

Obgleich die Größe der Lesespannung V_R beim Lesevorgang gemäß Fig. 2 mit einem Wert zwischen den Schwellenwertspannungen Vtt und V_L des MNOSFETs gewählt wird,¹· kann sie auf eine Spannung eingestellt werden, die etwas niedriger ist als die Schwellenwertspannung V₃.. In diesem Fall werden die beiden paarweise angeordneten MNOSFETs gleichzeitig durchgeschaltet . Eine Spannung an der Klemme Q, und an der Klemme Q des Flip-Flops kann mittels des Leitfähigkeitsunterschieds der paarigen MNOSFETs entsprechend der in dem leistungslosen Speicherzellenelement aus den beiden MNOSFETs .gespeicherten Information bestimmt werden.

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Bei der beschriebenen Ausführungsform wird der FET 7 unmittelbar vor dem (Aus-)Lesevorgang durchgeschaltet, so daß das Potential an den Klemmen Q, und Q des Flip-Flops

zu -

praktisch*O V wird. Da sich das Potential an den Ausgangsklemmen Q, und Q allmählich einem Null-Pegel annähert, wenn vor dem Lesevorgang eine ausreichend lange Zeitspanne vorgesehen werden kann, braucht das Potential an den Klemmen Q, und Q des Flip-Flops nicht zwangsweise auf den Null-Pegel eingestellt zu werden, indem der FET 7 für den Lesevorgang durchgeschaltet wird. Wenn eine Einbit-Speicherzelle aus einem Flip-Flopkreis gebildet wird, sind gewöhnlich mindestens vier FETs nötig. Erfindungsgemäß wird durch Hinzufügung von vier Elementen zur Speicherzelle eine 3~Bit-Informationsspeicherzelle gebildet, wobei eine Speicherzelle mit einer Speicherkapazität gewährleistet werden kann, die mit jeweils zwei weiteren, zur Speicherzelle hinzugefügten Elementen um ein Bit erhöht werden kann. Bei der Konstruktion einer Speicherzelle für mehrere Bits kann daher die Zahl der Bauteile im Vergleich zur herkömmlichen Speichervorrichtung auf etwa die Hälfte verringert werden.

Fig. k ist ein Schaltbild eines 4-Bit-Speichers mit direktem Zugriff (RAM) mit einer Matrixanordnung von Speicherzellen gemäß Fig. 1. Gemäß Fig. 4 kreuzen sich paarweise vorgesehene Ziffernleitungen D11, D21 und D12, D22 mit Wortleitungen W1 und V/2. Jede Speicherzelle MC11, MC12, MC21 und MC22 ist dabei in einem Abschnitt angeordnet, der durch die paarigen Ziffernleitungen und eine Wortleitung festgelegt ist. Die Gate-Elektroden von FETs 8-11, 8-12, 9-11 und 9-12 sind mit der Wortleitung W1 verbunden, während die Gate-Elektroden von FETs 8-21, 8-22, 9-21 und 9-22 an die Wortleitung W2 angeschlossen sind. Dies bedeutet, daß für die Speicherzellen ■jeder Spalte zwei Ziffernleitungen und für die Speicherzellen jeder Zeile je eine Wortleitung vorgesehen sind. Die Steuer-

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leitungen MGt - - MGN, MGS und MGD zur Ansteuerung der Gate-Elektroden der die Speicherzelle gemäß Fig. 1 bildenden PETs sind jeweils mit jeder Speicherzelle verbunden. Bei dem auf diese Weise ausgebildeten Direktzugriffspeicher sind N Sorten von leistungslosen Informationen unabhängig voneinander speicherbar, indem eine entsprechende Vorspannung an die Steuer leitungen MG1 - MGN, MGS und MGD angelegt wird.

Fig. 5 zeigt ein Modell zur Veranschaulichung des Aufbaus des DirektzugriffSpeichers gemäß Fig. 4. Dabei bildet eine Speicherebenenfläche 1oo einen leistungsabhängigen Speicherabschnitt, der dadurch gebildet ist, daß in einer Matrixanordnung jeweils aus den FETs 1 und 2 gemäß Fig. 1 bestehende Flip-Flopkreise angeordnet sind. Leistungslose Speicherebenenflächen 1oo-1 bis I00-N sind durch Anordnung von Speicherzellenelementen in einer Matrix entsprechend den betreffenden Flip-Flopkreisen in der Fläche I00 aufgebaut.

Ein Speicherzellenelement in der Position P₁ der ersten Speicherebenenfläche I00, in welcher sich das K-te Wort und ein L-tes Bit befinden, entspricht dem Speicherzellenelement in den betreffenden Position P₂ -P_n+1 > und jede Position entspricht einem Schnittpunkt eines K-ten Worts und eines L-ten Bits. Die leistungslosen Speicherebenenflachen I00-I bis I00-N sind einer Lese/Einschreibe-Steuerung durch Steuerleitungen MG1 - MGN unterworfen, wobei eine Informationsübertragung zwischen der leistungsabhängigen Speicherebenenfläche I00 und der ausgewählten leistungslosen Speicherebenenfläche 1oo-i bewirkt wird. Beim Direktzugriffspeicher insgesamt kann daher die leistungsabhängige Speicherebenenfläche I00 das N-fache der Menge bzw. Umfangs ihrer Informationen verarbeiten.

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Bei der Speicherebenenfläche gemäß Pig. 5 werden Informationen in der ersten Speicherebene 1oo, z.B. Bit-Informationen am Speicherelement in der Position P₁, z.B.in das Speicherzellenelement im Speicher in der Position P_p eingeschrieben. Sofern kein Einschreibsteuersignal an ein betreffendes Speicherelement angelegt wird, wird die in die Speicherebenenfläche I.00-I eingeschriebene Information aufrechterhalten, ohne durch den Zustand der ersten Speicherebenenfläche I00 beeinflußt zu werden. Dies bedeutet, daß die erste Speicherebenenfläche I00 benutzt werden kann, ohne irgendeinen Einfluß auf die Speicherebenenflächen I00-I bis I00-N auszuüben. Wenn die Stromversorgung unterbrochen wird, verschwinden die Informationen auf der ersten Speicherebenenfläche, während die Informationen an jeder anderen Speicherebenenfläche 1oo-l bLs I00-N erhalten bleiben. Nach dem Wiederanschließen der Stromversorgung befindet sich die erste Speicherebenenfläche I00 in einem unbestimmten Zustand, während die Speicherebenenflächen I00-I bis I00-N ihren Informationsspeicherzustand aufrechterhalten. Wenn ein Lesesteuersignal an die vorbestimmte Speicherfläche angelegt wird, um ein vorbestimmtes Speicherzellenelement in der ersten Speicherebenenfläche I00 adressieren zu lassen, wird die Information am betreffenden Speicherzellenelement in der zugeordneten Speicherebenenfläche in ein vorbestimmtes Speicherelement der ersten Speicherebenenfläche eingelesen. Hierbei wird die Information am vorbestimmten Speicherzellenelement der zugeordneten Speicherebenenfläche an diesem aufrechterhalten. Durch Anlegen eines Löschsignals an das Speicherzellenelement jeder Speicherebenenfläche I00-I bis I00-N kann die Information im Speicherzellenelement gelöscht werden. Falls jedoch die Information "0" und "1" in das Speicherzellenelement eingeschrieben werden kann, ist dieser "Lösch"-Vorgang nicht notwendigerweise erforder-

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lieh» Die gespeicherte Information enthält eine feste . Information, die ohne federung "wahrend einer vorbestimmten Zeitspanne gespeichert und wiederholt ausgelesen wird, sowie eine vorübergehende jQafonnation., die - wie im Fall eines Heehnung-Zwiseheiiergeljnisses - vorübergehend erseheint nand verschwindet. Die feste Information wird ohne Änderung aufrechterhalten, z.B. vom Beginn bis zum Abschluß einer Aufgabe. Ein Direktzugriffspeicher wird zur Verarbeitung einer solchen festen Information ohne Änderung beispielsweise über eine Zeitspanne entsprechend der Betriebslebensdauer eines Rechners benutzt.

Die folgende Beschreibung bezieht sieh auf ein Verfahren zur Speicherung der festen und vorübergehenden Informationen in einer Anzahl von Speicherebenenflachen gemäß Fig. 5.

Die Speicherebenenfläche ist in mehrere, z.B. vier Blöcke unterteilt. Aufeinander bezogene Festinformationen werden im gleichen Block gesammelt, und die Information im Block ist von den Festinformationen der anderen Blöcke getrennt. Die im gleichen Block gesammelte Festinformation wird über die erste Speicherebenenfläche in der zweiten Speicherebenenfläche gespeichert.

Wenn der Rechner seine Verarbeitungsoperation beginnt, erfolgt ein Zugriff zum Block 1, in welchem gemäß Fig. 7 die Festinformation A zur Verwendung bei einer Rechner-Verarbeitungsaufgabe gespeichert ist. Dies bedeutet, daß die im Block 1 in der Speicherebenenfläche 1oo-1 gespeicherte Festinformation A zum Block 1 in der Speicherebenenfläche I00 übertragen wird. Bei Eingang eines Lesebefehls wird die Information A aus dem Block 1 in der Speicherebenenfläche too ausgelesen und zu einer nicht dargestellten Rechen-Verarbeitungsvorrichtung geleitet.

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Da hierbei den Blöcken 2, 3 und 4 noch kein Adressierbefehl erteilt worden ist, bleiben die Pestinformationen B, C und D in den Blöcken 2, 3 und 4 in der zweiten Speicherebenenfläche loo-1 gespeichert, und die Blöcke 2, 3 und 4 in der Speicherebenenfläche I00 sind für die Verarbeitung von vorübergehenden bzw. Zwischeninformationen leer. Die Rechen-Verarbeitungsvorrichtung vermag die im Block 1 gespeicherte Information A als Befehl oder als Daten zu verarbeiten, indem die leeren Blöcke 2, 3 und in der ersten Speicherebenenfläche als Arbeitsspeicherflächen benutzt werden.

Wenn für den weiteren Rechenvorgang die Festinformation B nötig ist, wird die Festinformation B im Block 2 der zweiten Speicherebenenfläche I00-I gemäß Fig. 8 entsprechend der Adresseninformation in den Block 2 der zweiten Speicherebenenfläche I00-I eingelesen. Hierbei dienen die Blöcke und 4 als Arbeitsspeicherfläche für die Verarbeitung der vorübergehenden oder Zwischen-Information, und die Rechen-Verarbeitungsvorrichtung berechnet als Befehl und Daten die Festdaten A und B in der Arbeitsspeicherfläche.

Es sei angenommen, daß für den weiteren Rechenvorgang die Festinformation C erforderlich ist, während die Festinformation A nicht benötigt wird. In diesem Fall wird die Festinformation C im Block 3 der zweiten Speicherebenenfläche I00-I in den Block 3 in der ersten Speicherebenenfläche eingelesen. Gleichzeitig wird der Block 1 der ersten Speicherebenenfläche I00 freigemacht und als Arbeitsspeicherfläche benutzt. Die Blöcke 1 bis 4 der ersten Speicherebenenfläche I00 können selektiv Festinformationen oder Zwischeninformationen entsprechend dem Befehlssignal der Rechenprozessdaten wählen.

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Für die Konstruktion eines Rechners mit den vorgenannten Funktionen ist eine spezielle Speichersteuerschaltung z.B. der Art gemäß Fig. 9 erforderlich. Hierbei wird ein Programm so vorbereitet, daß für die effektive Ausnutzung eines Speicherraums ein Lesebefehl RPL zum Auslesen der Festinformation in die erste Speicherebenenfläche 1oo vorgesehen ist. Jeder spezielle Block und jede zweite Speicherebenenfläche können durch den Lesebefehl RPL bezeichnet werden.

Gemäß Fig. 9 werden Befehlsdaten von einem Befehlsregister 11 in einer Rechen-Verarbeitungsvorrichtung 1 ο nach der Entschlüsselung durch einen Dekoder 12 zu einer Steuerschaltung 2o überführt. Wenn die Information z.B. aus der zweiten Speicherebenenfläche 1oo-1 in die erste Speicherebenenfläche I00 eingelesen wird, wird der Lesebefehl RPL von einem Dekoder 12 zu einer Wähl-Torschaltung 21 geliefert. Letztere empfängt über einen Dekoder 22 ein Blockzahl-Bezeichnungssignal vom Register 11, und sie legt über eine Treiberschaltung 23 ein Lesesignal an einen vorbestimmten Block in der zweiten Speicherebenenfläche Ι00-Ι eines Speichers 30 an. Auf diese Weise wird die Information aus der zweiten Speicherebenenfläche Ι00-Ι in die erste Speicherebenenfläche I00 eingelesen» Dabei wird ein Register 2k zur Aufnahme eines Blockbezeichnungssignals vom Dekoder durch das Ausgangssignal des Dekoders 12 gesetzt, und es liefert ein Einschreib-Sperrsignal zu einem vorbestimmten Block in der ersten Speicherebenenfläche I00. Hierdurch wird verhindert, daß Festinformationen im bezeichneten Block durch eine irrtümliche Informationseinschreibung in die erste Speicherebenenflache vernichtet werden.

Die vorstehend beschriebene Informationsauslesung der Steuerschaltung 2o erfolgt auf die gleiche Weise wie in dem

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Fall, in welchem die Information über die erste Speieherebenenflache 1oo in die zweite Speicherebenenfläche Ίοο-1 eingeschrieben wird, vorausgesetzt, daß ein Einschreibbefehl in einem Programm enthalten ist.

Wenn ein Festinformation-Freigabebefehl RLS zur Freigabe einer Festinformation in einem vorbestimmten Block in ein Programm eingegeben wird, wird er vom Dekoder 12 zum Register 24 geleitet, wodurch letzteres rückgestellt wird. Auf diese Weise wird der Speicher 3° in den Einschreibzustand gesetzt.

Das Auslesen von Informationen aus dem Speicher Jo ^und Einschreiben von Informationen in ihn erfolgen dergestalt, daß der ersten Speicherebenenflache ein Ausgangssignal von einem Adressensignalgenerator 25, der ein Informationssignal vom Register 11 zu empfangen vermag, und ein Ausgangssignal von einem Lese/Einschreibsignalgenerator 26, der ein Ausgangssignal vom Dekoder 12 zu empfangen vermag, eingespeist werden. Die erste Speicherebenenfläche 1oo ist über eine Leitung ^1 mit dem Datenregister 1j5 in der Datenverarbeitungsschaltung 1o verbunden, so daß eine Datenübertragung zwischen der ersten Speicherebenenfläche 1oo und dem Datenregister I3 möglich ist.

Die Daten-Lese/Einschreib-Operation erfolgt/zwischen der ersten und der zweiten Speicherebenenfläche I00 bzw. Ι00-Ι durch Einfügung von Befehlen RPL und RLS in ein Programm. Dies bedeutet eine große Belastung bei der Aufstellung eines Programms. Eine allgemein angewandte Praxis besteht daher darin, nur eine Adresse in ein Programm einzufügen und eine Blocknummer von der Adresse zu lokalisieren (locate), wobei es notwendig ist, eine Steuerschaltung zur automati-

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sehen Boreialiaiiraainig eimer Operation entsprechend diesen Befehlen KPL w&ü BIS zu !benutzen.

Pig- 1o zeigt elm Steuer-Flußdiagramm für die Steuerschaltung, letztere weist eine Adressenbloeknummer-IJmsetztabelle auf, und sie bestätigt In einem Schritt 2oo, welcher Block Im Speicher einer gegebenen Adresse entspricht, wenn eine Zugriffsanfrage gemacht wird. An einer Stufe 2o1 wird bestätigt, ob der derzeitige Zustand des Blocks zu einem "Elnschreibsperr"-Festinformationsspeicherbereich oder zu einer Arbeitsspeicherfläehe gehört und ob die Bedingungen für eine Zugriffsanfrage erfüllt sind, d.h. ob sie mit dem derzeitigen Zustand des Blocks koinzidieren. Wenn die Bedingungen für die Zugriffsanfrage erfüllt sind, folgt auf Stufe 2o1 eine Stufe 2o2, wobei ein für die gewünschte Operation erforderliches Steuersignal erzeugt wird. Falls jedoch die Bedingungen für die Zugriffsanfrage nicht erfüllt sind und ein Auslesebefehl RPL nötig ist, geht der Prozess von Stufe 2o1 über eine Stufe 2oJ auf eine Stufe 2o4 über, wobei die Information eines vorbestimmten Blocks in der Speicherebenenfläche 1oo zur anderen Arbeitsspeicherfläche verschoben wird, während an einer Stufe 205 der Inhalt einer Umsetztabelle so verändert wird, daß die Blocknummer entsprechend dem Adressensignal durch eine Blocknummer in der Arbeitsspeicherfläche erneuert wird. An einer Stufe 206 wird ein für die Durchführung des Lesebefehls RPL erforderliches Signal erzeugt, während sich an einer Stufe 2o7 der vorbestimmte Block in der ersten Speicherebenenfläche I00 im "Einschreibsperr"-Zustand befindet. Danach wird der Vorgang von Stufe 2o7 auf Stufe 2o2 umgeschaltet.

Falls in Stufe 2oj5 kein neuer Auslesebefehl RPL erforderlich ist, ist eine Bestätigung bezüglich irgendeines nutzbaren Blocks in der Arbeitsspeicherfläche an Stufe oder Schritt 2o8

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vorhanden. Liegt ein solcher Block vor, so wird eine Blocknuiraner oder -zahl in einer Umsetztabelle an Stufe 2o9 erneuert, und der Vorgang wird von Stufe 2o9 auf Stufe 2o2 verschoben. Falls kein nutzbarer Block in der Arbeitsspeicherfläche vorhanden ist, wird einer der die Festinformation führenden Blöcke an Stufe 21 ο gewählt, und die Information im Block in der ersten Speicherebenenfläche 1oo wird in die zweite Speicherebenenfläche 1oo-i eingeschrieben. An der Stufe 211 wird die Information im Block gelöscht, und der Block wird wiederum als Arbeitsspeicherfläche benutzt. An einer Stufe oder Schritt 212 wird eine Blocknummer in der Umsetztabelle erneuert, und auf Stufe 212 folgt Stufe 2o2.

Wie aus der vorstehenden Beschreibung hervorgeht, wird erfindungsgemäß eine für einen Rechner zur Verarbeitung einer vorgegebenen Zahl von Informationen erforderliche Speicherkapazität durch Verwendung eines Speichers mit einer Vielzahl von Speicherebenenflächen effektiv verringert. Beispielsweise werden herkömmlicherweise eine Arbeitsspeicherfläche entsprechend einer Mindest-N/2-Wortinformation und eine Speieherfläche zur Speicherung einer N-Wort-Festinformation benötigt. Infolgedessen ist zumindest eine J5N/2-Wort-Speicherkapazität erforderlich. Erfindungsgemäß ist dagegen nur eine N-Wort-Speicherkapazität erforderlich, so daß die

auf
Speicherkapazität 2/3 reduziert wird. Beidieser Konstruktion führt eine Vergrößerung der Blockzahl und der Zahl der Arbeitsspeicherflächen zu einer Verkleinerung der Speicherkapazität.

Obgleich zur Vereinfachung der Beschreibung eine einzige •zweite Speicherebenenfläche vorgesehen ist, ist ohne weiteres ersichtlich, daß gleiches für den Fall der Verwendung mehrerer

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zweiter Speicherebenenflächen gilt. Während die erste Speicherebenenfläche aus einem leistungsabhängigen Speicher aufgebaut ist, kann sie auch aus einem leistungslosen Speicher bestehen. Die Erfindung ist mithin verschiedenen Abwandlungen zugänglich, ohne daß vom Rahmen und Grundgedanken der Erfindung abgewichen wird.

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Claims (1)

1. HENKEL, KERN, FEILER & KANZEL

   EDUARB-SCHMm-STRASSE 2 ^^ANE ~^ ^3MDQB1U

   S^ w«» Si

   TELEGRAMME: ELLIPSOID MÜNCHEN D-SGOO MÜNCHEN 90 BRESDKfER ttSMEMBSfCHHi 3 914975

   SU£, 7ültQÖÜ0ö ^ J I* _m KJSTSfHECKc MÜNCHEN 1621 47 -

   "ι

   Tokyo Shibaura Electric Co-, Ltd.,
   Kawasaki-shi, Japan

   UNSER ZEICHEN: MÜNCHEN, DEN ? J. i.U§. t976

   BETRIFFT:

   PATENTANS PRÜCHE

   (V, Speichervorrichtung, gekennzeichnet durch mehrere Speicherzellen mit jeweils einer Stromversorgungsklemme, durch eine bistabile Schaltung aus zumindest einem Paar von Feldeffekttransistoren und mehreren Paaren von Feldeffekttransistoren mit variablem Schwellenwert, die zwischen die Stromversorgungsklemme und die jeweiligen Aus- gangsklemmen der bistabilen Schaltung geschaltet sind, wobei jedes Paar der Feldeffekttransistoren mit variablem Schwellenwert jeweils ein leistungsloses Speicherzellenelement bildet, und durch mehrere Gate-Steuerleitungen, die an die Gate-Elektroden der betreffenden Paare von Feldeffekttransistoren mit variablem Schwellenwert in jeder Speicherzelle angeschlossen sind.

   2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß ein erster Schalt-Feldeffekttransistor parallel zu einem Feldeffekttransistor jedes Paars von Feldeffekttransistoren mit variablem Schwellenwert geschaltet ist

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   -is·-

   mund da£ elm zweiter Sehalt-Feldeffekttransistor parallel zum aimleren FeMerfeSkttransistor jedes Paars von FeIdeffekfcfcraiasistoreiii mit variablem Schwellenwert geschaltet ist.

   nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellen in einer Matrixanordniaog angeordnet sind, daß zwei Ziffernleitungen für die Speieherzellen jeder Spalte und eine Wortleitung für die Speieherzellen jeder Zeile (der Matrix) vorgesehen sind, und daß zwei Feldeffekttransistoren jeweils zwischen die Ausgangsklemmen der bistabilen Schaltung jeder Speicherzelle und die betreffenden, paarigen Ziffernleitungen geschaltet sind, wobei die Gate-Elektrode der Feldeffekttransistoren mit der Wortleitung verbunden ist.

   4. Vorrichtung nach Anspruch j5, dadurch gekennzeichnet, daß ein Feldeffekttransistor zwischen die Ausgangsklemmen der bistabilen Schaltung geschaltet ist.

   5· Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß ein Feldeffekttransistor zwischen die Ausgangsklemmen der bistabilen Schaltung geschaltet ist.

   6. Speichervorrichtung, insbesondere nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß eine erste Speicherebenenfläche mit mehreren Speicherzellenelementen sowie mehrere zweite Speicherebenenflächen mit jeweils einer Anzahl von Speicherzellenelementen vorgesehen sind, daß die zweiten Speicherebenenflächen auf der ersten Speicherebenenfläche übereinander angeordnet sind, so daß jedes Speicherzellenelement in jeder Speicherebenenfläche in 1 : 1-Entsprechung zwischen den ersten und zweiten Speicher-

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   ebenenflachen liegt, und daß jedes Speicherzellenelement der ersten Speicherebenenflache an das entsprechende der Speicherzellenelemente an jeder der zweiten Speicherebenenflächen angekoppelt ist, so daß eine Informationsübertragung zwischen der ersten Speicherebenenfläche und der zweiten Speicherebenenfläche stattfinden kann.

   7· Datenverarbeitungsvorrichtung unter Verwendung einer Speichervorrichtung, gekennzeichnet durch einen Speicher mit einer ersten Speicherebenenfläche, die eine Anzahl von Speicherzellenelementen aufweist, und mit mehreren zweiten Speicherebenenflächen, die jeweils mehrere leistungslose Speicherzellenelemente aufweisen, wobei das betreffende Speicherzellenelement in der ersten Speicherebenenfläche mit dem betreffenden Speicherzellenelement in der entsprechenden zweiten Speicherebenenfläche verbunden ist, durch mehrere erste Wählleitungen, die zum Anwählen des Speicherzellenelements in der ersten Speicherebenenfläche mit dieser verbunden sind, durch mehrere zweite Wählleitungen, die zum Anwählen der zweiten Speicherebenenfläche mit dieser verbunden sind, und durch eine Steuerschaltung zum selektiven Erregen der ersten und zweiten Wählleitungen zwecks Durchführung einer Datenübertragung zwischen einem ausgewählten der Speicherzellenelemente der ersten Speicherebenenfläche und einem betreffenden der Speicherzellenelemente in der angewählten zweiten Speicherebenenfläche.

   8. Vorrichtung nach Anspruch J, dadurch gekennzeichnet, daß die ersten und zweiten Speicherebenenflächen jeweils in mehrere Blöcke unterteilt sind, und daß eine Datenübertragung zwischen ersten und zweiten Speicherebenenflächen für jeden Block getrennt stattfindet.

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   9« Vorrichtung nach Anspruch 7, dadurch g e k e η η ζ e lc hri e t, daß die Speicherzellenelemente in der ersten Speicherebenenfläche in 1:1-Entsprechung in bezug auf die Speicherzellenelemente jeder zweiten Speicherebenenfläche angeordnet sind.

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