DE2634095C2 - Verfahren zur Abflachung und Einebnung von Stufen auf der Oberfläche einer integrierte Schaltungen aufweisenden Halbleiterscheibe - Google Patents

Verfahren zur Abflachung und Einebnung von Stufen auf der Oberfläche einer integrierte Schaltungen aufweisenden Halbleiterscheibe

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Description

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Die Erfindung bezieht sich auf ein Verfahren nach dein Oberbegriff des Patentanspruchs 1.
Bei der Herstellung integrierte Schaltungen läßt es sich insbesondere im Verlauf von Ätzprozesses nicht vermeiden, daß auf der Chipoberfläche ein Stufen und Kanten enthaltender Schichtaufbau entsteht. Die dabei vorhandenen Höhenunterschiede sind zwar gering im Vergleich zur lateralen Ausdehnung der Strukturen; sie js können bei nachfolgenden Abscheidungs- und Aufdampfungsprozessen dennoch zu einer mangelhaften Bedeckung der Kanten und/oder der im allgemeinen steil abfallenden Begrenzungsflächen (Flanken) der entstandenen Stufen führen. Besteht ein Folgeprozeß beispielsweise aus einer Abscheidung einer dielektrischen Schicht, so können an schlecht bedeckten Kanten elektrische Durchbrüche auftreten; werden andererseits Leiterbahnen über die Kanten geführt, so können diese eingeschnürt oder ganz unterbrochen sein. Es treten also Fehler auf, die zum Ausfall eines Bauelements und sogar der ganzen integrierten Schaltung führen können.
Zur Verringerung der Nachteile der in der Fachwelt auch unter dem Begriff »Steilkantenproblem« bekannten Erscheinung wurden bereits mehrere Lösungsmöglichkeiten vorgeschlagen.
Verrundung der Kanten oder Schrägung der Flanken insbesondere der Oxidkanten durch Ätzen in erwärmter gepufferter Flußsäure: Dadurch wird jedoch der Platzbedarf einer Schaltung vergrößert. Beheizen des Substrats während des Aufdampfens: Man läuft dabei Gefahr, Verunreinigungen in die Schicht einzubauen. Neben dem größeren apparativen Aufwand ist auch die damit erzielte grobkörnige Struktur des als Leiterbahn verwendeten Aluminiums nachteilig. Man bekommt Schwierigkeiten mit der Fotolackhaftung und Ätzung. Einebnen von Stufen durch die sogenannte »Reflow-Technik«.
Ein derartiges Verfahren ist in der DE-OS 20 40 180 beschrieben. Dabei wird auf eine Stufen enthaltende Oberfläche eines Halbleitermaterials zunächst eine Isolierschicht, z. B. Siliziumoxid, aufgetragen und in Gegenwart eines Glasbildners, z. B. Phosphor, soweit erhitzt, daß sich die steilen Begrenzungsflächen durch plastisches Fließen mindestens im Kantenbereich abrunden.
Die üafür erforderliche hohe Phosphorkonzentration führt zu Schwierigkeiten, da diese Schicht sehr feuchtigkeitsempfindlich ist. Außerdem wird die Justierung einer Folgemaske erschwert, da durch das zerlaufende Glas auch die Justiermarken nicht mehr deutlich sichtbar sind. Beim Ätzen ζ. B. von Kontaktfenstern wird durch die hohe Ätzrate des Phosphorglases eine starke Unterätzung bewirkt Zusammenfassend ist zu sagen, daß alle diese Lösungsmöglichkeiten noch nicht in befriedigender Weise zu einer Beseitigung der Ausfallursachen geführt haben.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Abflachung und Einebnung der genannten Stufen anzugeben, das die durch steile Stufen bedingten Schwierigkeiten vermeidet, insbesondere das Reißen einer nachfolgend aufgebrachten Schicht.
Diese Aufgabe wird durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst
Weiterbildungen der Erfindung gehen aus den in den Unteransprüchen enthaltenden Merkmalen hervor.
Bei dem erfindungsgemäßen Verfahren wird somit die Stufen und Kanten enthaltende Oberfläche einer strukturierten Halbleiterscheibe mit einer Deckschicht überzogen, die eine sogenannte KE-Lösung enthält. Die KE-Lösung besteht aus Kieselsäureäthylester gelöst in einem organischen Lösungsmittel und einer bestimmten Menge Wasser. Auf die Zusammensetzung dieser Lösung wird weiter unten noch eingegangen. Beim Abschleudern einer Halbleiterscheibe entsteht aus einer solchen Lösung eine Siliciumdioxidschicht Infolge der Zähigkeit der Lösung wird nun bei der strukturierten Halbleiterscheibe an den Kanten und steilen Begrenzungsflächen einer Stufe etwas mehr Siliciumdioxid abgeschieden als an den glatten Teilen der Oberfläche. Das führt zu einer nachträglichen Abflachung und Einebnung der Stufen, jetzt aber ohne Platzverlust für die Schaltung.
Beim Aufbringen von Leiterbahnen, beispielsweise durch einen Aufdampfprozeß, geht diesem meist eine pyrolytische Abscheidung von Siliciumdioxid voraus, um eine galvanische Trennung zwischen den Bauelementen und der darüber liegenden Leiterbahnebene zu erreichen. Dadurch wird man bei der Führung der Leiterbahnen frei von der Anordnung der darunterliegenden Bauelemente. Die Verbindung zu bestimmten Bauelementen durch das trennende Oxid wird über Kontaktfenster ausgeführt. Es ist nun zweckmäßig, die Abflachung und Einebnung von vorhandenen Stufen bereits vor der Abscheidung des pyrolytischen Oxids vorzunehmen. An steilen Stufen und scharfen Kanten bilden sich nämlich sogenannte Wülste, die nachträglich durch die KE-Lösung auch nicht mehr völlig ausgeglichen werden können. Sind hingegen die Stufen bereits vor der Abscheidung eingeebnet, so schmiegt sich das abgeschiedene Oxid dieser Struktur völlig an, und es bestehen keinerlei Steilkantenprobleme bei einer nachfolgenden Aluminiumbedampfung.
Nachfolgend wird die Erfindung anhand einiger bevorzugter Ausführungsbeispiele beschrieben. Dabei wird auch auf die Zeichnung Bezug genommen.
Ein erstes Ausführungsbeispiel der Erfindung (Fig. 1) betrifft insbesondere die Herstellung einer Leiterbahnebene bei einer MOS-Transistoren enthaltenden integrierten Schaltung. Beim Silicongate-Prozeß besteht
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das Problem, Aluminiumleiterbahnen über Stufen von Feldoxid und polykristallines Silicium zu führen. In F i g. 1 ist die kritische Schichtstruktur dargestellt. Sie entsteht auf folgende Weise. Das Siliciumgrundmaterial 1 wird thermisch oxidiert. Dabei entsteht eine 0,1 bis 1,2 μπι dicke Feldoxidschicht 2, in die nut Hilfe der Fotolacktechnik aktive Bereiche 3 ausgeätzt werden (Fig. la). Durch einen weiteren Gjridationsprozeß werden die freiliegenden Teile der Siliciumoberfläche, das sind die aktiven Zonen, mit einer weiteren Siliciumdioxidschicht, dem Gateoxid 4, verschen. Darüber wird «ine in der Regel etwa 0,5 μπι dicke polykristalline Siliciumschicht 5 abgeschieden (F i g. 1 b). Durch einen Maskierungs- und Ätzvorgang wird das polykristalline Silicium 5 strukturiert. Die zurückbleibenden polykrista'linen Siliciumflächen nehmen zwei verschiedene Funktionen im Aufbau des Schaltkreises ein. Auf dem Feldoxid 2 verlaufende Teile des polykristallinen Siliciums 5a (F i g. 1 c, F i g. 1 d) haben die Aufgabe von Leiterbahnen, während Teilstücke 56 von polykristallinem Silicium auf dem Gatcoxid 4 die Metallelektrode eines MOS-Transistors darstellen. In F i g. Ic ist das Gateoxid, das in F i g. Ib auch Drain- und Sourcezone 6 bzw. 7 bedeckt, bereits abgenommen und die Diffusion durchgeführt Dabei geht auch ein Teil des Feldoxids (wie in F i g. Ic angedeutet) verloren. F i g. Ic stellt nun denjenigen Zustand dar, der vorliegt, wenn pyrolitisches Oxid abgeschieden werden soll, um die Diffusionszonen sowie die polykristallinen Siliciumbahnen von der aus Aluminium bestehenden Leiterbahnschicht zu trennen. Die Bedeckung der vorhandenen steilen Stufen durch Oxid ist schwierig und nicht zuverlässig zu erreichen. Wird jedoch in diesem Stadium erfindungsgemäß KE-Lösung aufgebracht, so entsteht als Deckschicht eine erste Oxidschicht 8, die die Stufen ausfüllt und die Kanten sowie die steil abfallenden Begrenzungsflächen der Stufen bedeckt (F i g. Id). Eine anschließende Abscheidung von S1O2 ist problemlos. Da sich dabei keine Wülste ausbilden und die Begrenzungsflächen durch diesen Vorgang abgeschrägt werden, ist auch das Aufdampfen von Aluminium mit den gängigen Methoden problemlos.
Die Mehrebenenverdrahtung, das heißt das Überkreuzen von Aluminiumleiterbahnen in mindestens zwei übereinanderliegenden Ebenen, hat sich bisher nicht
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35 durchgesetzt, da sich beim Beschichten von Aluminiumleitbahnen der unteren Ebene mit S;O2 starke Wülste an den Aluminiumkanten bilden. Dies kann durch Einebnen mit KE-Lösung verhindert werden.
Auch beim Aufbringen von Abdeckoxid auf bereits vorhandene Leiterbahnen, wodurch hauptsächlich ein mechanischer Schutz der Chipoberfläche erreicht werden soll, bestehen ähnliche Probleme. Vorherige Einebnung mit KE-Lösung kann auf vorteilhafte Weise die Stabilität der Deckoxidschicht unrt damit deren Schutzfunktion gegen Umgebungseinflüsse erhöhen.
Die Anwendung von KE-Lösung bringt keinen nennenswerten Mehraufwand mit sich. Sie wird mit einer in jedem Halbleiterlabor vorhandenen Fotolackschleuder aufgebracht. Die KE-Lösung ist billig und einfach zu handhaben. Versuche haben ergeben, daß sie auf diese Weise frisch aufgebrachte SiO2-Deckschicht keiner Temperatur bei erhöhten Temperaturen (T> 8000C) bedarf. Im Gegenteil, die Temperung würde den ausgleichenden Effekt der zusätzlich aufgebrachten Deckschicht vermindern. Auch verbietet sie sich bei den letztgenannten beiden Ausführungsbeispielen. Offensichtlich reicht die Temperaturerhöhung während der SiO2-Abscheidung aus.
Die verwendete KE-Lösung besteht aus Kieselsäureäthylester, der unter Zusatz von Wasser in einem organischen Lösungsmittel gelöst ist. Als Hydrolysebeschleuniger gelangt zweckmäßig ausschließlich 0,1 N H NO3 zur Anwendung.
Die Zusammensetzung der KE-Lösung kann in relativ weiten Grenzen verändert werden. Als organisches Lösungsmittel eignet sich Propanol-2. Besonders gute Ergebnisse lassen sich mit einer Lösung erzielen, die Kieselsäureäthylester, Propanol-2 und 0,1 N HNO3 in einem Volumenverhältnis von 3:6:2 enthält Die Verdünnung der Lösung ist eingeschränkt durch die Bedingung daß noch ausreichend dicke Deckschichten ausgebildet werden. Andererseits werden bei zu konzentrierten Ansätzen die Deckschichten zu dick, so daß sie unter Umständen reißen. Naturgemäß wird an den steil abfallenden Begrenzungsflächen der Stufen die aufgebrachte Oxidschicht dicker sein, es besteht daher dort die größte Gefahr der Rißbildung. Zweckmäßig kann diese Rißbildung durch Zusatz von Glasbildnern, wie z. B. Bleisalzen, zur KE-Lösung vermieden werden.
Hierzu 1 Blatt Zeichnungen

Claims (4)

Patentansprüche:
1. Verfahren zur Abflachung und Einebnung von Stufen auf der Oberfläche einer integrierte Schaltungen aufweisenden Halbleiterscheibe, bei dem auf dieser eine ausgleichende Deckschicht aufgebracht wird, dadurch gekennzeichnet, daß auf die Oberfläche der Halbleiterscheibe eine Lösung von Kieselsäureäthylester in einem organischen Lösungsmittel und Wasser aufgebracht wird und daß ι ο die Lösung durch Abschleudern von der Oberfläche der Halbleiterscheibe zu einer aus Siliciumdioxid bestehenden Deckschicht zersetzt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß eine Lösung verwendet wird, welche als Hydrolysebeschleuniger0,1 N HNO3 enthält.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als organisches Lösungsmittel Propanol-2 verwendet wird.
4. Verfahren nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß das Verhältnis von Kieselsäureäthylester: Propanol-2 :0,1 N HNO3 in der Lösung gleich 3:6:2 Volumenteile beträgt.
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Cited By (2)

* Cited by examiner, † Cited by third party
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DE3345040A1 (de) * 1983-12-13 1985-06-13 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung einer eingeebneten, die zwei metallisierungen trennenden anorganischen isolationsschicht unter verwendung von polyimid
DE3421127A1 (de) * 1984-06-07 1985-12-12 Telefunken electronic GmbH, 7100 Heilbronn Verfahren zum herstellen einer halbleiteranordnung

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2040180B2 (de) * 1970-01-22 1977-08-25 Intel Corp, Mountain View, Calif. (V.St.A.) Verfahren zur verhinderung von mechanischen bruechen einer duennen, die oberflaeche eines halbleiterkoerpers ueberdeckende isolierschichten ueberziehenden elektrisch leitenden schicht

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3345040A1 (de) * 1983-12-13 1985-06-13 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung einer eingeebneten, die zwei metallisierungen trennenden anorganischen isolationsschicht unter verwendung von polyimid
DE3421127A1 (de) * 1984-06-07 1985-12-12 Telefunken electronic GmbH, 7100 Heilbronn Verfahren zum herstellen einer halbleiteranordnung

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