DE2627713A1

DE2627713A1 - Schaltungsanordnung zur feststellung der identitaet zwischen zwei bit-impulszuegen

Info

Publication number: DE2627713A1
Application number: DE19762627713
Authority: DE
Inventors: Charles Alphonse Von Roesgen
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1975-06-23
Filing date: 1976-06-21
Publication date: 1977-01-13
Also published as: SE7606800L; BR7604003A; BE843161A; DE2627713C2; FR2317813A1; SE423469B; GB1541870A; CA1076216A; NL7606711A; US3959589A; AU501041B2; FR2317813B1; AU1500376A

Description

BLUMBACH · WESER · BERGEN · KRAMER

PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN

Postadresse München: Patentconsull 8 München 60 Radeckestraße 43 Telefon (089) 8S360.5/883604 Telex 05-212313 Postadresse Wiesbaden: Patentconsull 62 Wiesbaden Sonnenberger Straße 43 Telefon (06121) 5'.2943/56199S Telex 04-186237

WESTERN ELECTRIC COIiPANY,

INCORPORATED ·

NEVi YORK (N.Y.) 10007 USA von Roesgen - 1

Schaltungsanordnung zur Feststellung der Identität zwischen zwei Bit-Impulszügen.

In einem digitalen Daten-Übertragungssystem, beispielsweise einem Zeitmultiplexsystem, sind typischerweise an verschiedenen Stellen des Systems Schaltungen angeordnet, welche die Bit-Synchronisation der von dem System verarbeiteten digitalen Daten erzielen sollen. Die digitalen Daten bestehen allgemein aus einer Mehrzahl von "Wörter" der Information, und ein Wort besteht aus einer Anzahl von Bits, die von dem System als eine Einheit behandelt v/erden. Für ein gegebenes Format sind gewöhnlich eine feste Anzahl von Bits in jedem Wort vorhanden. Häufig bildet eine vorbestimmte Anzahl von Worter einen "Datenrahmen". Bei der gegebenen Nomenklatur hängt der digitale Dateninhalt oft davon ab, wo die Daten innerhalb des Systems angeordnet

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München: Kramer · Dr. Weser · Hirsch — Wiesbaden: Blumbach · Dr. Bergen · Zwirner

sind. Um diese semantischen Hindernisse zu vermeiden, wird der allgemeinere Ausdruck "Bitstrom" benutzt, um eine Mehrzahl von Bits zu beschreiben, wo immer auch die Bits in dem System angeordnet sind. In einer bestimmten Art von Synchronisier-Schaltungsanordnung ist es bekannt, eine vorbestimmte Synchronisier-Bitsequenz in dem Bitstrom einzufügen. Eine Synchronisier-Schaltung stellt die An- oder Abwesenheit der vorbestimmten Sequenz fest und bestimmt, ob die Synchronisation erzielt wurde oder fehlt.

Eine zweite Art von Synchronisier-Schaltungsanordnung weist eine Einrichtung zum Vergleich zweier Bitströme auf. Bekannte Synchronisier-Schaltungen mit Vergleich von Bitströmen speichern gewöhnlich einen Bitstrom in einem Pufferspeicher und vergleichen einen zweiten Bitstrom bitweise mit dem ersten Bitstrom. Wenn eine vorbestimmte Anzahl von aufeinanderfolgenden Bits übereinstimmen, wird Synchronisation angenommen. Andernfalls wird angenommen, daß die Synchronisation fehlt.

Eine Betriebsüberwachungs-Schaltung in einem digitalen Zeitmultiplex-Nachrichtensystem überbrückt gewöhnlich jeden Multiplexer und Demultiplexer, um die jeweiligen binären Ein- und Ausgangssignale zu prüfen. Bekannte Überwachungs-Schaltungen weisen Zähleinrichtungen zur Erzielung der Bitsynchronisation zwischen den beiden binären Signalen auf, und

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Bitsynchronisation wird angenommen, wenn eine vorbestimmte Anzahl von aufeinanderfolgenden Bits übereinstimmen. Bekannte Überwachungs-Schaltungen weisen aber typischerv/eise einen schlechten Wirkungsgrad mit Bezug auf die erforderliche Zeit .zur Erzielung der Bitsynchronisation auf.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltung zur Feststellung der Identität zwischen zwei Bit-Impulszügen gemäß dem Oberbegriff des Anspruchs 1 so auszugestalten, daß die Bitübereinstimmung besser und sicherer festgestellt wird.

Die gestellte Aufgabe wird aufgrund der Maßnahmen des Hauptanspruches gelöst und durch die Merkmale der Unteransprüche weiterentwickelt bzw. ausgestaltet.

Bei der Erfindung ist eine Schaltung zur Feststellung der Identität zwischen Bit-Impulszügen vorgesehen, die eine Einrichtung zum Vergleich jedes aufeinanderfolgenden Bits eines Bit-Impulszuges mit den Bits in einer'Mehrzahl von Bitpositionen aufweist, dabei entspricht das Bit in jeder Position Bits in aufeinanderfolgenden Positionen in einem anderen Bit-Impulszug, und zwar für jedes Bit des ersten Bit-Impulszuges, und es ist eine Einrichtung zur Feststellung darüber vorgesehen, daß keine Vergleichsübereinstimmung mit Bits in allen Bitpositionen vorliegt, außer einer Übereinstimmung.

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In einer bevorzugten Ausführungsform der Erfindung weist die Schaltung eine Einrichtung zum Vergleich einer Mehrzahl von Bits eines ersten Bitstromes mit einem einzelnen Bit eines zweiten Bitstromes auf. Die Vergleichseinrichtung liefert ein Übereinstimmungs-oder Nichtübereinstimmungs-Vergleichssignal, und dieses Signal wird über eine Betätigungsschaltung an einen Speicher gegeben, der eine Mehrzahl von Register aufweist. In Abhängigkeit von jedem Nichtübereinstimmungs-Signal wird einer der Speicherregister gesetzt. Aufeinanderfolgende Bits des zweiten Bitstromes werden in ähnlicher Weise individuell mit einer Mehrzahl von Bits des ersten Bitstromes verglichen und wenn alle, außer einem Speicherregister gesetzt sind, ist die Synchronisation erzielt. Andernfalls wird das Fehlen der Synchronisation angezeigt. Nach erzielter Synchronisation wird der Vergleich der Bitströme fortgeführt, um 'jede nachfolgende Bit-Fehlübereinstimmung festzustellen und einen Fehler unter der Mehrzahl der Bitströme anzuzeigen.

Eine bevorzugte Ausführungsform der Erfindung wird nunmehr unter Bezugnahme auf die Zeichnung beschrieben. Dabei zeigt:

Fig. 1 eine erste Ausführungsform der Erfindung,

Fig. 2 einen Bitstrom zur Erläuterung der Wirkungsweise der Ausführungsform nach Fig. 1,

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Fig. 3a bis 3f ausgewählte logische Signale mit Bezug auf die Ausführungsform nach Fig. 1, wenn der Bitstrom nach Fig. 2 angelegt wird.

Allgemein gesprochen dient die Schaltung nach Fig. 1 zur Erzielung der Synchronisation^{1111 er}einer Vielzahl von identischen Bitströmen. Ein erster Bitstrom A1 wird in Serie an die A1-Bitstromklemme 110 einer Synchronisier-Schaltung 100 angelegt. An einer A1-Taktpulsklemme 130 liegt ein Bit-Taktpuls an und in Abhängigkeit von diesem wird der A1-Bitstrom in einen Serienspeicher 10 übernommen, in welchem N-Bits des Bitstromes gespeichert werden. Die N-Bits des AI-Bitstroines werden dann parallel auf die jeweiligen ersten Eingänge eines Vergleiches 20 gegeben. Danach wird ein Synchronisations-Betätigungssignal an eine Synchronisations-Betätigungsklemme 150 zum Anlauf der Synchronisier-Schaltung 100 gegeben. Ein zweiter Bitstrom A2 liegt seriell an einer A2-Bitstromklemme 120 an und wird gemeinsam an alle jeweiligen zweiten Eingänge des Vergleichers 20 gegeben. Jedes Bit des A2-Bitstromes wird so gleichzeitig mit den N-Bits des A1-Bitstromes verglichen. Unter Verwendung negativer logischer Schaltungen v/erden die Ausgangssignale des Vergleichers 20 zusammen mit den Ausgangssignalen eines Umlaufspeichers 40 NAND-Glieder oder Nicht-Und-Gliedern in einer Vergleicher-Betätigungsschaltung 30 zugeführt. Die Ausgangssignale der Vergleicher-Betätigungsschaltung 30 wer-

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-βgeraeinsam an eine Signalsteuerschaltung 80 gegeben und getrennt an jeweilige Speicherregister des Umlaufspeichers 40. Die Register werden entsprechend einem vorbestimmten Ausgangssignal der Vergleicher-Betätigungsschaltung 30 individuell gesetzt. Wenn alle, außer einem Speicherregister gesetzt sind, ist Synchronisation erzielt und ein Gut-Synchronisier-Signal kann an einer Gut-Synchronisierklemme 160 der Steuerschaltung 80 abgegeben werden. Andernfalls hat die Synchronisier-Schaltung 100 das Fehlen der Synchronisation festgestellt und liefert ein Außer-Synchronisations-Signal überdie Steuerschaltung 80 an die Klemme 160. Daraufhin kann, als Ergebnis einer Zufallsbedingung, beispielsweise Rauschen bei der Bitstromklemme, welche ein Bit in dem Bitstrom verändert hat, ein Ausgangssignal der 7ergleichs-Betätigungsschaltung 30 vorgesehen sein, um die verbleibenden Register des Speicherregisters zu setzen. In Abhängigkeit davon wird ein Fehlersignal an eine Fehlerklemme 170 gegeben.

Die Synchronisation wird schneller zwischen einer Mehrzahl von Bitströmen erzielt, als es bisher mit bekannten Einrichtungen möglich war. Im Maße, wie die Anzahl der A1-Bits zunimmt, die in dem sequentiellen Speicher 10 gespeichert sind, d.h., im Maße, wie N zunimmt, nimmt die relative Anzahl der A2-Bits, die im Mittel zur Erzielung der Synchronisation verglichen werden müssen, ab. Wenn beispielsweise

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der Speicher 10 nur zwei Bits des A1--Bitstromes speichert, d.h., wenn N = 2, müssen im Durchschnitt drei A2-Bits damit verglichen werden, um Synchronisation zwischen den beiden Bitströmen zu erzielen. Wenn N = 4, müssen vier A2~Bits verglichen werden, wenn N = 8, sind es fünf A2-Bits, und wenn N = 16, sind es sechs A2-Bits, die verglichen werden müssen.

Die N-Bits des A1-Bitstromes, die an der Klemme 110 anliegen, werden in einer wiederholten Sequenz in Flipflops 11-1 bis 11-N des Serienspeichers 10 über, einen N-Teiler 9 in Abhängigkeit von den an der Klemme 130 anliegenden A1-Taktimpulsen gespeichert. Ein A1-Bit verbleibt in einem speziellen Flipflop während N-Taktimpulse, wonach dieses Bit von einem anderen A1-Bit überschrieben wird, welches N+1 Bitpositionen später in dem Bitstrom vorkommt. Die Flipflops stellen statische Stellen dar, und die in diesen Stellen ge-

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speichert Bits können als in einem umlaufenden Muster von Bitpositionen enthaltend betrachtet werden, in welchem das Bit in jeder Position nacheinander den Bits in aufeinanderfolgenden Positionen des A1-Bitstromes, entspricht. Die gespeicherten A1-Bits werden parallel von dem Serienspeicher 10 über Leitungen 12-1 bis 12-N an die jeweiligen ersten Eingänge von exklusiven NOR-Gliedern 21-1 bis 21-N im Vergleicher 20 gegeben. Das einleitende Synchronisation-Betätigungssignal wird dann an die Synchronisations-Betätigungsklemme 150 gegeben und über eine Leitung 89 und ein logi-

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sches NOR-Glied 86 an den Löscheingang eines Flipflops 88 in der Signalsteuerschaltung 80 gegeben. Das Betätigungssignal wird auch von dem Glied 86 über eine Leitung 8070 gemeinsam an Löscheingänge der Speicherregister 71-1 bis 71-N in dem Umlaufspeicher 40 gegeben.

Jedes Bits des A2-Bitstromes, anliegend an der Klemme 120, wird gleichzeitig an alle jeweiligen zweiten Eingänge der exklusiven NOR-Glieder 21-1 bis 21-N angelegt. Dabei wird ein einzelnes Bit des A2-Bitstromes gleichzeitig mit allen N-Bits des A1-Bitstromes verglichen. Ein Ausgangssignal eines exklusiven NOR-Gliedes wird über eine jeweilige Lei-

ist tung der Leitungen 23-1 bis 23-N geliefert undlDeispielsweise ein logisches Einssignal für jedes A1-Bit, welches mit dem A2-Bit übereinstimmt. Andernfalls ist das Ausgangssignal beispielsweise ein logisches Nullsignal, welches eine Fehlübereinstimmung zwischen dem jeweiligen A1-Bit und A2-Bit anzeigt.

In dieser Verbindung muß festgestellt werden, daß eine Übereinstimmung wenig positioneile Information bezüglich der Synchronisation zwischen den A1- und A2-Bitströmen liefert. Ungeachtet dieser Tatsache nehmen bekannte SynchronisierSchaltungen die Synchronisation an, wenn die Übereinstimmung einer vorbestimmten Anzahl von aufeinanderfolgenden Bits festgestellt ist. Andererseits liefert eine Fehlüberein-

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Stimmung eine sicherere positionelle Information darüber,, daß die Ströme außer Synchronisation angenommen werden müssen. Demgemäß wird die nachfolgende Einzelbeschreibung leichter verständlich, wenn diese von dem Gesichtspunkt der Bit-Fehlübereinstimmungen und nicht der Bit-Übereinstimmungen studiert wird.

Die Ausgangssignale des Vergleichers 20 werden nachfolgend an die jeweiligen ersten Eingänge von NAND-Gliedern (Nicht-Und-Glieder) 31-1 bis 31-N der Vergleicher-Betätigungsschaltung 30 verbunden. Die Ausgangssignale des Umlaufspeichers 40 werden an die jeweiligen zweiten Eingänge der NAND-GIieder gegeben, um das nächste angrenzende Speicherregister in umlaufender Weise zu steuern, wie nachfolgend beschrieben wird. Die Ausgangssignale der Vergleicher-Betätigungsschaltung 30 werden über Leitungen 36-1 bis 36-N gemeinsam an die Steuerschaltung 80 gegeben und über einen Wählschalter 60 über Leitungen 67-1 bis 67-N an jeweilige D-Eingänge der Speicherregister 71-1 bis 71-N. Trotz des von dem Umlaufspeicher 40 an die jeweiligen zweiten Eingänge der NAND-Glieder der Vergleicher-Betätigungsschaltung 30 gegebenen logischen Signale führt so ein logisches Null-Fehlübereinstimmungssignal dazu, daß ein jeweiliger Speicherregister gesetzt wird. Im einzelnen wird das Fehlübereinstimmungssignal von dem Vergleicher 20 über ein jeweiliges NAND-Glied der Vergleicher-Betätigungsschaltung 30, wo es inver-

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tiert wird, an das jeweilige Speicherregister weitergegeben. In Abhängigkeit von dem Fehlübereinstimmungssignal und einem A2-Taktimpuls an der Klemme 140 wird das Speicherregister gesetzt und liefert ein logisches 1-Ausgangssignal an- eine entsprechende Leitung 76-1 bis 76-N. Dabei wird ein nächstes, benachbartes NAHD-Glied der Vergleicher-Betätigungsschaltung 30 gezwungen, ein Fehlübereinstimmungssignal an das entsprechende Speicherregister zu liefern, wenn das nächste A2-Bit verglichen wird. Demgemäß wird ein Speicherregister selbst dann gesetzt, wenn der Vergleicher darauffolgend Bitsübereinstimmungen anzeigt. Wenn alle, außer einem Speicherregister gesetzt sind, ist Synchronisation erreicht.

Gewöhnlich wird ein Gut-Synchronisationssignal gegeben, nachdem die Synchronisation erzielt ist. Dieses Signal braucht jedoch nicht unmittelbar nach erzielter Synchronisation gegeben werden. Das Gut-Synchronisations signal kann vielmehr in bestimmter ¥eise verzögert und dann gegeben werden. Die speziell verwendete Schaltungsanordnung muß die konstruierte Handelsausführung unter einer Anzahl von Parametern berücksichtigen, beispielsweise erstens die Zeitverzögerung zwischen Synchronisationsherstellung und Signalgebung und zweitens die Kosten der Einrichtung für Feststellung und Signalgebung unmittelbar nach Erfüllung der Synchronisation.

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In Fig. 1 wird das Gut-Synchronisationssignal verzögert, bis alle Speicherregister gesetzt sind, außer dem vorbestimmten Speicherregister 71-(N-1), welches nicht gesetzt wird, wenn ein Zustand von der Steuerschaltung 80 in einer nun zu beschreibenden Weise festgestellt wird. Die Leitungen 36-1 bis 36-(N-1) sind gemeinsam mit den jeweiligen Eingängen von NAND-Gliedern 81 der Steuerschaltung 80 und mit Schaltern 61-1 bis 61-(N-1) des Wählschalters 60 verbunden. Ferner ist die Leitung 36-N gemeinsam verbunden mit einem ersten Eingang eines NOR-Gliedes 83, eines Inverters 82 und mit dem Wählschalter 61-N verbunden. Ein Ausgang des NAND-Gliedes 81 ist gemeinsam mit einem zweiten Eingang des NOR-Gliedes 83 und mit den jeweilig ersten Eingängen von NOR-Gliedern 84 und 85 verbunden. In Abhängigkeit von dem Zustand, daß alle Speicherregister, außer dem Speicherregister 71-(N-1), gesetzt sind, wird ein Gut-Synchronisationssignal durch das Flipflop 88 an die Gut-Synchronisationsklemme .160 gegeben. Gleichzeitig wird das Komplement des Gut-Synchronisationssignals, als Modesignal bezeichnet, vom Flipflop 88 über die Leitung 8060 zum Wählschalter 60 gegeben. In Abhängigkeit von diesem Modesignal wird das Ausgangssignal eines Speicherregisters über den Wählschalter an einen Eingang eines nächsten angrenzenden Speicherregis'ters gegeben. Dabei wird der Eingang eines Speicherregisters von einem Ausgang der Vergleicher-Betätigungsschaltung 30 isoliert. Danach werden die A1- und A2-Bitströme im Hinblick

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auf den erwähnten Störzustand, der einem Verlust an Synchronisation gleicht, überprüft. Der Verlustzustand wird über das NAND-Glied 81, den Inverter 82, das NOR-Glied 84 und das Flipflop 87 in Abhängigkeit von einem Ausgangssignal der Vergleicher-Betätigungsschaltung 30 festgestellt, welche aber wegen der Isolierung durch den Schalter 60 alle Speicherregister nachfolgend auf ein Gut-Synchronisationssignal setzen würde, welches an der Klemme 160 vorgesehen war. Daraufhin wird ein Fehlersignal von dem Flipflop

87 an die Fehlerklemme 170 gegeben.

Andererseits kann ein Gut-Synchronisationssignal durch die Steuerschaltung 80 unmittelbar auf den Erhalt der Synchronisation unter einer Vielzahl von Bitströmen gegeben werden. Im einzelnen können eine Mehrzahl von nicht dargestellten . logischen Gattern 81 und 83 der Steuerschaltung 80 zur Feststellung angeordnet sein, ob alle, außer einem Speicherregister gesetzt sind. Der Ausgang jedes Gatters 83 wird über ein nicht gezeigtes ODER-Glied an den D-Eingang des Flipflops

88 gegeben. Dabei wird ein Gut-Synchronisationssignal an die Gut-Synchronisationsklemme 160 geliefert, sobald die Synchronisation erzielt ist, und die Signalgabe nicht verzögert, bis alle, außer einem Speicherregister gesetzt sind.

Nunmehr wird der umlaufbetrieb erläutert. Der Umlaufspeicher 40 weist einen Inverter 50, einen Wählschalter 60 und ein

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Speicherregister 70 auf. Eingangssignale an den umlaufenden Speicher 40 werden über Leitungen 36-1 bis 36-N an den jeweiligen Wählschalter 61-1 bis 61-N geliefert. Die einfach aufgebaute Logikschaltung jedes Wahlschalters weist NOR-Glieder 62 und NAND-Glieder 63 und 64 zum selektiven Schalten eines Eingangssignals an ein Speicherregister in Abhängigkeit von dem Anliegen oder Abwesendsein des Modesignals auf. Ein Ausgangssignalseines'Wahlschalters ist über jeweils eine Leitung 67-1 bis 67-N an einen D-Eingang eines, entsprechenden Speicherregisters verbunden. Das Wählschalter-Ausgangssignal wird über das Speicherregister in Abhängigkeit von einem A2-Taktsignal an der Klemme 140 weitergegeben. Die Klemme 140 ist gemeinsam mit den C- oder Taktimpulseingängen der Speicherregister verbunden. Ein Ausgangssignal eines Speicherregisters ist mit einem der Inverter 51-1 bis 51-N über jeweilige Leitungen 76-1 bis 76-N verbunden. Jeder Inverter ist so über eine Ausgangsleitung 53-1 bis 53-N des Umlaufspeichers mit dem jeweils nächsten benachbarten Eingang der Vergleicher-Betätigungsschaltung 30 verbunden. Indem ein Speicherregister, z.B. das Register 71-1, die Leitung 76-1, den Inverter 51-1, die Leitung 53-1 mit einem jeweiligen zweiten Eingang des NAND-Gliedes 31-(1+1) verbunden wird, und indem eine Umwickeleinrichtung gebildet wird, in welcher das Speicherregister 71-N mit dem NAND-Glied 31-1 verbunden ist, wird der Umlaufbetrieb der Verbindung der Ausgangssignale des Umlaufspeichers 40 mit der Vergleicher-

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Betätigungsschaltung 30 gebildet.

Als weitere Hilfe beim Verständnis der Prinzipien der Erfindung ist ein Beispiel ausgewählter operativer Signale für die Ausführungsform nach Fig. 1 in den Fig. 3a bis 3f dargestellt. Ein erster sequentieller Bitstrom, beispielsweise der Bitstrom nach Fig. 2, wird an die AI-Bitstromklemme 110 angelegt. Unter der Annahme, daß der Serienspeicher 10 acht Bits speichern kann, d.h., N = 8, werden die in Fig. mit 1 bis 8 numerierten Bits jeweils in Flipflops 11-1 bis 11-8 gespeichert und parallel über Leitungen 12-1 bis 12-8 an jeweilige erste Eingänge des Vergleichers 20 gegeben. Danach wird ein einleitendes Prüfsignal, beispielsweise eine logische Null, an die Prüf synchronisierklemme 150 angelegt und zur Löschung des Flipflop 80 und der Speicherregister 71-1 bis 71-8 weitergegeben. Ein zweiter Bitstrom, der mit dem ersten Bitstrom identisch ist, aber außer-Synchronisation zu diesem liegt, wird serienmäßig an der A2-Bitstromklemme angelegt. Es sei angenommen, daß Bit Nummer 6, eine logische Null in Fig. 2, das Bit des A2-Bitstromes ist, welches gleichzeitig an der Klemme 120 anliegt.

Fig. 3a stellt die Ausgangssignale des sequentiellen Speichers 10, des VergMchers 20, der Vergleicher-Betätigungsschaltung 30 und der Inverter 50 in Abhängigkeit von der gestellten Annahme dar. Im einzelnen werden die Ausgangssignale des Ver-

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gleichers 20 über Leitungen 23-1 bis 23-8 an die jeweiligen ersten Eingänge der Vergleicher-Betätigungsschaltung 30 gegeben. Die Ausgangssignale der jeweiligen Speicherregister, die in Abhängigkeit von dem einleitenden Synchronisier-Betätigungssignal auf eine logische Null rückgesetzt worden sind, werden von dem Inverter 50 invertiert und liefern logische 1 Signale an die jeweiligen zweiten Eingänge der Vergleicher-Betätigungsschaltung 30. Die Ausgangssignale der Vergleicher-Betätigungsschaltung 30 werden über Leitungen 36-1 bis 36-8 weitergegeben. Da die in den Flipflops 11-1, 11-3» 11-4, 11-7 und 11-8 gespeicherten A1-Bits nicht mit der logischen Null des A2-Bits an der Klemme 120 übereinstimmen, werden die Speicherregister 71-1, 71-3, 71-4, 71-7 und 71-8 gesetzt, nachdem von dem Speicherregister die Anlage eines A2-Bittaktimpulses an der Klemme 140 festgestellt worden ist. Dabei wird das nächste angrenzende NAND-Glied der Vergleicher-Betätigungsschaltung 30 dazu gebracht, ein Fehlübereinstimmungssignal an das entsprechende Speicherregister zu geben, wenn der nächste A2-Bit verglichen wird, obwohl der Vergleicher 20 nachfolgend eine Übereinstimmung von jeweiligen Bits anzeigt.

Wie aus Fig. 3b hervorgeht, überschreibt das Bit 9 des A1-Bitstromes, als nächstes an der A1-Bitstromklemme 110 anliegend, den Inhalt des Flipflops 11-1 und daher das Signal auf der Leitung 12-1. Bit 7 des A2-Bitstromes ist der nächste

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A2-Bit, der an der Klemme 120 anliegt. In Abhängigkeit davon werden alle Speicherregister, außer 71-3 und 71-7 gesetzt. Um jedoch Synchronisation gemäß den Prinzipien der Erfindung zu erzielen, müssen alle Speicherregister, außer einem gesetzt sein. Demgemäß setzt sich der zuvor beschriebene Prozeß dahingehend fort, daß das Bit 10 des A1-Bitstromes den Inhalt des Flipflops 11-2 überschreibt, wie in Fig. 3c dargestellt. In Abhängigkeit davon werden alle Speicherregister gesetzt, außer den Registern 71-4 und 71-8. Der Prozeß geht nochmals weiter, wobei Fig. 3d die nächsten auf den gewählten Leitungen erscheinende Signale innerhalb der Synchronisier-Schaltung 100 zeigt. Schließlich wird die Synchronisation erzielt, wie in Fig. 3e illustriert. Dies bedeutet, daß alle Speicherregister, außer dem Speicherregister 71-2 gesetzt sind. V/enn die dargestellte Signalsteuerschaltung 80 nach Fig. 1 verwendet wird, wird ein Gut-Synchronisationssignal noch nicht an der Gut-Synchronisationsklemme 160 abgegeben, obwohl die Synchronisation erzielt worden ist. Vielmehr werden fünf weitere Bits in dem A1-Bitstrom empfangen, wie diese in Fig. 3f dargestellt sind, bevor die Steuerschaltung 80 feststellt, daß alle, außer einem, nämlich dem Speicherregister 71-7, gesetzt sind. In Abhängigkeit davon wird ein Gut-Synchronisationssignal an die Gut-Synchronisationsklemme 160 gegeben.

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Claims

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1. Schaltungsanordnung zur Feststellung der Identität zwischen Bit-Impulszügen,
gekennzeichnet durch eine Vergleichseinrichtung (10,20) zum Vergleich jedes aufeinanderfolgenden Bits des einen Bit-Impulszuges mit Bits in einer Mehrzahl von Bitpositionen, wobei das Bit in jeder Position progressive Bris in aufeinanderfolgenden Positionen eines anderen Bit-Impulszuges entspricht, und zwar ein Bit für jedes Bit des einen Bit-Impulszuges, und durch eine Feststelleinrichtung (30,40,80) zur Feststellung, daß eine Vergleichs-Fehlübereinstimmung aller Bits in allen Bitpositionen in der Mehrzahl der Bitpositionen außer einer stattgefunden hat.

München: Kramer - Dr. Weser · Hirsch — Wiesbaden: Blumbach · Dr. Bergen · Zwirner

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2. Schaltungsanordnung nach Anspruch 1,

dadurch gekennzeichnet, daß eine Schreibeinrichtung (9) zum Einschreiben aufeinanderfolgender Bits des anderen Bit-Impulszuges in aufeinanderfolgenden Stellen (11-1 bis 11-N) eines Speichers (10) in wiederholter Sequenz vorgesehen ist, damit diese Mehrzahl der Bit-Positionen in dem Speicher umläuft, und daß ein Speicher (40) eine Stelle (71-1 bis 71-N) entsprechend jeder Speicherstelle zur Speicherung von Fehlübereinstimmungs-Darstellungen mit Bezug auf Vergleiche zwischen einem Bit des einen Bit-Impulszuges und den Bits in den Speicherstellen (11-1 bis 11-N) aufweist und eine Zirkuli er einrichtung (30) zum Umlauf einer Fehlübereinstimmung-Darstellung sequentiell in dem Speicher (40) um eine Stelle pro Bit des einen Bit-Impulszuges besitzt.

3. Schaltungsanordnung nach Anspruch 2,

dadurch gekennzeichnet, daß eine Feststelleinrichtung (81,83) zur Feststellung vorgesehen ist, daß alle, außer einer bestimmten Speicherstelle Fehlübereinstimmungs-Darstellungen enthält.

4. Schaltungsanordnung nach Anspruch 2 oder 3,

dadurch gekennzeichnet, daß der Speicher (40) ein Verknüpfungsglied (31-1 bis 31-N) in der Leseeingangsschaltung (36-1 bis 36-N) zu jeder Speicherstelle (71-1 bis 71-N) aufweist,

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wobei ein Eingang des Verkniipfungsglied.es (53-N bis 53-(N-I)) für jede Speicherstelle (71-1 bis 71-N) mit einem Ausgang der früheren Speicherstelle (71-N bis 71-(N-I)) in der Umlauffolge angekoppelt ist, so daß eine Vergleichs-Fehlübereinstimmung-Darstellung umläuft.

5. Schaltungsanordnung nach einem der vorhergehenden Ansprüche 1 bis 4,

dadurch gekennzeichnet, daß eine Feststelleinrichtung (81, 82,85) zur Feststellung darüber vorgesehen ist, daß Fehlübereinstimmungsvergleiche mit allen Bitpositionen in der Mehrheit stattgefunden hat, um einen Fehler anzuzeigen.

6. Schaltungsanordnung zur Synchronisierung einer Mehrzahl von Bitströmen, gekennzeichnet durch eine Vergleichseinrichtung (30) zum Vergleich eines Bits eines ersten Bitstromes mit jedem Bit einer Mehrzahl von Bits eines zweiten Bitstromes und in Abhängigkeit von einer Fehlübereinstimmung zwischen diesen, zur Erzeugung jeweiliger Fehlübereinstimmungssignale,

durch einen Speicher (40) mit einer Mehrzahl von Registern (71-1 bis 71-N),

durch eine Ansprecheinrichtung (30), die auf die Vergleichseinrichtung anspricht und jedes Bit-Fehlübereinstimmungssignal über ein entsprechendes erstes Register des Speichers an ein zweites Register v/eitergibt,

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und durch eine Ansprecheinrichtung (81), die auf die Weitergabe anspricht und feststellt, ob alle Bit-Fehlübereinstimmungssignale durch alle, außer einem Register gelaufen sind.

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