DE2618550C2 - - Google Patents

Description

Die Erfindung bezieht sich auf ein Verfahren gemäß dem Oberbegriff des Patentanspruchs. Ein solches Verfahren ist aus "VALVO Berichte", Bd. XVI, Heft 3, März 1971, Seiten 65-78 bekannt. Bei diesem bekannten Verfahren wird erreicht, daß die Source- und Drain-Zone ohne jede Überlappung genau bis an die Grenzen der Gate-Elektrode heranreicht. Diese Wirkung wird dadurch hervorgerufen, daß mittels eines Ionenimplantationsschritts nach Aufbringen der Gate-Elektrode die zuvor durch Diffusion im Halbleiterkörper erzeugten Source- und Drain-Zonen jeweils so vergrößert werden, daß sie an die Grenzen der Gate-Elektrode heranreichen. Dies bedeutet aber, daß bei einer ursprünglichen Fehlausrichtung der Gate- Elektrode mittels der Ionenimplantation Zonen erzeugt werden, die den gleichen Leitungstyp wie die zuvor erzeugten Source- und Drain-Zonen haben.

Der Erfindung liegt die Aufgabe zugrunde, negative Auswirkungen von Fehlausrichtungen der Gate-Metallisierung an den Stellen, an denen das Gateoxid vom Gatemetall nicht bedeckt wird, zu kompensieren.

Erfindungsgemäß wird diese Aufgabe mit dem im kennzeichnenden Teil des Patentanspruchs angegebenen Merkmal gelöst.

Beim erfindungsgemäßen Verfahren wird ein Ionenimplantationsschritt durchgeführt, der in dem nicht von der Gate-Elektrode bedeckten, parallel zum Kanal verlaufenden Bereich zwischen der Source- und der Drain-Zone einen Leitungstyp hervorruft, der dem Leitungstyp der Source- und Drain-Zone entgegengesetzt ist. Dadurch wird auch bei einer anfänglichen Fehlausrichtung ein Kurzschluß verhindert und ein funktionsfähiges Bauelement erhalten. Anfängliche Fehlausrichtungen haben somit keine nachteiligen Auswirkungen mehr.

Die Erfindung wird nun anhand der Zeichnung beispielshalber erläutert. Es zeigt

Fig. 1 eine Teildraufsicht auf eine typische integrierte MOS-Schaltung mit charakteristischen Abmessungen,

Fig. 2 eine Schnittansicht der Schaltung von Fig. 1,

Fig. 3 eine vergrößerte Darstellung eines Teils von Fig. 1, wobei eine der Zellen genauer dargestellt ist und eine Fehlausrichtung der Gate-Elektrode erkennen läßt, und

Fig. 4 einen Schnitt längs der Linie 4-4 von Fig. 3.

Fig. 1 zeigt einen Teil einer typischen integrierten Metall-Oxid-Halbleiter-Schaltung der Art, wie sie ausführlicher in der US-Patentschrift 35 41 543 beschrieben ist. Obwohl eine solche integrierte MOS-Schaltung tausende einzelner aktiver Elemente enthalten kann, ist hier nur ein einziges solches Element im Detail dargestellt (in Fig. 1 mit 1 bezeichnet), um die Beschreibung nicht unübersichtlich zu machen. Der MOS-Transistor 1 ist in der Schnittansicht von Fig. 2 noch ausführlicher dargestellt, wo er die Source-Zone 2, die Drain-Zone 3, Kanal-Zone 4, die Gate-Elektrode 5 und die Gateoxidschicht 6 umfaßt. Da die Funktionsweise von MOS-Transistoren dem Fachmann bekannt ist, werden die Betriebsweise und die Merkmale solcher Transistoren nachstehend nur insoweit beschrieben, als es zur Erläuterung des Ausführungsbeispiels notwendig ist.

Zur Erläuterung wird angenommen, daß die Source-Zone 2 und die Drain-Zone 3 aus p-leitendem Material bestehen und daß der Hauptanteil des aus Silizium bestehenden Halbleiterkörpers 7 n-leitend ist, so daß man einen MOS-Transistor mit p-Kanal 4 erhält. Die noch zu beschreibenden Grundsätze lassen sich jedoch auf andere Halbleitervorrichtungen, einschließlich solcher mit n-Kanal, anwenden.

Wie aus Fig. 1 ersichtlich, bildet der MOS-Transistor 1 eine von vielen Zellen eines üblichen Festspeichers (ROM). Der Festspeicher wird durch eine Matrix aus eindiffundierten Bereichen 8 und Metallisierungsstreifen 9 gebildet. Die letzteren können bei der hier beschriebenen Ausführungsform aus nach üblichen Methoden abgeschiedenen und in Form eines Streifenmusters gebrachten dünnen Aluminiumschichten bestehen. An diese dünnen Aluminiumschichten sowie an den Source- und Drainzonen des MOS-Transistors werden nach üblichen Methoden elektrische Anschlüsse angebracht, und zwar an Stellen außerhalb des in Fig. 1 dargestellten Abschnitts des Halbleiterkörpers.

Bei der üblichen Herstellung von integrierten MOS-Schaltungen wird ein dünner Halbleiterkörper mit bestimmter Leitfähigkeit, z. B. der mit 7 in Fig. 2 bezeichnete Halbleiterkörper, zunächst z. B. durch eine dicke Oxidschicht maskiert und Oxid wird dann selektiv entfernt, so daß nur die Flächen freigelegt werden, in welche die Leitfähigkeit beeinflussende Störstoffe eindiffundiert werden sollen, z. B. die später die Source-Zone 2 und die Drain-Zone 3 ergebenden Bereiche 8. In den Halbleiterkörper 7 werden dann die gewünschten Störstoffe bei für eine solche Diffusion geeigneten Temperaturen eindiffundiert und nach Erzielung der gewünschten Eindringtiefe und Konzentrationen und erneutem Oxidwachstum über den Bereichen 8 wird der Halbleiterkörper 7 aus dem Diffusionsbereich entfernt. Eine als Feldoxid bezeichnete Isolierschicht 10 aus Siliziumoxid hat sich durch Oxidwachstum und Diffusionsvorgänge bei dem Verfahren gebildet, so daß nun eine ausreichend dicke Schicht vorliegt, wodurch bei späterer Aufbringung der dünnen Metallisierungsschichten ein beim normalen Betrieb des MOS-Transistors entstehendes elektrisches Feld den Betrieb von anderen Teilen des Halbleiterelements als demjenigen, wo die Isolierschicht absichtlich verdünnt wurde, z. B. im Bereich der Gateoxidschicht 6 von Fig. 2, nicht ungünstig beeinflussen kann.

In der dicken Isolierschicht 10 definiert ein Muster aus dünneren Gateoxidschichten 6 den Festspeicher. In üblicher Weise erfolgt dies durch Maskieren des Halbleiterkörpers 7 unter Freilassung nur solcher Flächen der Isolierschicht 10, in welchen eine Verdünnung erwünscht wird. Diese erfolgt durch Bedecken der Oberfläche mit Fotolack, nachfolgend Fotoresist bezeichnet, Belichtung mit ultraviolettem Licht durch eine Maske, welche das gewünschte Muster festlegt, und Entwicklung des Fotoresist. Der Halbleiterkörper 7 wird dann in üblicher Weise mit einem geeigneten Ätzmittel geätzt, bis die Isolierschicht bis herunter zur Hauptfläche des Siliziums entfernt wurde, wobei der entwickelte Fotoresist als Maskierung dient. Danach wird der Fotoresist entfernt und die dünne Gateoxidschicht 6 wird entweder durch Wachstum des Oxids an der Oberfläche oder durch Oxidabscheidung nach üblichen Methoden erhalten. Nach beendeter Bildung der dünnen Gateoxidschicht 6 ist die Vorrichtung zur Metallisierung bereit, die wiederum nach üblicher Weise unter Anwendung von Fotoätzmethoden vor sich geht.

Wie dem Fachmann bekannt ist, ist für den optimalen Betrieb des MOS-Transistors die richtige Lage der Gateoxidschicht 6 besonders wichtig. Wenn die dünne Gateoxidschicht 6 zu weit über die rechte Begrenzung 11 der eindiffundierten Source-Zone 2 oder über die linke Begrenzung 12 der eindiffundierten Drain-Zone 3 hinausreicht, können zwischen der Source-Zone 2, der Drain-Zone 3 und der Gate-Elektrode 5 große Kapazitäten auftreten. Wenn andererseits der die Gateoxidschicht bildende dünne Bereich nicht nach außen bis zu den Begrenzungen 11 und 12 reicht, kann der MOS-Transistor nach Anlegung eines geeigneten Potentials an die Gate-Elektrode 5 nicht angeschaltet werden und sein Widerstand ist sehr hoch. Eine genaue Dimensionierung bei der Ausrichtung ist somit wichtig.

Noch andere Gründe sind für eine genaue Dimensionierung und eine genaue Geometrie wichtig. Diese Gründe umfassen sowohl ein Minimum an Raumbedarf des MOS-Transistors als auch die Herabsetzung der für eine Massenproduktion erforderlichen Herstellungstoleranzen.

Die Erzeugung des dünnen Oxidbereichs und die Aufbringung der Metallisierung erfolgen in aufeinanderfolgenden Verfahrensstufen unter Verwendung verschiedener Masken. Wenn diese Masken nicht genau ausgerichtet sind, besteht die Wahrscheinlichkeit, daß ein kleiner Teil des dünnen Oxidbereichs von der dünnen Metallschicht nicht bedeckt wird. Obwohl die vorgesehenen Herstellungstoleranzen eine leichte Überlappung bei genauer Ausrichtung ergeben, muß eine solche Überlappung doch wegen der damit verbundenen Beeinträchtigung der Packungsdichte gering gehalten werden. So wurde gefunden, daß Überlappungstoleranzen, die zur Kompensierung der normalerweise auftretenden Ungenauigkeiten bei einer genauen Ausrichtung der Masken ausreichen, in dem Siliziumkörper Platz verbrauchen, wodurch die Dichte der Schaltfunktionen herabgesetzt und die Kosten erhöht werden und in einigen Fällen das Endprodukt verschlechtert wird. Aus wirtschaftlichen Gründen hat sich daher ergeben, daß die Toleranzen so gering gehalten werden müssen, daß bei einem normalen Herstellungsverfahren ein beträchtlicher Prozentsatz von MOS-Transistoren erzeugt wird, in denen ein kleiner Anteil der dünnen Oxidschicht freiliegt, wie dies in Fig. 3 mit 13 angezeigt ist.

Bekanntlich muß die Gateoxidschicht 6 aus dem Isoliermaterial im Vergleich zu der normalen Dicke der Isolierschicht 10 so dünn sein, daß das in der darunter befindlichen Halbleiterfläche erzeugte elektrische Feld bei der gewünschten Schwellenspannung von etwa 2 Volt den Kanal 4 leitend macht und gleichzeitig keine so starke Veränderung in der Konzentration der elektrischen Ladungsträger in anderen Teilen des darunter befindlichen Materials verursacht, daß eine unerwünschte Aktivität entsteht. Es wurde gefunden, daß zu diesem Zweck die Dicke der Gateoxidschicht 6 so gering sein muß, daß Verunreinigungen aus der Umgebung, eine infolge eines internen Spannungsabfalls wandernde Oberflächenladung oder später zur Oberfläche wandernde Ladungen die Eigenschaften so stark verändern können, daß daraus eine unerwünschte Leitung in dem darunter befindlichen Material auftritt, sofern nicht die gesamte Gateoxidschicht 6 bedeckt wird (z. B. durch die Gatemetallisierung 9). Aus diesem Grund erhielt man bei einer Fehlausrichtung, d. h. einer so starken mangelnden Deckung, daß ein Teil 13 der Gateoxidschicht 6 freiliegt, betriebsunfähige Halbleiterbauelemente, und zwar entweder sofort oder häufig nach unverhältnismäßig kurzer Betriebsdauer. Besonders unerwünscht ist, daß ein Halbleiterbauelement nach seiner Fertigstellung einen guten Test ergibt und dann nach dem Einbau oder im Verlauf seiner Verwendung versagt.

Es wurde auch gefunden, daß während der Herstellung bestimmte zufällige Fehler auftreten können, z. B. infolge Maskenfehler und/oder der unerwünschten Existenz von Blasen in dem Photoresist. Das oder andere Gründe können dazu führen, daß winzige dünne Oxidstellen freiliegen, anstatt von der Metallisierung bedeckt zu sein. In diesen Fällen kann das Halbleiterbauelement entweder sofort oder nach einer außergewöhnlich kurzen Zeit fehlerhaft werden. Infolge der hier angegebenen wirkungsvollen Einführung bestimmter, die Leitfähigkeit beeinflussender Störstoffe mindestens in die freiliegenden Flächen, z. B. bei 13, wird jedoch eine ausreichende Vermehrung der Ladungsträger bewirkt, so daß unerwünschte Oberflächeneffekte vermieden werden. Dies ist in Fig. 4 erläutert.

Bei bestimmten Strukturen (z. B. wenn eine maximale Packungsdichte erwünscht ist), kann die Breite der Metallisierung absichtlich geringer gehalten werden als die Breite der dünnen Gateoxidschicht, so daß absichtlich Teile der Gateoxidschicht freiliegen. Bei solchen Strukturen ermöglicht das hier beschriebene Verfahren die Erzielung betriebsfähiger und zuverlässiger Schaltungen ohne Verdickung der Oxidschicht oder ohne Rückgriff auf andere Methoden zur Oberflächenpassivierung.

Fig. 4 ist eine Schnittansicht durch Fig. 3, welche die Fehlausrichtung der Metallisierung und das dadurch bedingte Freiliegen des Teils 13 der dünnen Gateoxidschicht 6 zeigt. Durch die geschlängelten Pfeile 14 werden ferner die ausgewählten, die Leitfähigkeit beeinflussenden Störstoffe dargestellt, die durch Ionenimplantation in die Oberfläche eingeführt werden. Diese Störstoffe können im Fall von Halbleiterbauelementen mit wiederkehrenden Elementstrukturen auf die gesamte Oberfläche aufgebracht werden. In diesen Fällen verhindert die Metallisierung und/oder das dickere Isoliermaterial, welches den Hauptteil der Oberfläche bedeckt, die die Leitfähigkeit beeinflussenden Störstoffe daran, die elektrischen Eigenschaften ungünstig zu verändern. In dem Teil 13, in dem die dünne Gateoxidschicht freiliegt, dringen die die Leitfähigkeit beeinflussenden Störstoffe jedoch durch diese dünne Schicht weit genug ein, um eine Verstärkung der die Leitfähigkeit beeinflussenden Störstoffe in dem unter dem freiliegenden Teil 13 der Gateoxidschicht 6 befindlichen Bereich 15 des Halbleitermaterials zu bewirken, wodurch verhindert wird, daß spätere oder restliche Oberflächenstörstoffe oder parasitische Oberflächenladungen innerhalb oder in dem Teil 13 die Betriebseigenschaften der Vorrichtung ungünstig beeinflussen.

Bei einem spezifischen Beispiel wurde ein n leitendes, in der 111 Ebene geschnittenes, mit Phosphor dotiertes, einen Durchmesser von 5 cm und eine Dicke von 406 bis 457 µm aufweisendes Siliciumplättchen mit einem Widerstand von 3 bis 6 Ohm-Zentimeter zu Beginn kurz einer üblichen Säurereinigung unterworfen. Danach kam es etwa 20 Minuten in einen auf etwa 1000°C gehaltenen Ofen, bis eine etwa 0,3 µm dicke Oxidschicht gewachsen war. Das Plättchen wurde dann aus dem Ofen entnommen. Nach Abkühlung auf Raumtemperatur wurde es mit einem dünnen Photoresistüberzug (etwa 0,8 µm dick) überzogen.

Das Photoresistmaterial wurde aufgeschleudert; d. h., nach seiner Aufbringung auf die Oberfläche des Plättchens wurde das Plättchen mit hoher Geschwindigkeit rotiert, um das Resistmaterial gleichmäßig zu verteilen. Dann wurde es etwa 15 Minuten bei 60 bis 70°C in einer inerten Atmosphäre (N₂) gesintert. Eine Photomaske wurde dann angrenzend an die mit Photoresist bedeckte Oberfläche unter Freilassung von nur den Stellen, an welchen Source- und Drain-Diffusionen erwünscht waren, angebracht. Darauf belichtete man mit Ultraviolettlicht die Teile des nicht von der Maske bedeckten Photoresists. Nach der Belichtung wurde der Photoresist mit einem Entwickler entwickelt, in welchen das Plättchen etwa 2 Minuten bei einer Temperatur von etwa 27°C eingetaucht wurde.

Nach der Entwicklung und einer gründlichen Spülung bedeckte das Photoresistmaterial die Oberfläche mit Ausnahme in den Bereichen, in welchen Diffusionen erfolgen sollten. Das Plättchen wurde dann etwa 30 Minuten bei etwa 170°C ausgehärtet (15 Minuten langsamer Temperaturanstieg, 15minutiges Halten auf Temperatur). Dann wurde das Plättchen in eine in der Halbleiterindustrie übliche Oxidätzlösung eingetaucht (eine Säure mit der folgenden Zusammensetzung: 10 Volumen-% 49%ige HF in hochreinem entionisiertem Wasser).

Nach etwa 4 Minuten war das Oxid in den belichteten Bereichen weggeätzt und das Plättchen wurde aus der Ätzlösung entnommen und gründlich in entionisiertem Wasser gespült. Dann tauchte man es in ein Lösungsmittel für den Photoresist, um so das verbliebene Photoresistmaterial zu entfernen, worauf man das Plättchen einer Säurereinigung aussetzte, bei der es in eine H₂SO₄ und H₂O₂ enthaltende Lösung getaucht wurde. Das Plättchen wurde dann erneut gründlich in entionisiertem Wasser gespült und an der Luft getrocknet, wonach es für die erste Diffusion bereit war.

Es wurde dann in einen Diffusionsofen gebracht und auf 1050°C erhitzt, zu welchem Zeitpunkt ein borhaltiger Dampf etwa 45 Minuten auf die Plättchenoberfläche gerichtet wurde. Nach den 45 Minuten wurde der Bordampf abgeschaltet und man leitete ein inertes Gas (Stickstoff) über das Plättchen, während es auf Raumtemperatur abkühlte. Wenn sich auf der Plättchenoberfläche ein Film aus Bor-Silicatglas gebildet hatte, wurde das Plättchen etwa 30 Sekunden Fluorwasserstoffdampf ausgesetzt, bis das Bor-Silicatglas verflüchtigt und verschwunden war. Daraufhin wurde das Plättchen erneut in den Ofen eingebracht, auf etwa 900°C erhitzt und dann etwa 12 Stunden einer oxidierenden Atmosphäre ausgesetzt, bis sich auf der gesamten Plättchenoberfläche ein etwa 1,4 µm dicker Oxidfilm gebildet hatte.

Nach dem Abkühlen wurde das Plättchen erneut mit Photoresistmaterial überzogen, gesintert, mit einer die Gatebereiche definierenden Maske belegt und dann mit Ultraviolettlicht belichtet. Anschließend wurde der Photoresist entwickelt, wobei auf der gesamten Plättchenoberfläche Photoresistmaterial verblieb, mit Ausnahme in den Bereichen, in welchen die Gates gebildet werden sollen. An dieser Stelle wurde das Plättchen erneut zur Entfernung des Oxids nur in den freiliegenden Bereichen über den Gates geätzt. Danach wurde der Photoresist von der Oberfläche durch Eintauchen in ein entsprechendes Lösungsmittel entfernt. Das Plättchen wurde erneut mit Säure gereinigt (wie vorstehend beschrieben). Man spülte dann gründlich in entionisiertem Wasser und gab das Plättchen wieder in den Ofen, wo es unter einer oxidierenden Atmosphäre (Wasserdampf) auf 950°C erhitzt wurde, bis sich eine etwa 0,1 µm dicke Gateoxidschicht gebildet hatte.

Nach dem Abkühlen wurde das Plättchen in eine Ionenimplantierungskammer gebracht, wo es mit Borionen beschossen wurde, die auf ein Potential von 50 keV beschleunigt waren. Eine Intensität von etwa 6 Mikroampere wurde etwa 10 Sekunden aufrechterhalten, bis eine Gesamtdosierung von 3×10¹¹ pro cm² erreicht war, worauf man die Ionenimplantierung abbrach und das Plättchen aus der Kammer entnahm. Es wurde dann wiederum einer Säurereinigung unterworfen.

Die Ionengeschwindigkeit und die Dicke der Oxid-Gateschicht wurden so aufeinander abgestimmt, daß der Hauptanteil der Borionen durch die dünne Oxidschicht oberhalb des Gate-Bereichs hindurchtrat und in die unmittelbar daran angrenzende Oberfläche des Halbleitermaterials eintrat. Die Geschwindigkeit der Borionen reichte jedoch nicht aus, um die über dem Rest des Plättchens befindlichen viel dickeren Oxidschichten vollständig zu durchdringen.

Nach beendeten Reinigungsoperationen wurde das Plättchen erneut in den Ofen gebracht und in einer inerten Atmosphäre auf etwa 900°C erhitzt und etwa 15 Minuten auf dieser Temperatur gehalten. Diese Erhitzung bezweckte eine Aktivierung der implantierten Ionen, indem dadurch ihre geeignete Verteilung durch die Kristall- und Raumgitterstruktur des Halbleitermaterials ermöglicht wurde.

Alsdann wurde das Plättchen mit Photoresistmaterial überzogen, maskiert, belichtet und so entwickelt, daß für die Ätzung nur diese Stellen freilagen, an denen elektrische Anschlüsse angebracht werden sollten. Dann wurde das Plättchen erneut so lange in Ätzlösung eingebracht, bis das Oxid von den Stellen entfernt war, an welchen Anschlüsse angebracht werden sollten, worauf man das Plättchen aus der Ätzlösung entnahm, spülte und das Photoresistmaterial entfernte.

Man brachte dann auf die gesamte Oberfläche Aluminium auf und zwar sowohl auf die für den elektrischen Anschluß geätzten Stellen als auch über die restlichen noch mit Oxid bedeckten Flächen. Das erfolgte durch übliches Aufdampfen, wobei das Plättchen auf einem ebenen Halter montiert wird. Verdampfen/Abscheiden wurde bis zur Erzielung eines etwa 1 µm dicken Überzuges fortgesetzt. Auf der Oberfläche wurde dann ein Muster aus Photoresistmaterial (unter Anwendung der vorstehend beschriebenen Methoden) unter Freilegung von den Stellen gebildet, wo unerwünschtes Metall entfernt werden sollte und das Plättchen wurde dann zur Entfernung des freigelegten Metalls in eine auslaugende Lösung eingetaucht. Dann wurde das Plättchen gründlich mit entionisiertem Wasser gespült und getrocknet.

Das metallische Verbindungsmuster und die Metallisierung für die Source-, Drain- und Gate-Elektroden der aktiven Elemente auf dem Plättchen wurden nun vervollständigt. Dann wurde das Plättchen jedoch gemäß dem hier beschriebenen Verfahren in die Ionenimplantierungskammer eingebracht und auf seine gesamte Oberfläche wurde ein Strahl aus Phosphorionen mit einer Gesamtdosierung von etwa 8×10¹² Ionen pro cm² gerichtet. Diese Ionen wurden auf ein Potential von etwa 100 keV beschleunigt, so daß sie schnell genug waren, um durch alle an der Oberfläche etwa freiliegenden Teil 13 der dünnen Gateoxidschicht 6 hindurchzutreten und sich innerhalb oder dicht an der Zwischenfläche zwischen dem Oxid und dem darunterliegenden Halbleitermaterial festzusetzen. Wenn dies geschehen war, wurde das Plättchen aus der Ionenimplantierungskammer entnommen und in einer inerten Atmosphäre 60 Minuten auf etwa 450°C erhitzt. Das bewirkte eine Aktivierung der implantierten Ionen infolge Wanderung oder Ortswechsel innerhalb des Kristallgitters des Halbleitermaterials. Danach wurde auf die gesamte Oberfläche ein Schutzüberzug aufgebracht. Zu diesem Zweck wurde Si₃N₄ bei 300°C bis zur Bildung eines 0,3 bis 0,4 µm dicken Überzugs abgeschieden. Geeignete Öffnungen in dem Silicium-Nitrid-Überzug wurden dann (unter Aufbringung von Photoresistmaterial und Maskierung wie vorstehend beschrieben) erzeugt, um Metallbereiche für die anschließende Verbindung frei­ zulegen.

Das Plättchen war jetzt fertig und wurde auf seine Lebensdauer getestet, wobei es etwa 1000 Stunden bei hohen Temperaturen betrieben wurde. Obwohl absichtlich eine gewisse Fehlausrichtung der Masken hervorgerufen worden war, um bestimmte Teile der dünnen Oxidschicht freizulegen, traten innerhalb dieser 1000 Stunden keine Störungen auf, obgleich in gleichen Plättchen, die jedoch keiner Implantierung mit Phosphorionen unterworfen worden waren, bei den meisten innerhalb dieser Zeit Ausfälle zu verzeichnen waren.

Claims (2)

1. Verfahren zum Herstellen integrierter MOS-Transistoren, die jeweils eine Source-Zone (2), eine Drain-Zone (3), einen Kanal (4) und darüber eine auf einer Gateoxidschicht (6) angeordnete Gate-Elektrode (5) aufweisen, in der Oberfläche eines Halbleiterkörpers (7) vom ersten Leitungstyp ausgebildet sind und von dicken, auf der Oberfläche befindlichen Isolierschichten umgeben sind, bei dem

   • a) in der Oberfläche des Halbleiterkörpers (7) die Source- und Drain-Zonen (2, 3) als starkdotierte Zonen vom zweiten Leitungstyp gebildet werden,
   • b) anschließend die Gateoxidschichten (6) auf der Oberfläche gebildet werden,
   • c) sodann auf den Gateoxidschichten (6) die Gate-Elektroden (5) aufgebracht werden und daraufhin
   • d) diejenigen Bereiche (15) der Oberfläche, über denen die Gate-Elektroden (5) die Gateoxidschichten (6) der jeweiligen Transistoren nicht vollständig bedecken, einer Ionenimplantation unterzogen werden,
2. dadurch gekennzeichnet, daß

   • • d1) die Bereiche (15), die seitlich der Gate-Elektrode (5) parallel zum Kanal (4) liegen, einer den ersten Leitungstyp hervorrufenden Ionenimplantation unterzogen werden.