DE2602937C2 - - Google Patents

Description

näherungsweise

zeitlich versetzten zweiten

Speichereingabetakt erzeugt, der alle m-n Schritte dem zweiten Speicher stufenweise vollständig füllt und die einen ersten und einen zweiten Speicherausgabetakt erzeugt, die die Speicherausgänge des ersten Speichers und des zweiten Speichers zyklisch in gleichen zeitlichen Abständen nacheinander öffnet.

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Die Erfindung bezieht sich auf einen Demultiplexer für wortweise verschachtelte, ursprünglich synchrone Digitalsignale mit m Wörtern pro kleinstem Rahmen und η Bits pro Wort, eingangsseitig ein Schieberegister enthaltend.

Bei digitalen Zeitmultiplexverfahren, bei denen so zueinander synchrone Primärsignale wortweise verschachtelt und mitzuübertragende Zusatzsignale eingefügt werden, sind die Informationsbits eines Primärsignals sehr ungleichmäßig im Multiplexsignal verteilt. Bei der Wiedergewinnung eines gleichmäßigen Primärsignals im Demultiplexer auf der Empfangsseite sind daher umfangreiche Zwischenspeicher notwendig, die die ungleichmäßige Verteilung der Informationsbits ausgleichen.

Aus der DT-OS 23 36 28C ist ein derartiger Demultiplexer bekannt, der aus m Schieberegistern, m Speichern und m Parallel-Serienumsetzern besteht.

Vom CCITT wurde in der Empfehlung G.742 ein Positiv-Stopfverfahren empfohlen, das vier 2048-kbit/s-Signale zu einem 8448-kbit/s-Signal zusammenfaßt, 'is Eine Verfahrensvariante sieht vor, daß vier synchrone Primärsignale zyklisch bitweise verschachtelt werden. Daneben kann auch die wortweise Verschachteliing beispielsweise für eine Übertragung zwischen Pulscodemodulation-Vermittlungen sinnvoll sein.

Aufgabe der Erfindung ist es, für ein Zeitmultiplexsystem höherer Hierarchiestufe einen Demultiplexer zu realisieren, der nur wenige Speicherplätze benötigt.

Ausgehend von einem Demultiplexer für wortweise verschachtelte, ursprünglich synchrone Digitalsignale mit m Wörtern pro kleinstem Rahmen und π Bits pro Wort, eingangsseitig ein Schieberegister enthaltend, wird diese Aufgabe erfindungsgemäß dadurch gelöst, daß ein Schieberegister mit (m+\) η Stufen vorgesehen ist, das alle η Stufen eine Anzapfung aufweist, daß ein erster und ein zweiter Speicher mit m Eingängen und m Ausgängen vorgesehen sind, daß beide Speicher zusammen eine Stufenzahl η aufweisen und diese wenigstens annähernd zu gleichen Teilen auf beide Speicher verteilt ist, daß der Eingang und die m—\ eingangsseitigen Anzapfungen des Schieberegisters in dessen Übertragungsrichtung nacheinander jeweils mit einem Eingang des ersten Speichers, beim ersten Eingang beginnend, verbunden sind, daß die m—\ ausgangsseitigen Anzapfungen und der Ausgang des Schieberegisters in dessen Übertragungsrichtung nacheinander jeweils mit einem Eingang des zweiten Speichers, beim ersten Eingang beginnend, verbunden sind, daß die Ausgänge beider Speicher parallelgeschaltet sind und daß eine Taktzentrale vorgesehen ist, die einen Schieberegistertakt erzeugt, die einen ersten Speichereingabetakt erzeugt, der alle m- η Schritte den ersten Speicher stufenweise vollständig füllt, die einen gegenüber dem ersten Speichereingabetakt um näherungsweise -^- zeitlich versetzten zweiten Speichereingabetakt erzeugt, der alle m-n Schritte den zweiten Speicher stufenweise vollständig füllt, und die einen ersten und einen zweiten Speicherausgabetakt erzeugt, die die Speicherausgänge des ersten Speichers und des zweiten Speichers zyklisch in gleichen zeitlichen Abständen nacheinander öffnet.

Anhand eines Ausführungsbeispiels wird die Erfindung nachstehend näher erläutert.

F i g. 1 zeigt den Pulsrahmen eines Multiplexsignals;

F i g. 2 zeigt einen erfindungsgemäßen Demultiplexer, und

Fig.3 zeigt einen Pulsplan für den Demultiplexer nach F i g. 2.

Fig. 1 zeigt einen Pulsrahmen von 1032 Bits Länge. Der Pulsrahmen beginnt mit einer Zusatzinformation ζ für Synchronisier- und Meldezwecke einer Länge von 8 Bits. Anschließend folgen wortweise verschachtelt die Digitalsignale von vier ursprünglich synchronen Digitalsignalen. I bezeichnet jeweils ein Wort einer Länge von 8 Bits, die römischen Ziffern I bis IV kennzeichnen die vier Digitalsignale und die arabischen Ziffern 1 bis 32 kennzeichnen die kleinsten Rahmen, die sich jeweils aus einem Wort von jedem der vier Digitalsignale zusammensetzen.

F i g. 2 zeigt einen erfindungsgemäßen Demultiplexer. Dieser enthält einen Eingang 1, ein Schieberegister 2 mit Acht-Bits-Stufen-Gruppen 3 bis 7 mit Abgriffen 8 bis 11 und mit einem Ausgang 12, einen ersten Speicher 13 und einen zweiten Speicher 14 jeweils mit Ausgängen 15 bis 18, die zugleich als Demultiplexerausgänge dienen, sowie eine Taktzentrale 19 mit Ausgängen 20 bis 24.

Die Wirkungsweise des Demultiplexers wird unter Zuhilfenahme des Pulsplanes nach Fig. 3 nachfolgend erläutert.

Die Informationsbits der Primärsignale werden ohne

die im Multiplexsignal enthaltene Zusatzinformation z für Synchronisier- und Meldezwecke über den Eingang 1 in das Schieberegister 2 mit einem von der Faktzentrale 19 erzeugten und am Ausgang 20 abgegebenen Takt Teingelesen. Dieser entspricht dem Takt des Multiplexsignals, wird aber für die Dauer der Zusatzinformation ζ im Multiplexsignal angehalten, wie dies in Fig. 3 dargestellt ist Die Informationsbits der Primärsignale werden mit den Speichereingabe-Taktimpulsen Te ι und Te ι in die Speicher 13 und 14 eingelesen, die jeweils eine Kapazität von vier mal vier Bits aufweisen. Das Einlesen erfolgt dabei so, daß durch einen Speichereingabe-Taktimpuls Te ι beziehungsweise Te 2 gleichzeitig jeweils vier Bits in den Speicher 13 beziehungsweise 14 eingeführt werden. Durch die Verzögerung im Schieberegister 2 um jeweils acht Bits werden durch die vier Speichereingabe-Taktimpulse Tfi jeweils nacheinander die ersten, zweiten, dritten und vierten Bits eines Wortes der vier Primärsignale in den Speicher 13 eingelesen. Die vier Speicr/ireingabe-Taktimpulse 7>i sind um zwanzig Taktperioden TPdes Multiplexsignals gegenüber den Speichereingabe-Taktimpulsen Te\ verschoben und lesen die fünften, sechsten, siebten und achten Bits des gleichen Wortes in den Speicher 14 ein. Der erste Speichercingabetakt Ti 2 wird am Ausgang 21 abgegeben. Das Auslesen aus dem Speicher 13 beziehungsweise i4 erfolgt durch Speicherausgabetakte T_A 1 beziehungsweise T_{A 2}, die von der Taktzentrale 19 an den Ausgängen 24 beziehungsweise 22 abgegeben werden. Während eines Überrahmens des ivJultiplexsignals von 1032 Bits tritt zwischen den Speichereingabe-Taktimpulsen Ti 1 beziehungsweise Tr 2 und den zugehörigen Speicherausgabe-Taktimpulsen Ta ι beziehungsweise T_A 2 eine Phasenverschiebung von der Länge der Zusatzinformation ζ auf. Der Bereich B in F i g. 3, in dem sich die positiven Taktflanken des zum Speichereingabetakt Tu \ gehörigen Pulspakets des Spekherausgabetaktes T_A 1 während eines Überrahmens bewegen können, ist in Fig. 3 unten dargestellt. Entsprechendes gilt auch für die Zuordnung der Speicherausgabe-Taktimpulse T₄ 2 zu den Speichereingabe-Taktimpulsen Tf 2-

Hierzu 2 [Blatt Zeichnungen

Claims (1)

1. Patentanspruch:

   Demultiplexer für wortweise verschachtelte, ursprünglich synchrone Digitalsignale mit m Wörtern pro kleinstem Rahmen und η Bits pro Wort, eingangsseitig ein Schieberegister enthaltend, d a durch gekennzeichnet, daß ein Schieberegister mit (m+\) π Stufen vorgesehen ist, das alle η Stufen eine Anzapfung aufweist, daß ein erster und ι ο ein zweiter Speicher mit m Eingängen und m Ausgängen vorgesehen sind, daß beide Speicher zusammen eine Stufenzahl η aufweisen und diese wenigstens annähernd zu gleichen Teilen auf beide Speicher verteilt ist, daß der Eingang und die m-1 eingangsseitigen Anzapfungen des Schieberegisters in dessen Übertragungsrichtung nacheinander jeweils mit einem Eingang des ersten Speichers beim ersten Eingang beginnend verbunden sind, daß die m— 1 ausgangsseitigen Anzapfungen und der Ausgang des Schieberegisters in dessen Übertragungsrichtung nacheinander jeweils mit einem Eingang des zweiten Speichers beim ersten Eingang beginnend verbunden sind, daß die Ausgänge beider Speicher parallel geschaltet sind und daß eine Taktzentrale vorgesehen ist, die einen Schieberegistertakt erzeugt, die einen ersten Speichereingabetakt erzeugt, der alle m-n Schritte den ersten Speicher stufenweise vollständig auffüllt, die einen gegenüber dem ersten Speichereingabetakt um