DE258396T1 - Herstellungsverfahren fuer gestapelte mos-bauelemente. - Google Patents
Herstellungsverfahren fuer gestapelte mos-bauelemente.Info
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Claims (6)
1. Ein Verfahren zum Bilden einer MOS-Vorrichtung (130) mit einem Kanalbereich (123), der über einer Gate-Elektrode (104)
angeordnet und mit dieser ausgerichtet ist, die einem darunter liegenden Feldeffekttransistor (110) gemeinsam ist,
gekennzeichnet durch die Schritte: Bilden einer Schicht eines konformalen Oxid (107) auf der Struktur; Bilden einer Schicht
von konformalem dotierten Oxid (108) zur Positionierung von Bereichen der dotierten Oxidschicht (108) auf der
entgegengesetzten Seite und der benachbarten Seite der gemeinsamen Gate-Elektrode (104); Bilden einer Schicht eines
planarisierten Materials (114) mit einer Außenfläche (116) mit einem erheblichen Abstand über der dotierten Oxidschicht (108);
Ätzen der planarisierten Schicht (114) und der Oxidschichten (107, 108) mit im wesentlichen der gleichen Rate, um die
Abstands-außenflache in den Oxidschichten (107, 108) zu
replizieren und dotierte Oxidbereiche (118) auf entgegengesetzten Seiten der gemeinsamen Gate-Elektrode (104)
zu definieren; Bilden einer Gate-Oxidschicht (119) für die MOS-Vorrichtung (130) über der gemeinsamen Gate-Elektrode (104) ;
Bilden einer rekristallisierten Polysilizium-Source-Kanal-Drain-Schicht
(120) über den dotierten Oxidbereichen (118) und
N 3600 EPC
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dem Gate-Oxid (119); und Erhitzen der sich ergebenden Struktur, um Dotanden von den dotierten Oxidbereichen (118) in die
Polysilizium-Schicht (120) hinaufzudiffundieren, um die Source-
und Drainbereiche (122) darin ausgerichtet mit dem Gate-Oxid (119) der MOS-Vorrichtung (130) und der gemeinsamen Gate-Elektrode
(104) zu definieren.
2. Ein Verfahren nach Anspruch 1., dadurch gekennzeichnet, daß die Dicke der zuerst gebildeten Schicht von konformalem
Oxid (107) wesentlich dünner ist als die Dicke der gemeinsamen Gate-Elektrode (104).
3. Ein Verfahren nach Anspruch 1., dadurch gekennzeichnet, daß die dotierten Oxidbereiche (118), wie sie in Beziehung zu
der Gate-Elektrode (104) definiert sind, die Source- und Drainbereiche (124) des darunter liegenden
Feldeffekttransistors (110) überdecken.
4. Ein Verfahren nach Anspruch 3., dadurch gekennzeichnet, daß der Schritt des Rekristallisierens des Polysiliziums
gleichzeitig die Source- und Drainbereiche (124) des darunter liegenden Feldeffekttransistors (110) erhitzt und Dotanden von
den dotierten Oxidbereichen (118) in die rekristallisierte Polysiliziumschicht (120) zurückverteilt.
5. Ein Verfahren nach Anspruch 2., dadurch gekennzeichnet, daß nach dem Bilden der dotierten Oxidschicht (108) eine
Abdeckschicht auf der dotierten Oxidschicht (108) gebildet wird, um ein Ausdiffundieren von Dotanden daraus während der
Bildung der Gate-Oxidschicht (119) durch Oxidation der gemeinsamen Gate-Elektrode (104) zu verhindern, und daß die
Abdeckschicht während des planarisierenden Ätzungsschrittes entfernt wird.
6. Ein Verfahren nach Anspruch 3., dadurch gekennzeichnet, daß der Feldeffekttransistor ein NMOS-Transistor (13 0) ist und
daß die konformale dotierte Oxidschicht (108) mit Bor dotiert wird.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/833,686 US4654121A (en) | 1986-02-27 | 1986-02-27 | Fabrication process for aligned and stacked CMOS devices |
| PCT/US1987/000296 WO1987005440A1 (en) | 1986-02-27 | 1987-02-12 | Fabrication process for stacked mos devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE258396T1 true DE258396T1 (de) | 1988-09-22 |
Family
ID=26775517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE1987901869 Pending DE258396T1 (de) | 1986-02-27 | 1987-02-12 | Herstellungsverfahren fuer gestapelte mos-bauelemente. |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE258396T1 (de) |
-
1987
- 1987-02-12 DE DE1987901869 patent/DE258396T1/de active Pending
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