DE2549222B1 - Digitale Schaltungsanordnung zur Linearisierung nichtlinearer Geberkennlinien - Google Patents

Description

Die Erfindung bezieht sich auf eine digitale Schaltungsanordnung zur Linearisierung nichtlinearer Geberkennlinien.

In der Meßtechnik werden häufig Meßwertgeber eingesetzt, die zu messende physikalische Größen in elektrische Größen umsetzen. Beispiele dafür sind Thermoelemente, welche die Umwandlung von Temperaturdifferenzen in Spannungen ermöglichen oder Widerstandsthermometer, die der Umwandlung von Temperaturen in Widerstandswerte dienen usw. In den meisten Fällen sind die Meßwertgeber so geartet, daß kein linearer Zusammenhang zwischen der ursprünglichen physikalischen Größe und dem elektrischen Ausgangssignal des Gebers besteht. Bei analog anzeigenden Meßgeräten, denen ein solcher nichtlinearer Meßwertgeber vorgeschaltet ist, wird beispielsweise eine sinnvolle Anzeige durch eine entsprechend der nichtlinearen Kennlinie des Gebers verzerrte Skala ermöglicht. Bei digital arbeitenden Meßgeräten würde das elektrische Ausgangssignal des Gebers mit Hilfe eines Analog-Digital-Wandlers in eine Zahlenangabe umgesetzt, die keinen unmittelbar auswertbaren Zusammenhang mit der zu messenden physikalischen Größe hätte. Deshalb besteht insbesondere bei digital arbeitenden Meßgeräten das Bedürfnis, die nichtlineare Kennlinie vorgeschalteter Meßwertgeber zu korrigieren. Bei einer einfachen Methode der Linearisierung des angezeigten Meßergebnisses ist ein digitaler Funktionswandler vorgesehen. Er besteht aus einem Festwertspeicher, in dem die nichtlineare Kennlinie des Meßwertgebers in Form einer Tabelle verschlüsselt ist. Die Linearisierung der Geberkennlinie erfolgt einfach dadurch, daß das digital verschlüsselte Ausgangssignal des Meßwertgebers als Speicheradresse verwendet wird und der Speicher die in den einzelnen Adressen entsprechend der nichtlinearen Kennlinien gespeicherten Werte der ursprünglichen physikalischen Meßgröße ausgibt. Bei dieser Methode entspricht die Anzahl der

Speicherplätze der Auflösung des Meßgerätes, und die Länge der in den einzelnen Adressen gespeicherten Werte entspricht der Meßgenauigkeit. Diese Methode erfordert eine sehr hohe Speicherkapazität.

Der Erfindung lag die Aufgabe zugrunde, die erforderliche Speicherkapazität eines Festwertspeichers bei einer eingangs genannten digitalen Schaltungsanordnung unter gleichbleibender Genauigkeit und Auflösung erheblich zu senken, ohne daß der übrige Aufwand wesentlich erhöht wird. ι ο

Bei einer eingangs genannten Schaltungsanordnung wird diese Aufgabe gemäß der Erfindung dadurch gelöst, daß Bitausgänge eines Zählers für digitalisierte Ausgangswerte eines nichtlinearen Gebers mit Adreßeingängen eines Festwertspeichers für den zwischen den Ordinaten einzelner Punkte der Geberkennlinie und entsprechender Punkte einer der Geberkennlinie angenäherten Geraden bestehende, und in einem zum Code des Zählers komplementären Code codierte Differenzwerte (Korrekturwerte) verbunden und Wortausgänge des Festwertspeichers parallel an Biteingänge eines Korrekturzählers gelegt sind und der Ausgang eines Taktgenerators parallel an Zähleingänge des Zählers und des Korrekturzählers angeschlossen ist und daß ein aus der Änderung des jeweils benutzten Bits höchster Wertigkeit des Korrekturzählers abgeleitetes Signal ein vor den Zähleingang des über den schon gespeicherten digitalisierten Geberwert hinaus weitergetakteten Zählers geschaltetes Gatter sperrt.

Gegenüber der in der Einleitung genannten Linearisierungsmethode läßt sich die Länge der im Festwertspeicher gespeicherten Worte deshalb drastisch verringern, weil in den einzelnen Adressen nicht die ursprünglich zu messende Größe selbst gespeichert wird, sondern nur Differenzwerte zwischen dem Ausgangssignal des Meßwertgebers und einem gewünschten linearen Verlauf, also einer Geraden. Dabei ist es günstig, die Gerade gegenüber der nichtlinearen Kennlinie so zu legen, daß nur Differenzwerte eines Vorzeichens auftreten. Prinzipiell wären jedoch auch Korrekturen mit wechselndem Vorzeichen zu ermöglichen.

Eine weitere Minimalisierung des für den Festwertspeicher erforderlichen Aufwandes wird dadurch erreicht, daß die Anzahl der im Festwertspeicher zu speichernden Korrekturwerte (Adreßanzahl) durch die Bedingung bestimmt ist, daß an einer Stelle größten Unterschiedes zwischen den Anstiegen der Kennlinie einerseits und der Geraden andererseits die Differenz zwischen aufeinanderfolgenden Korrekturwerten hochstens den zugelassenen Linearitätsfehler erreicht.

Ein durch den digitalen Charakter der Korrekturwerte hervorgerufener zusätzlicher Linearitätsfehler wird auf ± 0,5 Digit dadurch begrenzt, daß zweckmäßig die minimal erforderliche Adreßanzahl des Festwertspeichers verdoppelt wird.

Der für das Stoppsignal der Korrektur charakteristische Inhalt des Korrekturzählers ist Null. Der gleiche Zustand tritt im Korrekturzähler jedoch auch auf, wenn eventuell bei einer der Adressen keine Korrektur erforderlich ist. Um zwischen diesen beiden Zuständen trotzdem unterscheiden zu können, sind zweckmäßig Eingänge eines ODER-Gatters einzeln mit je einem der Ausgänge des Festwertspeichers verbunden. Das Ausgangssignal des ODER-Gatters ist über eine Logikschaltung dem Parallelübernahmeeingang eines Korrekturzählers zugeführt und veranlaßt dadurch die Korrektur nur in dem Falle, in dem der Korrekturzähler durch einen Zählvorgang in den Nullzustand gelangt ist.

Als Zähler für das Meßergebnis kann gleichzeitig der Ausgangszähler eines Analog-Digital-Wandlers für das Ausgangssignal des Meßwertgebers benutzt werden.

Zweckmäßig sind der Festwertspeicher und beide Zähler binär organisiert. Der Korrekturzähler weist ein Bit mehr als die Wortlänge des Festwertspeichers beträgt auf. Der Eingang des Bits höchster Wertigkeit des Korrekturzählers ist beim Grundmeßbereich der Schaltungsanordnung an logisch »1« gelegt.

Es ist möglich, die Schaltungsanordnung für mehrere Anzeigebereiche zu benutzen.

Zur Dehnung eines 50% des Grundmeßbereiches betragenden Teilmeßbereiches über den gesamten Anzeigebereich ist der Verstärkungsfaktor eines Vorverstärkers des Analog-Digital-Wandlers zu verdoppeln. Die Adreßeingänge des Festwertspeichers sind auf um ein Bit in Richtung des Bits höchster Wertigkeit verschobene Ausgänge des Zählers und die Wortausgänge des Festwertspeichers sind auf in gleicher Weise verschobene Eingänge des Korrekturzählers umzuschalten. Dabei ist der Biteingang geringster Wertigkeit des Korrekturzählers an logisch »0« gelegt.

Zusätzlich zu den vorstehenden Maßnahmen wird zur Anzeige eines Teilmeßbereiches von 0 bis 50% der Adreßeingang höchster Wertigkeit des Festwertspeichers an logisch »0« gelegt.

Zur Anzeige eines Teilmeßbereiches von 50 bis 100% ist demgegenüber der Adreßeingang höchster Wertigkeit des Festwertspeichers an logisch »1« zu legen.

Soll dagegen ein mittlerer Teilmeßbereich von 25 bis 75% angezeigt werden, so ist der Adreßeingang höchster Wertigkeit des Festwertspeichers unmittelbar und der ihm vorhergehende Adreßeingang über einen Inverter an das Bit höchster Wertigkeit des Zählers anzuschließen.

Die Erfindung wird anhand von zehn Figuren näher erläutert.

F i g. 1 stellt das Diagramm einer nichtlinearen Geberkennlinie und einer der Linearisierung dienenden Geraden dar;

F i g. 2 ist ein Ausführungsbeispiel der Erfindung als Blockschaltbild; in

F i g. 3 ist noch einmal das Diagramm der F i g. 1 wiedergegeben. Mit seiner Hilfe wird die Bestimmung der Maximallänge der Speicherworte erklärt;

Fig.4 zeigt einen Ausschnitt aus dem Diagramm nach F i g. 1 oder 3, anhand dessen die minimale Wortanzahl des Speichers bestimmt wird; in

F i g. 5 sind Maßnahmen zur zusätzlichen Verringerung des Linearitätsfehlers an einem Diagramm erläutert;

F i g. 6 zeigt das Diagramm nach F i g. 1 mit eingezeichneten Teilmeßbereichen;

Fig.7 bis 10 stellen Teile der Fig.2 dar. An ihnen sind die Schaltmaßnahmen erläutert, mit denen von einem Grundmeßbereich auf drei Teilmeßbereiche übergegangen wird.

Im Diagramm der F i g. 1 ist längs der Ordinate U eines Koordinatenkreuzes die Ausgangsspannung eines Meßwertgebers eingetragen. Die Abszisse X ist in Prozent des gesamten Änderungsbereiches einer physikalischen Eingangsgröße des Meßwertgebers linear geteilt. Die Kurve 1 stellt die nichtlineare Kennlinie des Meßwertgebers dar. Die Kennlinie geht vom Ursprung des Koordinatenkreuzes aus. Sie weist eine mit größeren Abszissenwerten anwachsende Steigung auf. Ursprung und Endwert der Kurve 1 sind

durch eine Gerade 2 verbunden. Zu drei ausgewählten Abszissenwerten 25, 50 und 75% sind die zugehörigen Ordinatenwerte auf der Kennlinie 1 und darüber auf der Geraden 2 eingetragen. Auf einer zur Ordinaten parallelen Linie 3 durch den Endwert sind den Prozentwerten der ursprünglichen Größe X entsprechende Prozentwerte der Spannung U eingezeichnet. Sie entsprechen den auf der Kennlinie eingetragenen drei Punkten. Es ist auch aus den gegenseitigen Abständen dieser Prozentwerte ersichtlich, daß das elektrische Ausgangssignal des Meßwertgebers nichtlinear mit der ursprünglichen physikalischen Größe zusammenhängt. Auf einer weiteren, zur Ordinate parallelen Linie 4 sind Inkremente der Spannung U eingetragen, die in der Schaltungsanordnung nach F i g. 2 als Serienimpulsfolge gebildet werden. Auf die Linie 3 sind in Abszissenrichtung auch die den drei ausgewählten Prozentwerten entsprechenden Punkte auf der Geraden projiziert. Aus einem Vergleich der gegenseitigen Abstände dieser Punkte auf der Linie 3 mit den von der Kennlinie her projezierten Punkten ist der Linearisierungseffekt zu erkennen. In der Schaltung wird er dadurch erreicht, daß an ausgewählten Stellen der Kennlinie den diesen Stellen entsprechenden Zeitinkrementen aus dem Festwertspeicher entnommene Korrekturwerte zugezählt werden, welche die Differenzen der Ordinaten der Stellen auf der Kennlinie und entsprechender Stellen auf der Geraden angeben.

Beim Blockschaltbild eines Ausführungsbeispiels der Erfindung ist in F i g. 2 ein Analog-Digital-Wandler 20 mit seinem Eingang 21 an einen nichtlinearen Meßwertgeber angeschlossen. Der Ausgang des Analog-Digital-Wandlers 20 liegt an einem Eingang eines ODER-Gatters 22, dessen Ausgang mit dem Zähleingang eines Zählers 23 für die Ausgangsimpulse des Analog-Digital-Wandlers 20 verbunden ist. Bitausgänge des Zählers 23 sind an Adreßeingänge eines Festwertspeichers 24 vom Typ ROM oder PROM angeschlossen. Wortausgänge des Festwertspeichers 24 liegen an Parallelübernahmeeingängen eines Korrekturzählers 25. Das Bit höchster Wertigkeit des Korrekturzählers 25 ist mit einem Setzeingang eines Flip-Flops 26 verbunden. Ein Ausgang des Flip-Flops 26 ist an den Eingang eines UND-Gatters 27 angeschlossen, dessen Ausgang mit einem zweiten Eingang des ODER-Gatters 22 verbunden ist. Ein zweiter Eingang des UND-Gatters 27 ist über den Ausgang eines weiteren UND-Gatters 28 mit einem Taktgenerator 29 verbunden, dessen Ausgang an einem Eingang des UND-Gatters 28 liegt. Ein zweiter Eingang des UND-Gatters 28 kann von einem Freigabesignal belegt werden. So kann der Zähler 23 über das ODER-Gatter 22 nach Aufnahme der Ausgangsimpulse des Analog-Digital-Wandlers mit den Ausgangsimpulsen des Taktimpulsgebers 29 beaufschlagt werden. Es ist auch möglich, als Taktgenerator 29 den Taktgenerator des Analog-Digital-Wandlers 20 zu verwenden. Die Bitausgänge des Zählers 23 sind auch zu einem nicht dargestellten Anzeiger, etwa einem Zahlen-Display geführt. Ein zweites ODER-Gatter 30, dessen Eingänge mit den Wortausgängen des Festwertspeichers 24 verbunden sind, liefert ein Ausgangssignal, das die Übernahme eines Speicherwortes durch den Korrekturzähler und die Freigabe des Korrekturzählers 25 für Taktimpulse nur dann erlaubt, wenn das Speicherwort nicht Null ist. Zu diesem Zweck steht der Ausgang des ODER-Gatters 30 mit einem Korrekturübernahmeingang 31 für den Korrekturzähler 25 in mittelbarer Verbindung. Am Ausgang des ODER-Gatters 22 kann auch ein serieller Datenfluß abgenommen werden.

Die Wirkungsweise der Schaltung nach F i g. 2 wird im folgenden erläutert. Ein dem Eingang 21 zugeführter, von einem nichtlinearen Geber erzeugter analoger Meßwert wird im Analog-Digital-Wandler 20 in eine Anzahl Impulse umgesetzt. Über das ODER-Gatter 22 werden diese Impulse in den Zähler 23 eingezählt. Über die Bitausgänge des Zählers 23 wird mit dem digitalisierten Meßwert eine bestimmte Adresse des Festwertspeichers 24 angesprochen. Unter dieser Adresse ist im Festwertspeicher 24 der Korrekturwert gespeichert, der notwendig ist, um den betreffenden Meßwert zu linearisieren. Die Korrekturwerte sind im Festwertspeicher 24 in einem zu dem Zählcode des Zählers 23 komplementären Code gespeichert. An den Wortausgängen des Festwertspeichers 24 steht der Korrekturwert im komplementären Code an. Das ODER-Gatter 30, dessen Eingänge ebenfalls an den Wortausgängen des Festwertspeichers 24 liegen, stellt fest, ob der Korrekturwert nicht Null ist. Ist dies der Fall, gibt das ODER-Gatter 30 ein Signal ab, das die Übernahme des Korrekturwertes über Paralleleingänge des Korrekturzählers 25 erlaubt. Nach der Übernahme wird das UND-Gatter 28 freigegeben, so daß Taktimpulse des Taktimpulsgebers 29 den Korrekturzähler 25 beaufschlagen. Die gleiche Taktimpulsfolge wird am Ausgang des UND-Gatters 28 abgenommen und gelangt über ein weiteres UND-Gatter 27 an einen zweiten Eingang des ODER-Gatters 22 und von dessen Ausgang an den Zähleingang des Zählers 23. Der Korrekturzähler wird von den Taktimpulsen vollgezählt. Der Übergang des Bits höchster Wertigkeit des Korrekturzählers 25 von »1« nach »0«, der den vollgezählten Zustand des Korrekturzählers 25 markiert, sperrt über das Flip-Flop 26 den zweiten Eingang des UND-Gatters 27, so daß weitere Zählimpulse vom Zähleingang des Zählers 23 ferngehalten werden. Im Zähler 23 ist jetzt der korrigierte Meßwert gespeichert. Er kann von den Bitausgängen des Zählers 23 aus zu einem Anzeiger gelangen.

Falls der Korrekturwert Null ist, gibt das ODER-Gatter 30 ein Sperrsignal für die Übernahme des Korrekturwertes und ebenso einen Befehl für das Anzeigen des unkorrigierten Meßergebnisses ab.

Im Diagramm der F i g. 3 ist in der Ordinate U die Ausgangsspannung des Meßwertgebers in nichtlinearer Abhängigkeit zu den Abszissenwerten Xder ursprünglichen physikalischen Größe aufgetragen. Die Kennlinie ist wie in F i g. 1 mit 1 bezeichnet, eine der Linearisierung diende Gerade mit 2. Der größte Abstand der Geraden 2 von der gekrümmten Kennlinie in Ordinatenrichtung ergibt sich am Berührungspunkt einer zur Geraden 2 parallelen Tangente 5 an die Kennlinie 1. Dieser größte Abstand bestimmt die maximale Größe des Korrekturwertes, der zur Linearisierung dem vom Geber abgegebenen Wert hinzugefügt werden muß. Der Festwertspeicher muß so ausgelegt werden, daß er Speicherworte von der Größe des maximalen Korrekturwertes speichern kann.

In Fig.4 ist ein miteinander korrespondierender Abschnitt der Kennlinie 1 und der F i g. 2 dargestellt. In diesem Abschnitt weist die Kennlinie 1 eine mittlere Steigung tg α auf. Die Gerade 2 hat die Steigung tg ß. Der in diesem Abschnitt erfolgende nichtlineare Meßwertzuwachs sei Δ W. Die gleiche Korrekturgröße kann nun für einen Abschnitt X auf der Abszisse so lange beibehalten werden, bis eine wegen der

unterschiedlichen Steigung der Geraden gegenüber der Kennlinie schließlich notwendig werdende Korrekturänderung Δ L den vorgegebenen Linearitätsfehler überschritten würde. Der einem solchen Abszissenabschnitt entsprechende Meßwertzuwachs Δ W ergibt sich aus

\AW\- , ^AL-^a \tgß-tga\

Dieser maximal zulässige unkorrigierte Meßwertzuwachs bestimmt den größten zulässigen Abstand zwischen den Adressen und damit die minimale Wortanzahl des Speichers. Er wird an der Stelle der Kennlinie 1 ermittelt, an der ihre mittlere Steigung tg α den größten Unterschied zu der Steigung tg β der Geraden 2 aufweist. Der vorgegebene Linearitätsfehler sollte nicht kleiner sein als die Auflösung des Analog-Digital-Wandlers oder die Genauigkeitstoleranz des Gebers.

In F i g. 5 ist dargestellt, wie ein Linearitätsfehler, der sich aus dem digitalen Charakter der Korrekturwerte ergibt, verringert werden kann. Es ist in der F i g. 5 ein Abschnitt der Geraden 2 gezeichnet, die von einer Treppenkurve 6 berührt wird. Die Stufenhöhe der Treppenkurve richtet sich nach dem zugelassenen Linearitätsfehler, der im allgemeinen 1 Digit beträgt. Wird die Treppenkurve 6 so verlegt, daß sie als neue Treppenkurve 7 die Gerade 2 schneidet, so verringert sich der Linearitätsfehler auf ±0,5 Digit. Als entsprechende Maßnahme muß dazu wegen der Bedingungen bei 0% die minimal erforderliche Adreßanzahl des Festwertspeichers verdoppelt werden.

In Fig.6 ist der im Diagramm 1 dargestellte Grundmeßbereich, für den die Kennlinie 1 gilt, in drei weitere Teilmeßbereiche unterteilt Der eine Bereich geht von 0 bis 50%, der zweite Bereich von 50 bis 100%. Als dritter Bereich ist ein Bereich zwischen 25 und 75% des gesamten Meßbereiches vorgesehen.

In den folgenden Fig.7 bis 10 werden die für die verschiedenen Meßbereiche notwendigen Schaltmaßnahmen zwischen dem Zähler 23, dem Festwertspeicher 24 und dem Korrekturzähler 25 dargestellt.

F i g. 7 zeigt die Schaltung für den Grundmeßbereich. Der Zähler 23 ist ein 10-Bit-Binärzähler. Bitausgänge des Zählers 23 sind mit acht Adreßeingängen des Festwertspeichers 24 in der dargestellten Weise verbunden, so daß nach jedem vierten Zählimpuls eine neue Adresse angesprochen wird. Der vier Bit umfassende Wortausgang des Festwertspeichers 24 ist parallel mit den ersten vier Bit des fünf Bit umfassenden Korrekturzählers 25 verbunden. Das Bit höchster Wertigkeit des Korrekturzählers 25 ist an logisch »1« gelegt. Eingänge des ODER-Gatters 30 liegen ebenfalls an den Wortausgängen des Festwertspeichers 24. Der Zweck des ODER-Gatters 30 wurde bereits bei der Beschreibung der F i g. 2 erläutert.

Soll nun mit dieser Schaltung ein erster Teilmeßbereich von 0 bis 50% des Grundmeßbereiches erfaßt werden, so sind Umschaltungen vorzunehmen, die aus der F i g. 8 hervorgehen. Bei einer Anzeige der ersten Hälfte des Grundmeßbereiches über den gesamten Anzeigebereich ist, weil jetzt die Hälfte der zur Verfügung stehenden Meßspannung über die gesamte Anzeige gedehnt werden soll, der Verstärkungsgrad eines im Analog-Digital-Wandler befindlichen Vorverstärkers zu verdoppeln. Gleichzeitig darf nun mit dem gedehnten und digitalisierten Meßwert, wegen der Verdoppelung der Anzahl der Zählimpulse für einen herausgegriffenen Meßwert, erst nach jedem achten Zählschritt eine neue Adresse angesprochen werden. Dazu sind die Adreßeingänge des Festwertspeichers 24 gegenüber der Schaltung nach F i g. 7 alle um ein Bit in Richtung des Bits höchster Wertigkeit verschoben an die Bitausgänge des Zählers 23 angeschlossen. Das Bit höchster Wertigkeit der Adreßeingänge liegt dabei an logisch »0«, weil für den Teilmeßbereich von 0 bis 50% nur die erste Hälfte der Adressen benötigt wird! Die Wortausgänge des Festwertspeichers 24 sind gegenüber der Schaltung nach F i g. 7 ebenfalls um je ein Bit in Richtung des Bits höchster Wertigkeit verschoben an die Biteingänge des Korrekturzählers 25 angeschlossen. Das Bit geringster Wertigkeit des Korrekturzählers 25 liegt dabei an logisch »0«. Diese Maßnahme zusammen mit der Verschiebung um ein Bit in Richtung des Bits höchster Wertigkeit bedeutet eine Dehnung der komplementären Korrekturwerte um das Doppelte.

In F i g. 9 sind die Schaltmaßnahmen zwischen dem Zähler 23, dem Festwertspeicher 24 und dem Korrekturzähler 25 dargestellt, die notwendig sind, um die Anzeige eines Teilmeßbereiches von 50 bis 100% über den gesamten Anzeigebereich zu ermöglichen. Als Voraussetzung der in F i g. 9 dargestellten Maßnahmen muß auch hier der Verstärkungsfaktor des Vorverstärkers des Analog-Digital-Wandlers 20 verdoppelt werden. Die übrigen Schaltmaßnahmen entsprechen den. Maßnahmen, die bei der Schaltung nach Fig.8 getroffen wurden, bis auf die für den Adreßeingang höchster Wertigkeit des Festwertspeichers 24 nun vorgesehene Belegung mit logisch »1«. Durch diese Maßnahme wird nun ausschließlich die zweite, dem Meßbereich von 50 bis 100% zugeordnete Hälfte der Speicheradressen angesprochen.

In Fig. 10 sind Schaltmaßnahmen am Zähler 23, Festwertspeicher 24 und Korrekturzähler 25 dargestellt, welche die Schaltung zur Ausdehnung eines Teilmeßbereiches von 25 bis 75% des Grundmeßbereiches über den gesamten Anzeigebereich instand setzen. Diese Maßnahmen sind weitgehend mit den aus den F' i g. 8

und 9 ersichtlichen Maßnahmen identisch. Eine Änderung betrifft nur die beiden Adreßeingänge höchster Wertigkeit des Festwertspeichers 24. Der Adreßeingang zweithöchster Wertigkeit ist mit dem Bitausgang höchster Wertigkeit des Zählers 23 über einen Inverter 32 verbunden, der Adreßeingang höchster Wertigkeit dagegen mit dem gleichen Bitausgang direkt. Durch diese Maßnahme ist das erste Viertel des Inhalts des Festwertspeichers 24 blockiert, während, sobald das Meßergebnis das zweite Viertel des gesamten Meßbereiches erreicht, die entsprechenden Korrekturwerte im Festwertspeicher 24 angesprochen werden. Erreicht das Meßergebnis 50% des Grundmeßbereiches, so wird das zweite Viertel der im Festwertspeicher 24 gespeicherten Korrekturwerte gesperrt, und das dritte Viertel freigegeben.

Dem Vorstehenden ist zu entnehmen, daß die Umstellung der Schaltungsanordnung auf verschiedene Teilmeßbereiche ohne zusätzliche Speicherplätze auskommt und nur durch Umschaltmaßnahmen bewältigt werden kann.

Hierzu 5 Blatt Zeichnungen

609 583/322

Claims (10)

Patentansprüche:

1. Digitale Schaltungsanordnung zur Linearisierung nichtlinearer Geberkennlinien, dadurch gekennzeichnet, daß Bitausgänge eines Zählers (23) für digitalisierte Ausgangswerte eines nichtlinearen Gebers mit Adreßeingängen eines Festwertspeichers (24) für zwischen den Ordinaten einzelner Punkte der Geberkennlinie (1) und ro entsprechender Punkte einer der Geberkennlinie (1) angenäherten Geraden (2) bestehende, und in einem zum Code des Zählers komplementären Code codierte Differenzwerte (Korrekturwerte) verbunden und Wortausgänge des Festwertspeichers (24) parallel an Biteingänge eines Korrekturzählers (25) gelegt sind und der Ausgang eines Taktgenerators

(29) parallel an Zähleingänge des Zählers (23) und des Korrekturzählers (25) angeschlossen ist und daß ein aus der Änderung des jeweils benutzten Bits höchster Wertigkeit des Korrekturzählers (25) abgeleitetes Signal ein vor den Zähleingang des über den schon gespeicherten digitalisierten Geberwert hinaus weitergetakteten Zählers (23) geschaltetes Gatter (27) sperrt.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine minimale Anzahl der im Festwertspeicher (24) zu speichernden Korrekturwerte (Adreßanzahl) bestimmt ist durch die Bedingung, daß an einer Stelle größten Unterschiedes zwischen den Anstiegen der Kennlinie (1) einerseits und der Geraden (2) andererseits die Differenz zwischen aufeinanderfolgenden Korrekturwerten höchstens den zugelassenen Linearitätsfehler erreicht.

3. Schaltunganordnung nach Anspruch 2, dadurch gekennzeichnet, daß ein durch den digitalen Charakter der Korrekturwerte hervorgerufener Linearitätsfehler durch Verdoppelung der minimal erforderlichen Adreßanzahl des Festwertspeichers (24) auf ±0,5 Digit begrenzt ist.

4. Schaltungsanordnung nach Anspruch 1 oder einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß Eingänge eines ODER-Gatters

(30) einzeln mit je einem der Ausgänge des Festwertspeichers (24) verbunden sind und das Ausgangssignal des ODER-Gatters (30) über eine Logikschaltung dem Parallelübernahmeeingang des Korrekturzählers (25) zugeführt ist und die Korrektur dadurch steuert.

5. Schaltungsanordnung nach Anspruch 1 oder einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Zähler (23) und der Taktgenerator (29) zugleich Ausgangszähler bzw. Taktgenerator eines Analog-Digital-Wandlers (20) sind.

6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß der Festwertspeicher (24) und beide Zähler (23, 25) binär organisiert sind und daß der Korrekturzähler (25) ein Bit mehr als die Wortlänge des Festwertspeichers beträgt aufweist und der Eingang des Bits höchster Wertigkeit des Korrekturzählers (25) beim Grundmeßbereich an logisch »1« gelegt ist.

7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß zur Dehnung eines 50% des Grundmeßbereiches betragenden Teilmeßbereiches über den ganzen Anzeigebereich der Verstärkungsfaktor eines Vorverstärkers des Analog-Digital-Wandlers (20) verdoppelt ist und die Adreßeingänge bzw. Wortausgänge des Festwertspeichers (24) auf um ein Bit in Richtung des Bits höchster Wertigkeit verschobene Ausgänge des Zählers (23) bzw. Eingänge des Korrekturzählers (25) umgeschaltet sind und der Biteingang geringster Wertigkeit des Korrekturzählers (25) an logisch »0« gelegt ist.

8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß zur Anzeige eines Teilmeßbereiches von 0 bis 50% zusätzlich der Adreßeingang höchster Wertigkeit des Festwertspeichers (24) an logisch »0« gelegt ist.

9. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß zur Anzeige eines Teilmeßbereiches von 50 bis 100% zusätzlich der Adreßeingang höchster Wertigkeit des Festwertspeichers (24) an logisch »1« gelegt ist.

10. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß zur Anzeige eines mittleren Teilmeßbereiches von 25 bis 75% zusätzlich der Adreßeingang höchster Wertigkeit des Festwertspeichers (24) unmittelbar und der vorhergehende Adreßeingang über einen Inverter (32) an das Bit höchster Wertigkeit des Zählers (23) angeschlossen ist.