DE2534229C2

DE2534229C2 - In I hoch 2 L-Logik ausgelegtes D-Flipflop

Info

Publication number: DE2534229C2
Application number: DE19752534229
Authority: DE
Inventors: Lothar Dipl.-Phys. 7800 Freiburg Blossfeld
Original assignee: Deutsche TTT Industries GmbH, 7800 Freiburg
Filing date: 1975-07-31
Publication date: 1977-06-30

Description

Vorteile des Ausbildungsprinzips der integrierten Injektionslogik sind ein relativ geringer Oberflächenbedarf an Halbleitermaterial und die Möglichkeit der leichten Realisierbarkeit von digitalen Schaltungen mit Mehrfachkollektortransistoren und der Anwendung der normalen Planardiffusionstechnik. Es sind weder Widerstände noch Kondensatoren erforderlich, da die Verschaltung über Leitbahnen galvanisch ohne Widerstände und Kondensatoren erfolgt In der folgenden Beschreibung ist daher stehts eine galvanische Verbindung im Zusammenhang mit der elektrischen Verbindung gemeint. Als weiterer Vorteil gilt, daß keine besonderen Stromquellen für die Transistoren erforderlich sind, da deren Stromversorgung über die Injektoren erfolgt Da schließlich auch die einzelnen Transistoren mit elektrisch trennenden Isolierzonen flächensparend ausgebildet werden können, ist es für den Fachmann von Interesse, Schaltungen zu entwickeln, die in I²L-Logik realisierbar sind, insbesondere solche, de' en Emitter auf einem gemeinsamen Potential liegen.

Aurgabe der Erfindung ist, das bekannte u-nipfiop topologisch einfacher in I²L-Auslegung bei vermindertem Bedarf an Halbleiteroberfläche realisierbar zu

machen.

Diese Aufgabe wird durch die im kennzeichnenden Teil des anliegenden Anspruchs 1 ungegebenen Scbaltungsmnßniibmen gelöst.

Die Erfindung wird im folgenden nnhnnd der Zeichnung erläutert, deren

Fig. I den Logikplan des bekannte,) D-Flipflops zeigt, deren

Fig.2 das Symbol eines NOR-Gatters und das Schalibild seiner Realisierung in PL-Auslegung zeigt, ro deren

Fig.3 den Logikplan des D-Flipflops nach der Erfindung betrifft, deren

Fig.4 das Schallbild einer ersten Realisierung des D-Flipflops nach der Erfindung in I²L-Auslcgung und is deren

Fig. 5 eine Weiterbildung der Schaltung nach Fig.4 φ betreffen.

ί 4 Das bekannte, in I²L-Logik ausgelegte D-Flipflop mit dem Logikplan gemäß der Fig.) weist drei Speicher- *o 'zellen I, II, Il auf, welche je zwei NAND-Gatter mit je zwei Kreuzverbindungen von jedem ersten Eingang des einen Gatters zum Ausgang des anderen Gatters enthalten. Ferner bestehen Verbindungen zwischen dem Takteingang Tsowohl mit dem zweiten Eingang 2 des -zweiten Gatters T₂ der zweiten Speicherzelle Il als auch mit dem zweiten Eingang 2 des ersten Gatters G_} der dritten Speicherzelle III. Außerdem bestehen, wie ohne weiteres aus der F i g. 1 ersichtlich. Verbindungen zwischen dem Ausgang des zweiten Gallers G₂ der zweiten Speicherzelle II und dem zweiten Eingang 2 des ersten Gatters C5 der ersten Speicherzelle sowie zwischen dem zweiten Eingang des zweiten Gatters G_b derselben ersten Speicher/eile I und dem Ausgang des ersten Gatters G3 der dritten Speicherzelle III. Ferner bestehen Verbindungen zwischen einem dritten Eingang 3 des ersten Gatters G₃ der dritten Speicherzelle III und dem Ausgang des zweiten Gatters G₂ der zweiten Speicherzelle II sowie zwischen dem zweiten Eingang 2 des ersten Gatters G\ der zweiten ψ> •Speicherzelle Ii und dem ersten Eingang 1 des ersten Gatters Gi der dritten Speicherzelle III. Der Set-Eingang liegt unmittelbar im dritten Eingang 3 des ersten Gatters G₁ der zweiten Speicherzelle II und dem dritten Eingang 3 des ersten Gatters G$ der ersten Speicherzel-Ie I, während das Reset-Signal sämtlichen dritten Eingängen 3 der zweiten Gatter G₂, Gt, und G_b der Speicherzellen zugeführt wird. Aufgrund der Gleichheit der durch Invertion ineinander übergehenden Wahrheitstabellen eines NOR-Gatters einerseits und eines NAND-Gatters andererseits kann das D-Flipflop gemäß der F i g. 1 auch durch NOR-Gatter ohne Änderungen der galvanischen Verbindungen realisiert werden. Die Erfindung geht von einer solchen äquivalenten NOR-Darstellung aus.

Die Fig.2 zeigt zunächst das Symbol eines NOR-Gatters mit drei Eingängen !, 2 und 3 und dessen Realisierung durch eine Schaltung, weiche in PL-Technik ausgelegt werden kann, da alle Emitter der entsprechend den drei Eingängen vorhandenen drei Transistoren auf einem Potential liegen. /1, I₂ und h bedeuten die an den Basiszonen liegenden Stromquellen, welche in bekannter Weise durch einen oder mehrere Injektoren realisiert werden können. Ein solches NOR-Gatter ist bekannt.

Zur Funktionsweise des bekannten D-Flipflops gemäß der F i g. I ist zu bemerken, daß ein Setzen nur möglich ist, wenn am Takteingang T kein Signal liegt.

■%

Dann kann die Speicherzelle I die Information vrtn den Speicherzellen Il und III Übernehmen Uefindoi sich der Takteingang 7im Zustand I, so liegt sowohl am /weilen Eingang 2 des ersten Gatt.-rs O, der ersten Speicherzelle I als auch am zweiten Eingang des zweiten Gutters üb derselben Speicherzelle I die logische Null an. An dieser Stelle sei schon zu bemerken, daß dus D-Flipllop nach der Erfindung den Nachteil des Setzens abhiingig vom Taktsignal nicht aufweist.

Die Fig. 3 zeigt den Logikschaltplan uns D-Flipflops mit NOR-Gattcrn G] bis G_h nach der der Erfindung. Im Gegensatz zu den bekannten D-Flipflops sind beim D-Flipflop nach der Erfindung keine galvanischen Verbindungen zwischen dem Set-Fii gang 5 oder dem Resei-Eingang R einerseits und einem der Eingänge der Gatter C5, Gb der ersten Speicherzelle I andererseits vorgesehen. Vielmehr wird sowohl der Sei- als auch der Reset-Eingang über je einen Inverter V₁ b/w. V₂ mit dem Takteingang T verbunden. Außerdem ist zum Unterschied zu dem bekannten D-Flipflop je eine galvanische Verbindung sowohl zwischen dem Set-Eingang Sund dem dritten Eingang 3 des zweiten Gutters G₂ der zweiten Speicherzelle Il als mich /wischen dem Resel-Eingang R und dem dritten Eingang J des ersten Gatters G\ der zweiten Speicherzelle Il vorhnnden.

Zum Setzen des bekannten D-Flipflops gemäß der Fig. I und des D-Flipflops nach der Erfindung müssen die Speicherzellen Gu G₂ und 6'j, G4 durch einen Setzimpuls bzw. durch einen Rückseizimpuls in den Zustand versetzt werden, der den Ausgang der Speicherzelle d auf I bzw. von G_b auf I bringt. Dies erfolgt beim D-Flipflop nach der Erfindung nicht über dritte Eingänge an den Galtern G'4, Gi und Gb. sondern galvanisch über dritte Eingänge 3 der Gatte ■ G\ und G₂ der zweiten Speicherzelle Il sowie über die Inverter Vi und V₂ auf die Taktleitung. Der Set-Impuls !legt also unmittelbar nur am zweiten Caller G₂ der /weilen Speicherzelle Il und über den Inverter V₂ auf der Taklleiti'ng, während ein Reset-impuls unmittelbar nur am dritten Eingang des ersten Gatters G\ der zweiten Speicherzelle Il und über den Inverter V\ an der Taktleitung liegt. Durch diese Schaltungsmaßnahme nach der Erfindung nehmen alle Gatter den richtigen Zustand ein. so daß beim Setzen des Set- bzw. Reset-Eingangs auf Null die eingeschriebene Information erhaltenbleibt und gleichzeitig der Takteingang freigegeben wird.

Bei der Auslegung in I²L-Technik bedeuten die zusätzlichen Inverter V\ und V₂ lediglich eine Erweiterung um einen Einkoliektortransistor bzw. einen Kollektor für den Reset- und den Set-Eingang, wie die F i g. 4 und 5 erkennen lassen.

Die in I²L-Auslegung realisierbare Schaltung gemäß der Fig.4 ergibt sich, indem zunächst schematisch die Gatter G\ bis Gb nach der F i g. 2 realisiert werden und dann die Transistoren T, und Tm eingefügt werden, welche die Inverter V\ und V₂. abgesehen von dem zweiten Kollektor, enthalten. Der zweite Kollektor b der Fig.4 entspricht der Einfügung eines drit'cn Eingangs 3 in das Gatter G\, welches die Transistoren T_b und Tj enthält, und in das Gatter G₂, welches die Transistoren Tg und T) enthält, da sowohl die Emitter als auch die Kollektoren auf je einem gemeinsamen Potential liegen. In gleicher Weise entspricht der Transistor Tu dem dritten Eingang 3 des ersten Gatters Gi der dritten Speicherzelle III.

Bei der Ausführungsform gemäß Fig.4 eines D-FIipflops nach der Erfindung liegt also der Set-Ein-

gang S an der Basiszone eines ersten Doppelkollektor- verbunden war. Entsprechend dieser Regel sind mit dem

gg p g

"transistors 7k dessen erster Kollektor galvanisch Transistor 7rdcr Transistor Ti undde^Transistor"Turn

'sowohl mit dem Ausgang des zweiten Gatters G₂ der einem Dreifächkollektörtrarisistör T^'igeniäB der F igj;ä

zweitön Speicherzelle Il als auch mit dem zweiten vereinigt worden; wobei der eine Kollektor mifodem %

«Eingang-2des ersten Gatters Cf₃ der dritten Speieherzel- 5 Kollektor ;des"' 'Verbliebenen Trarisisldn.v T₂ ' u^d^der ; _i

IeIIl vefbündenist/DeriResetiEingäng/? dagegen liegt andere Kollektor mitdemkollektbrdesTiansistpjs^' \

%n der Basiszone eines zweiten Doppelkdllektörtransi- verbunden ist.-;Näch deni^gleicHen 'Prinzip-W6fdenfdef; %

stors -'-!/κ dessen erster Kollektor a'mit dem zweiten Transistor 7i mit dem transistor Tm jn R6fnH\ä'eS ^J

Eingang 2 des zweiten Gatters G₂ der zweiten Doppelkollektortransistors Tu'.'der'Transistor Tn niit *'*

■Speicherzelle Ii und dessen zweiter Kollektor b mit dem 10 dem Transistor T₉ in Form des Doppelkpllektortransi- -

'ersten Eingang 1 des zweiten Gatters Gi der zweiten stors T₉' und der Transistor Tu mit dem Transistor Tt in

^Speicherzelle Il verbunden ist. Der zweite Kollektor b Form des Doppelkollektortransistors T13' realisiert. Die %

Rieses zweiten Doppelkollekiortransistors T5 liegt Kollektoranzahl der erhaltenen Mehrfachkollcklortran-

iferner am ersten Eingang 1 des zweiten Gatters G₂ der sistoren T₂, Ti', T₉', T13' und Tm' entspricht der Anzahl

zweiten Speicherzelle II. 15 der Transistoren, welche sie vereinigen. Der Transistor /

^; Während bei der Ausführungsform gemäß der F i g. 4 T₃ kann als Mehrfachtransistor T₃' ausgebildet werden,

die einzelnen Speicherzellen I, Il und III noch als dessen zusätzliche Kollektoren je einen Ausgang Q

zueinander getrennt zu betrachten sind, sind diese liefern.

^entsprechend den Möglichkeiten einer PL-Auslegung Gegenüber dem bekannten D-Flipflop mit Setz- und

gemäß der Fig.5 über eine Realisierung von Doppel- 20 Rücksetzeingängen weist das D-Flipflop mich der

kollektortransistoren miteinander verschachtelt. Bei Erfindung den Vorteil auf, daß das Setzen unabhängig

dieser Ausfühaingsform gemäß der F ig. 5 sind die vom Taktsignal erfolgt, da der Takteingang dabei immer

Basiszonen derjenigen Transistoren, die mit einer auf Null gesetzt ist.

^Basiszone eines anderen Transistors galvanisch verbun- Bei Verwendung als Zähler wird die in den F i g. 1.3,4

den sind, mit den Basiszonen letzterer Transistoren 25 und 5 gestrichelt aufgeführte Verbindung mit dem

/nämlich zu Mehrfachkollcktortransistoren vereinigt D-Eingang hergestellt. Bei einer solchen Verwendung

worden. Dabei ist der zusätzliche Kollektor, durch den als Vor- bzw. Rückzähler des D-Flipflops nach der

ein mit einem anderen Transistor vereinigter Transistor Erfindung ergibt sich der Vorteil, daß für den

realisiert wurde, mit dem Schaltungspunkt verbunden, Reset-Eingang nur ein Transistor benötigt wird,

mit dem der ursprünglich »entfallene« Transistor 30

Hierzu 2 Blatt Zeichnungen

Claims

W^i

Patentansprüche:

sJ I, In I²L-Logik ausgelegtes D-Flipflop nit drei Speicherzellen, welche je zwei Gatter und je 3wei Kreuzverbindungen von jedem ersten Eingang des einen Gatters zum Ausgang des anderen Gatters ,aufweisen, mit einer Verbindung zwischen dem Takteingang sowohl mit dem zweiten Eingang des zweiten Gatters der zweiten Speicherzelle als auch mindern zweiten Eingang des ersten Gatters der dritten Speicherzelle, ferner mit je einer Verbindung zwischen dem Ausgang des zweiten Gatters der zweiten Speicherzelle and dem zweiten Eingang des ersten Gatters der ersten Speicherzelle, zwischen dem zweiten Eingang des zweiten Gatters der ersten Speicherzelle und dem Ausgang des ersten Gatters der dritten Speicherzelle, zwischen einem dritten Eingang des ersten Gatters der dritten Speicherzelle und dem Ausgang des zweiten Gatters der zweiten Speicherzeile und schließlich zwischen dem zweiten Eingang des ersten Gatters und der zweiten Speicherzelle mit dem ersten Eingang des ersten Gatters der dritten Speicherzelle, zwischen einem Set-Eingang und einem dritten Eingang eines Gatters der zweiten Speicherzelle und zwischen einem Reset-Eingang und dem dritten Eingang des anderen Gatters der zweiten Speicherzelle, dadurch gekennzeichnet, daß sowohl der Set-Eingang (S) als auch der Reset-Eingang (R)über je einen Inverter (Vu V₂) mit dem Takteing«"«·, galvanisch verbunden sind, daß je eine galvanische Verbindung sowohl zwischen dem Set-Eingang (S) und dem dritten Eingang (3) des zweiten Gatters (G₂)der zweiten Speicherzelle (II) als auch zwischen dem Reset-Eingang (R) und dem dritten Eingang (3) des ersten Gatters (G\) der zweiten Speicherzelle (N) vorhanden ist und daß keine galvanischen Verbindungen zwischen den Set-Eingängen (S) und/oder den Reset-Eingängen (R) und.einem der Eingänge der Gatter (d Ge) in der ersten Speicherzelfe (I) vorhanden sind.
2. D-Flipflop nach Anspruch 1, dadurch gekenn- - zeichnet, daß die Gatter als NOR-Gatter in

PL-Technik ausgelegt sind, daß der Set- Eingang/SJ an der Basiszone eines ersten Doppelkollektortransistors (Tm) liegt dessen erster Kollektor (a) galvanisch sowohl mit dem Ausgang des zweiten _r'^v Gatters (Gz)UZt zweiten Speicherzelle (II) als auch C mit dem zweiten Eingang (2) des ersten Gatters (G₃)

(der dritten Speicherzelle (111) verbunden ist und daß Γ der Reset-Eingang (R) an der Basiszone eines ^zweiten Doppelkoliektortransistors f"7y liegt, dessen t% -'erster Kollektor (a) mit dem zweiten Eingang (2) des zweiten Gatters /G₂) der zweiten Speicherzelle (II) H und dessen zweiter Kollektor (b) mit dem ersten Eingang (1) des zweiten Gatters (G₂) der zweiten Speicherzelle (II) verbunden ist
3. D-Flipflop nach Anspruch 2. dadurch gekennzeichnet, daß die Basiszonen derjenigen Transisto- &>, ren (Tu Ά, Tt, Tw, Tn, T\%), die mit einer Basiszone eines anderen Transistors galvanisch verbunden sind, mit den Basiszonen letzterer Transistoren zu MfehrfaehkoHektortransistoren (Ti', Ti', Tg', T_i3', Tu') vereinigt werden, deren Kollektoranzahl der Anzahl der Transistoren entspricht, weiche sie vereinigen.

Die Erfindung beschäftigt sieh mit der Schaltung eines in f²L-Logik ausgelegten D-Flipflops, wie es aus der Zeitschrift »Philips tecb, Rundschau« 33, Nr. 3, Seiten 82 bis 91 - insbesondere Seite 89 - bekannt war. Dieses bekannte D-Flipflop weist drei Speicherzellen auf, welche je zwei Gatter enthalten, welche je *wei galvanische Kreuzverbindungen von jedem ersten Eingang des einen Gatters zum Ausgang des anderen Gatters aufweisen. Die drei Speicherzellen sind ferner untereinander galvanisch gekoppelt.

Das bekannte D-Flipflop ist.für allgemeine Logik nur dann verwendbar, wenn der Zustand des Flipflops unabhängig vom Taktimpuls gesetzt und rückversetzt werden kann. Das ist nur möglich, wenn der Taktimpuls sich im fsullzustäind befindet. Außer einem Takteingang weist das bekannte D-Flipfiop einen Set- und einen Reset-Eingang auf, um einen bestimmten Zustand einzustellen. Zur Verwendung als Zähler sind außerdem noch zwei Ausgänge und ein D-Eingang vorgesehen, wodurch der D-Flipflop im Bedarfsfalle durch Herstellen einer äußeren Verbindung zwischen einem Ausgang und dem D-Eingang für Zähler verwendbar wird.

Die Erfindung betrifft somit ein in I²L-Logik ausgelegtes D-Flipflop gemäß dem Oberbegriff des anlegenden Hauptanspruchs.

Diese I²L-Logik wird auch als »Merged Transistor Logic« - vgl. »1972 IEEE International Solid-State Cicuits Conference«. Digest of Technical Papers, Seiten 90 bis 93 — bezeichnet und zeichnet sich zunächst durch an der Halbleiteroberfläche liegende Kollektorzonen und für eine Mehrzahl von Transistoren gemeinsame Injektoren aus, die als Teil je eintr lateralen Transistorstruktur den Stromfluß in den vertikal betrebenen Transistoren steuern und als Stromquelle dienen. Der Injektor kann im Ersatzschaltbild Js Ersatzschaltbildtransistor dargestellt werden, dessen Basis auf Emitterpotential des betreffenden vertikalen Transistors und dessen Kollektor an der Basis dieses vertikalen Transistors liegt. Dabei ist die Kollektorzone des Ersatzschaltbildtransistors ^;dentisch mit der Basiszone des vertikalen Transistors. Der Übersichtlichkeit wegen sind diese Ersatzschaltbildtransistoren, wie sie den Injektoren entsprechen, in der Zeichnung zur anliegenden Beschreibung fortgelassen worden.