DE2534229B1 - In I?L-Logik ausgelegtes D-Flipflop - Google Patents

In I?L-Logik ausgelegtes D-Flipflop

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DE2534229B1 DE19752534229 DE2534229A DE2534229B1 DE 2534229 B1 DE2534229 B1 DE 2534229B1 DE 19752534229 DE19752534229 DE 19752534229 DE 2534229 A DE2534229 A DE 2534229A DE 2534229 B1 DE2534229 B1 DE 2534229B1
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Description

machen.
Diese Aufgabe wird durch die im kennzeichnenden Teil des anliegenden Anspruchs 1 angegebenen Schaltungsmaßnahmen gelöst.
Die Erfindung wird im folgenden anhand der Zeichnung erläutert, deren
F i g. 1 den Logikplan des bekannten D-FIipflops zeigt, deren
F i g. 2 das Symbol eines NOR-Gatters und das Schaltbild seiner Realisierung in I2L-Auslegung zeigt, deren
Fig.3 den Logikplan des D-Flipflops nach der Erfindung betrifft, deren
Fig.4 das Schaltbild einer ersten Realisierung des D-Flipflops nach der Erfindung in I2L-Auslegung und deren
F i g. 5 eine Weiterbildung der Schaltung nach F i g. 4 betreffen.
Das bekannte, in I2L-Logik ausgelegte D-Flipflop mit dem Logikplan gemäß der F i g. 1 weist drei Speicherzellen I, II, II auf, welche je zwei NAND-Gatter mit je zwei Kreuzverbindungen von jedem ersten Eingang des einen Gatters zum Ausgang des anderen Gatters enthalten. Ferner bestehen Verbindungen zwischen dem Takteingang Γ sowohl mit dem zweiten Eingang 2 des zweiten Gatters Tz der zweiten Speicherzelle II als auch mit dem zweiten Eingang 2 des ersten Gatters G3 der dritten Speicherzelle III. Außerdem bestehen, wie ohne weiteres aus der F i g. 1 ersichtlich, Verbindungen zwischen dem Ausgang des zweiten Gatters G2 der zweiten Speicherzelle II und dem zweiten Eingang 2 des ersten Gatters G5 der ersten Speicherzelle sowie zwischen dem zweiten Eingang des zweiten Gatters Ge derselben ersten Speicherzelle I und dem Ausgang des ersten Gatters G3 der dritten Speicherzelle III. Ferner bestehen Verbindungen zwischen einem dritten Eingang 3 des ersten Gatters G3 der dritten Speicherzelle III und dem Ausgang des zweiten Gatters Gi der zweiten Speicherzelle II sowie zwischen dem zweiten Eingang 2 des ersten Gatters G\ der zweiten Speicherzelle II und dem ersten Eingang 1 des ersten Gatters Gz der dritten Speicherzelle III. Der Set-Eingang liegt unmittelbar im dritten Eingang 3 des ersten Gatters G\ der zweiten Speicherzelle II und dem dritten Eingang 3 des ersten Gatters Gs der ersten Speicherzelle I, während das Reset-Signal sämtlichen dritten Eingängen 3 der zweiten Gatter Gi, G* und Ge der Speicherzellen zugeführt wird. Aufgrund der Gleichheit der durch Invertion ineinander übergehenden Wahrheitstabellen eines NOR-Gatters einerseits und eines NAND-Gatters andererseits kann das D-Flipflop gemäß der F i g. 1 auch durch NOR-Gatter ohne Änderungen der galvanischen Verbindungen realisiert werden. Die Erfindung geht von einer solchen äquivalenten NOR-Darstellung aus.
Die Fig. 2 zeigt zunächst das Symbol eines NOR-Gatters mit drei Eingängen 1,2 und 3 und dessen Realisierung durch eine Schaltung, welche in PL-Technik ausgelegt werden kann, da alle Emitter der entsprechend den drei Eingängen vorhandenen drei Transistoren auf einem Potential liegen. /1, I2 und /3 bedeuten die an den Basiszonen liegenden Stromquellen, welche in bekannter Weise durch einen oder mehrere Injektoren realisiert werden können. Ein solches NOR-Gatter ist bekannt. .
Zur Funktionsweise des bekannten D-Flipflops gemäß der F i g. 1 ist zu bemerken, daß ein Setzen nur möglich ist, wenn am Takteingang T kein Signal liegt.
Dann kann die Speicherzelle I die Information von den Speicherzellen II und III übernehmen. Befindet sich der Takteingang Tim Zustand 1, so liegt sowohl am zweiten Eingang 2 des ersten Gatters Gs der ersten Speicherzelle I als auch am zweiten Eingang des zweiten Gatters Ge derselben Speicherzelle I die logische Null an. An dieser Stelle sei schon zu bemerken, daß das D-Flipflop nach der Erfindung den Nachteil des Setzens abhängig vom Taktsignal nicht aufweist.
Die F i g. 3 zeigt den Logikschaltplan des D-Flipflops mit NOR-Gattern G\ bis G6 nach der der Erfindung. Im Gegensatz zu den bekannten D-FIipflops sind beim D-Flipflop nach der Erfindung keine galvanischen Verbindungen zwischen dem Set-Eingang 5 oder dem Reset-Eingang R einerseits und einem der Eingänge der Gatter Gs, Ge der ersten Speicherzelle I andererseits vorgesehen. Vielmehr wird sowohl der Set- als auch der Reset-Eingang über je einen Inverter V\ bzw. Vi mit dem Takteingang T verbunden. Außerdem ist zum Unterschied zu dem bekannten D-Flipflop je eine galvanische Verbindung sowohl zwischen dem Set-Eingang S und dem dritten Eingang 3 des zweiten Gatters Gi der zweiten Speicherzelle II als auch zwischen dem Reset-Eingang R und dem dritten Eingang 3 des ersten Gatters G\ der zweiten Speicherzelle II vorhanden.
Zum Setzen des bekannten D-Flipflops gemäß der F i g. 1 und des D-Flipflops nach der Erfindung müssen die Speicherzellen Gi, G2 und G3, Ga durch einen Setzimpuls bzw. durch einen Rücksetzimpuls in den Zustand versetzt werden, der den Ausgang der Speicherzelle Gs auf 1 bzw. von Ge auf 1 bringt. Dies erfolgt beim D-Flipflop nach der Erfindung nicht über dritte Eingänge an den Gattern Gi1, G5 und Ge, sondern galvanisch über dritte Eingänge 3 der Gatter G\ und G2 der zweiten Speicherzelle II sowie über die Inverter V\ und V2 auf die Taktleitung. Der Set-Impuls liegt also unmittelbar nur am zweiten Gatter Gi der zweiten Speicherzelle II und über den Inverter V2 auf der Taktleitung, während ein Reset-Impuls unmittelbar nur am dritten Eingang des ersten Gatters G\ der zweiten Speicherzelle II und über den Inverter V\ an der Taktleitung liegt. Durch diese Schaltungsmaßnahme nach der Erfindung nehmen alle Gatter den richtigen Zustand ein, so daß beim Setzen des Set- bzw. Reset-Eingangs auf Null die eingeschriebene Information erhaltenbleibt und gleichzeitig der Takteingang freigegeben wird.
Bei der Auslegung in PL-Technik bedeuten die zusätzlichen Inverter Vj und V2 lediglich eine Erweiterung um einen Einkollektortransistor bzw. einen Kollektor für den Reset- und den Set-Eingang, wie die F i g. 4 und 5 erkennen lassen.
Die in PL-Auslegung realisierbare Schaltung gemäß der F i g. 4 ergibt sich, indem zunächst schematisch die Gatter G\ bis Ge nach der F i g. 2 realisiert werden und dann die Transistoren T5 und 7I0 eingefügt werden, welche die Inverter V\ und V2, abgesehen von dem zweiten Kollektor, enthalten. Der zweite Kollektor b der Fig.4 entspricht der Einfügung eines dritten Eingangs 3 in das Gatter Gi, welches die Transistoren Te und Tj enthält, und in das Gatter G2, welches die Transistoren Tg und Tg enthält, da sowohl die Emitter als auch die Kollektoren auf je einem gemeinsamen Potential liegen. In gleicher Weise entspricht der Transistor 711 dem dritten Eingang 3 des ersten Gatters G3 der dritten Speicherzelle III.
Bei der Ausführungsform gemäß Fig. 4 eines D-Flipflops nach der Erfindung liegt also der Set-Ein-
gang S an der Basiszone eines ersten Doppelkollektortransistors 7ΐο, dessen erster Kollektor galvanisch sowohl mit dem Ausgang des zweiten Gatters G2 der zweiten Speicherzelle II als auch mit dem zweiten Eingang 2 des ersten Gatters G3 der dritten Speicherzel-Ie III verbunden ist. Der Reset-Eingang R dagegen liegt an der Basiszone eines zweiten Doppelkollektortransistors Γ5, dessen erster Kollektor a mit dem zweiten Eingang 2 des zweiten Gatters G2 der zweiten Speicherzelle II und dessen zweiter Kollektor b mit dem ersten Eingang 1 des zweiten Gatters G2 der zweiten Speicherzelle II verbunden ist. Der zweite Kollektor b dieses zweiten Doppelkollektortransistors T5 liegt ferner am ersten Eingang 1 des zweiten Gatters G2 der zweiten Speicherzelle II.
Während bei der Ausführungsform gemäß der F i g. 4 die einzelnen Speicherzellen I, II und III noch als zueinander getrennt zu betrachten sind, sind diese entsprechend den Möglichkeiten einer I2L-Auslegung gemäß der F i g. 5 über eine Realisierung von Doppelkollektortransistoren miteinander verschachtelt. Bei dieser Ausführungsform gemäß der Fig.5 sind die Basiszonen derjenigen Transistoren, d>e mit einer Basiszone eines anderen Transistors galvanisch verbunden sind, mit den Basiszonen letzterer Transistoren nämlich zu Mehrfachkollektortransistoren vereinigt worden. Dabei ist der zusätzliche Kollektor, durch den ein mit einem anderen Transistor vereinigter Transistor realisiert wurde, mit dem Schaltungspunkt verbunden, mit dem der ursprünglich »entfallene« Transistor verbunden war. Entsprechend dieser Regel sind mit dem Transistor Ti der Transistor Γι und der Transistor Tn zu einem Dreifachkollektortransistor Ti' gemäß der F i g. 5 vereinigt worden, wobei der eine Kollektor mit dem Kollektor des verbliebenen Transistors Ti und der andere Kollektor mit dem Kollektor des Transistors Tn' verbunden ist. Nach dem gleichen Prinzip werden der Transistor F4 mit dem Transistor TU in Form des Doppelkollektortransistors Tu, der Transistor Tu mit dem Transistor Tg in Form des Doppelkollektortransistors Tg und der Transistor Tu mit dem Transistor 7e in Form des Doppelkollektortransistors 713' realisiert. Die Kollektoranzahl der erhaltenen Mehrfachkollektortransistoren 7V, Ti', 7V. 71/ und 7V entspricht der Anzahl der Transistoren, welche sie \ ereinigen. Der Transistor T3 kann als Mehrfachtransistor 7V ausgebildet werden, dessen zusätzliche Kollektoren je einen Ausgang Q liefern.
Gegenüber dem bekannten D-Flipflop mit Setz- und Rücksetzeingängen weist das D-Flipflop nach der Erfindung den Vorteil auf, daß das Setzen unabhängig vom Taktsignal erfolgt, da der Takteingang dabei immer auf Null gesetzt ist.
Bei Verwendung als Zähler wird die in den Fig. 1,3,4 und 5 gestrichelt aufgeführte Verbindung mit dem D-Eingang hergestellt. Bei einer solchen Verwendung als Vor- bzw. Rückzähler des D-Flipflops nach der Erfindung ergibt sich der Vorteil, daß für den Reset-Eingang nur ein Transistor benötigt wird.
Hierzu 2 Blatt Zeichnungen

Claims (3)

Patentansprüche:
1. In I2L-Logik ausgelegtes D-Flipflop mit drei Speicherzellen, welche je zwei Gatter und je zwei Kreuzverbindungen von jedem ersten Eingang des einen Gatters zum Ausgang des anderen Gatters aufweisen, mit einer Verbindung zwischen dem Takteingang sowohl mit dem zweiten Eingang des zweiten Gatters der zweiten Speicherzelle als auch mit dem zweiten Eingang des ersten Gatters der dritten Speicherzelle, ferner mit je einer Verbindung zwischen dem Ausgang des zweiten Gatters der zweiten Speicherzelle und dem zweiten Eingang des ersten Gatters der ersten Speicherzelle, zwischen dem zweiten Eingang des zweiten Gatters der ersten Speicherzelle und dem Ausgang des ersten Gatters der dritten Speicherzelle, zwischen einem dritten Eingang des ersten Gatters der dritten Speicherzelle und dem Ausgang des zweiten Gc ters der zweiten Speicherzelle und schließlich zwischen dem zweiten Eingang des ersten Gatters und der zweiten Speicherzelle mit dem ersten Eingang des ersten Gatters der dritten Speicherzelle, zwischen einem Set-Eingang und einem dritten Eingang eines Gatters der zweiten Speicherzelle und zwischen einem Reset-Eingang und dem dritten Eingang des anderen Gatters der zweiten Speicherzelle, d a durch gekennzeichnet, daß sowohl der Set-Eingang (S) als auch der Reset-Eingang (R) über je einen Inverter (Vu V2) mit dem Takteingang galvanisch verbunden sind, daß je eine galvanische Verbindung sowohl zwischen dem Set-Eingang (S) und dem dritten Eingang (3) des zweiten Gatters (G2)der zweiten Speicherzelle (II) als auch zwischen dem Reset-Eingang (R)und dem dritten Eingang (3) des ersten Gatters (G\) der zweiten Speicherzelle (II) vorhanden ist und daß keine galvanischen Verbindungen zwischen den Set-Eingängen (S) und/oder den Reset-Eingängen (R) und einem der Eingänge der Gatter (Gs G6) in der ersten Speicherzelle (I) vorhanden sind.
2. D-FIipflop nach Anspruch 1, dadurch gekennzeichnet, daß die Gatter als NOR-Gatter in PL-Technik ausgelegt sind, daß der Set-Eingang (S) an der Basiszone eines ersten Doppelkollektortransistors (T\o) liegt, dessen erster Kollektor (a) galvanisch sowohl mit dem Ausgang des zweiten Gatters (Gi) der zweiten Speicherzelle (II) als auch mit dem zweiten Eingang (2) des ersten Gatters (Gz) der dritten Speicherzelle (III) verbunden ist und daß der Reset-Eingang (R) an der Basiszone eines zweiten Doppelkollektortransistors (Ts) liegt, dessen erster Kollektor (a)mh dem zweiten Eingang (2) des zweiten Gatters (Gi) der zweiten Speicherzelle (II) und dessen zweiter Kollektor (b) mit dem ersten Eingang (1) des zweiten Gatters (Gi) der zweiten Speicherzelle (II) verbunden ist.
3. D-Flipflop nach Anspruch 2, dadurch gekennzeichnet, daß die Basiszonen derjenigen Transistoren (Tu Tt, 7e, Tti, Tu, T\s), die mit einer Basiszone eines anderen Transistors galvanisch verbunden sind, mit den Basiszonen letzterer Transistoren zu Mehrfachkollektortransistoren(T2'. T7', T>', Tm', Tu) vereinigt werden, deren Kollektoranzahl der Anzahl der Transistoren entspricht, welche sie vereinigen.
Die Erfindung beschäftigt sich mit der Schaltung eines in I2L-Logik ausgelegten D-Flipflops, wie es aus der Zeitschrift »Philips tech. Rundschau« 33, Nr. 3, Seiten 82 bis 91 — insbesondere Seite 89 — bekannt war. Dieses bekannte D-Flipflop weist drei Speicherzellen auf, welche je zwei Gatter enthalten, welche je zwei galvanische Kreuzverbindungen von jedem ersten Eingang des einen Gatters zum Ausgang des anderen Gatters aufweisen. Die drei Speicherzellen sind ferner
ίο untereinander galvanisch gekoppelt.
Das bekannte D-Flipflop ist für allgemeine Logik nur dann verwendbar, wenn der Zustand des Flipflops unabhängig vom Taktimpuls gesetzt und rückversetzt werden kann. Das ist nur möglich, wenn der Taktimpuls sich im Nullzustand befindet. Außer einem Takteingang weist das bekannte D-Flipflop einen Set- und einen Reset-Eingang auf, um einen bestimmten Zustand einzustellen. Zur Verwendung als Zähler sind außerdem noch zwei Ausgänge und ein D-Eingang vorgesehen, wodurch der D-Flipflop im Bedarfsfalle durch Herstellen einer äußeren Verbindung zwischen einem Ausgang und dem D-Eingang für Zähler verwendbar wird.
Die Erfindung betrifft somit ein in I2L-Logik ausgelegtes D-Flipflop gemäß dem Oberbegriff des anliegenden Hauptanspruchs.
Diese I2L-Logik wird auch als »Merged Transistor Logic« — vgl. »1972 IEEE International Solid-State Cicuits Conference«, Digest of Technical Papers, Seiten 90 bis 93 — bezeichnet und zeichnet sich zunächst durch an der Halbleiteroberfläche liegende Kollektorzonen und für eine Mehrzahl von Transistoren gemeinsame Injektoren aus, die als Teil je einer lateralen Transistorstruktur den Stromfluß in den vertikal betriebenen Transistoren steuern und als Stromquelle dienen. Der Injektor kann im Ersatzschaltbild als Ersatzschaltbildtransistor dargestellt werden, dessen Basis auf Emitterpotential des betreffenden vertikalen Transistors und dessen Kollektor an der Basis dieses vertikalen Transistors liegt. Dabei ist die Kollektorzone des Ersatzschaltbildtransistors identisch mit der Basiszone des vertikalen Transistors. Der Übersichtlichkeit wegen sind diese Ersatzschaltbildtransistoren, wie sie den Injektoren entsprechen, in der Zeichnung zur anliegenden Beschreibung fortgelassen worden.
Vorteile des Ausbildungsprinzips der integrierten Injektionslogik sind ein relativ geringer Oberflächenbedarf an Halbleitermaterial und die Möglichkeit der leichten Realisierbarkeit von digitalen Schaltungen mit Mehrfachkollektortransistoren und der Anwendung der normalen Planardiffusionstechnik. Es sind weder Widerstände noch Kondensatoren erforderlich, da die Verschaltung über Leitbahnen galvanisch ohne Widerstände und Kondensatoren erfolgt. In der folgenden Beschreibung ist daher stehts eine galvanische Verbindung im Zusammenhang mit der elektrischen Verbindung gemeint. Als weiterer Vorteil gilt, daß keine besonderen Stromquellen für die Transistoren erforderlich sind, da deren Stromversorgung über die Injektoren erfolgt. Da schließlich auch die einzelnen Transistoren mit elektrisch trennenden Isolierzonen flächensparend ausgebildet werden können, ist es für den Fachmann von Interesse, Schaltungen zu entwickeln, die in I2L-Logik realisierbar sind, insbesondere solche, deren Emitter auf einem gemeinsamen Potential liegen.
Aufgabe der Erfindung ist, das bekannte D-Flipflop topologisch einfacher in I2L-Auslegung bei vermindertem Bedarf an Halbleiteroberfläche realisierbar zu
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