DE2451481A1 - Empfangsseitige schaltungsanordnung zur erweiterung des messbereichs von bitfehlermesseinrichtungen - Google Patents

Description

• Empfangsseitige Schaltungsanordnung zur Erweiterung des Meßbereichs von Bitfehlermeßeinrichtungen Die Erfindung betrifft eine empfangsseitige Schaltungsanordnung zur Erweiterung des Meßbereichs von Bitfehlerineßeinrichtungen.
• Bitfehlerratenmessungen sind grundlegende Qualitätsprüfungen von digitalen Übertragungsgeräten, wie Regeneratoren und Modems, und Übertragungsstrecken, wie Koaxialkabeln, Hohlkabeln und Glasfaserleitungen.
• Das Prinzip einer Bitfehlerratenmessung besteht darin, daß auf der Sendeseite einer Übertragungsstrecke eine Quasizufallssignalfolge von 1/0-Impulsen nach einem exakt festgelegten Bildungsgesetz erzeugt wird. Diese Impulsfolge wird über die Übertragungsstrecke geschickt und kann dort von äußeren Störungen beeinflußt werden, so daß pro Zeiteinheit eine bestimmte Zahl von 1- in O-Bits bzw. von 0- in 1-Bits umgeformt wird. Die Gesamtzahl der so gestörten Bits pro Sekunde, bezogen auf die Bitfolgefrequenz, wird als Bitfehlerrate bezeichnet. Die Bitfehlerrate einer Übertragungsstrecke ist ein umgekehrt proportionales Maß für die Übertragungsgute. Auf der Empfangsseite der Übertragungsstrecke wird eine zweite Quasizufallssignalfolge nach einem zur Sendeseite identischen Bildungsgesetz erzeugt und in einer Synchronisierschaltung mit der empfangenen, fehlerfrei gedachten Quasizufallssignalfolge zeitlich zur Übereinstimmung gebracht. Empfangene und auf der Empfangsseite erzeugte Quasizufallssignalfolge werden dann in einer Komparatorschaltung bitweise verglichen; bei Nichtübereinstimmung wird pro falschem Bit ein Fehlerimpuls abgegeben. Die Zahl der Fehlerimpulse pro Sekunde, bezogen auf die Bitfolgefrequenz, ist gleich der Bitfehlerrate der Übertragungsstrecke, Figur 1.
• Es ist bekannt, Quasizufallssignalfolgen max. Länge mit einem rückgekoppelten Schieberegister zu erzeugen, z. B. Schweitzer, L.: Eigenschaften und Anwendungen von binnen Quasizufallssignalfolgen. Frequenz 24 (1970)8, S. 230-234, weiterhin sind Bitfehlerraten-Meßeinrichtungen nach dem oben beschriebenen Prinzip bekannt z. B. Edward, S.D.: Measuring digital error rate with pseudorandom signals. Telecommunications, Vol.5(1971)11, p.28-32, 62. Außerdem sind folgende Eigenschaften von Quasizufallssignalfolgen max. Länge, die z. B. in einem rückgekoppelten Schieberegister erzeugt werden z. B. durch McMos Flandbook, First Edition October 1973, Motorola Inc., Semiconductor Products Division, Seite 11/34 bekannt.
• 1. Werden 2 oder mehr Quasizufallssignalfolgen gleicher Länge unu gleicher Bitfolgefrequenz, die sich aber durch eine beliebige gegenseitige Verschiebung ihrer Pulsmuster unterscheiden, modulo-2-addiert, so entsteht wieder eine Quasizufallssignalfolge gleicher Länge und gleicher Bitfolgefrequenz, die jedoch bezüglich ihres Pulsmusters gegenüber den beiden addierten Quasizufallssignalfolgen verschoben ist.
• 2. Wird eine Quasizufallssignalfolge mit der Länge 2n-1 und der Bitfolgefrequenz fb mit einer Frequenz fb/2k (k =1,2,3...) abgetastet, d. h. wird jedes 2rate Bit der Folge abgenommen, so entsteht durch die Abtastung eine neue Quasizufallssignalfolge, die ebenfalls die Länge 2n-1, aber die Bitfolgefrequenz fb/2k hat.
• Die bekannten empfangsseitigen Verfahren zur Bitfehlerratenmessung eignen sich nur bis zu Bitfolgefrequenzen, bis zu denen rückgekoppelte Schieberegister noch sicher betrieben werden können. Innerhalb z. B. einer Logikfamilie monolithischer integrierter Schaltungen ist dies eine relativ niedrige Frequenz, Verknüpfungsschaltungen dieser Familie können fast die doppelte Frequenz verarbeiten. Gerade aber für das Schieberegister, das im allgemeinen 15, 22, 33 oder noch mehr Stufen hat, kommen aus Gründen der Zuverlässigkeit, der Packungsdichte und der Kosten nur monolithische integrierte Schaltungen in Frage, so daß z.
• Z. die obere Frequenzgrenze für Bitfehlerratenmessungen nach den bekannten Prinzipien bei 250 - 300 MHz liegt.
• Der Erfindung liegt die Aufgabe zugrunde, diese Nachteile der bekannten empangsseitigen Prinzipien zur Bitfehlerratenmessung auszuschalten und unter Verwendung eben dieser Prinzipien die obere Frequenz weitestgehend unabhängig von der oberen Frequenz der verwendeten Schieberegister zu machen.-Die Aufgabe der Erfindung ist also die Erweiterung des Meßbereiches von Bitfehlerratenmeßeinrichtungen, die als Prüfsignale in rückgekoppelten Schieberegistem erzeugte Quasizufallssignalfolgen verwenden.
• Diese Aufgabe wird gemäß der Erfindung grundsätzlich dadurch gelöst, daß die empfangene Quasizufallssignalfolge mit der Länge z = 2n-1 und einer hohen Bitfolgefrequenz fb an einen Serienparallelwandler gelegt ist, der wenigstens eine Quasizufallssignalfolge gleicher Länge, abe ein nt Bitfolgefrequenz fb/2k abgibt und daß die in der Bitfolgefrequenz unterteilte Quasizufallssignalfolge als Eingangssignal wenigstens eines mit der Taktfrequenz fb/2 betriebenen Bitfehlematenmeßgerätes dient.
• Je nah der Art der Fehler auf der Meßstrecke ergeben sich verschiedene Ausgestaltungen der Erfindung.
• Bei stochastischer Fehlerverteilung auf der Meßstrecke ist der Serienparallelwandler einstufig, insbesondere als UND-, NAND-NOR-Schaltung ausgebildet, und die einzige abgegebene in der Bitfolgefrequenz unterteilte Quasizufallssignalfolge dient als Eingangssignal eines einzigen herkömmlichen Bitfehlerratenmeßgerätes.
• Die so gemessene Fehlerrate ist gleich der Fehlerrate der empfangenen Quasizufallssignalfolge mit der Bitfolgefrequenz fb, jedoch mit der Einschränkung, daß auf der Übertragungsstrecke nur stochastische Störungen vorkommen dürfen.
• Um die Bitfehlerrate auch bei beliebigen Störungen nach diesem Prinzip messen zu können, sind folgende weitere Ausgestaltungen der Erfindung möglich.
• Zweckmäßig ist bei allen folgenden Ausführungsformen bei beliebiger Fehlervetteilung auf der Meßstrecke ein Serienparallelwandler vorgesehen und es stehen demzufolge 2k in der Bitfolgefrequenz unterteilte Quasizufallssignalfolgefrequenzen an den 2k-Ausgängen des Serienparallelwandlers.
• Diese 2k Quasizufallssignalfolgen steuern in der zweiten Ausführungsform 2k voneinander unabhängige Bitfehlerratenmeßeinrichtungen herkömmlicher Bauart an, die bei der Taktfrequenz fb/2k arbeiten. Pro Bitfehler einer beliebigen Folge entsteht an dem betreffenden Komparatorausgang der Bitfehlerratenmeßeinrichtung ein Ausgangsimpuls. Die Summe der Impulse aller 2k Komparatoren pro Sekunde, bezogen auf die Bitfolgefrequenz fb, ist gleich der Fehlerrate der Quasizufallssignalfolge am Ausgang der Übertragungsstrecke.
• Eine Vereinfachung der vorstehend beschriebenen Ausgestaltung der Erfindung ist vorteilhaft dann möglich, wenn der Serienparallelwandler entweder direkt von der Sendeseite oder aus dem empfangenen Signal so synchronisiert werden kann, daß die 2k Quasizufallssignalfolgen an seinen Ausgängen in einer solchen Reihenfolge auftreten, daß der gegenseitige zeitliche Abstand der Pulsmuster der Folgen (1?) und (2') und (3')....
• und (2k#11) und (2k1) jeweils 2 /2 bit ist.
• Hierzu liegen inbeiden Fällen die 2k Quasizufallssignalfolgen an den ersten Eingängen von 2k Komparatoren, deren zweite Eingänge mit den 2k Ausgängen eines Modulo-2-Addierers verbunden sind, der von einem n-stufigen rückgekoppelten Schieberegister angesteuert ist, das in bekannter Weise auf die den ersten Komparator ansteuernde Quasizufallssignalfolge des Serienparallelwandlers synchronisiert ist.
• Für den Einsatz der vorstehend beschriebenen Schaltungsvariante gibt es zwei Möglichkeiten.
• Im ersten Falle erhält der Serienparallelwandler ein festes Abtastsignal direkt von der Sendeseite her im Kurzschlußverfahren, dessen zeitliche Lage zur empfangenen Quasizufallssignalfolge die richtige Reihenfolge der 2k Ausgangssignale des Serienparallelwandlers sichert. Dieser Fall ist dann gegeben, wenn Sender und Empfänger der Einrichtung beispielsweise für Schleifenmessungen am gleichen Ort sind.
• Dann sind die 2k Quasizufallssignalfolgen- abgesehen von den Bitfehlern, die auf der Strecke entstanden sind und die gezählt werden sollen - identisch mit ebenfalls 2k Quasizufallssignalfolgen, die auf der Empfangsseite nach dem bekannten Verfahren der Modulo-2-Addition von Ausgangssignalen des nstufigen rückgekoppelten Schieberegisters des Empfangsteils der Bitfehlermeßeinrichtung abgeleitet werden. Diese stellen bekanntlich ebenfalls Quasizufallssignalfolgen der Länge z = 2n-1 und der Bitfolgefrequenzf dar. Dabei ist z Bitfolgefrequenz b dar. Dabei ist es gleichgültig> wie die empfangene Quasizufallssignalfolge der Länge 2n -1 und mit der Bitrate fb auf der Sendeseite erzeugt worden ist, solange es sich um eine Quasizufallssignalfolge maximaler Länge und mit bekanntem Bildungsgesetz handelt.
• Eine aber nicht die einzige bekannte Möglichkeit hierzu findet sich beispielsweise in Siemells Forschungs- und Entwicklungsberichte Bd. 3/1974, Nr. 4. Springer Verlag 1974.
• Das eigentliche Bitfehlerratenmeßgerät unterscheidet sich von einem herkömmlichen nUn nur dadurch, daß das rückgekoppelte Schieberegister der Empfangseite in bekannter Weise auf nur eines der 2k Ausgangssignale des Serienparallelwandlers synchronisiert wird und daß dadurch jeweils die entsprechenden Quasizufallssignalfolgen paarweise identisch sind.
• In 2k Komparatorschaltungen werden paarweise die entsprechenden Quasizufallssignalfolgen bitweise verglichen. Jedes auf der Obertragungsstrecke gestörte Bit wird damit erkannt und als Fehlerimpuls an dem zugehörigen Komparatorausgang angezeigt.
• Die Summe der Fehlerimpulse aller 2k Komparatorausgänge pro Sekunde, bezogen auf die Bitfolgefrequenz fb entspricht der Fehlerrate auf der Übertragungsstrecke.
• Da normalerweise Sende- und Empfangsseite räumlich voneinander getrennt sind, muß der Serienparallelwandler auf der Empfangsseite aus dem empfangenen Signal so synchronisiert werden, daß seine 2k Ausgangssignale in der richtigen Reihenfolge an den 2k Ausgängen erscheinen. Hierzu muß das Abtastsignal des Serienparallelwandlers, das die Folgefrequenz fb/2k hat, so oft gegenüber dem Eingangssignal des Serienparallelwandlers zeitlich um jeweils eine Bitbreite (T = 1/ob) ) verschoben werden, bis die k richtige Reihenfolge vorhanden ist, max. also (2k-1) mal. Als Kriterium für den synchronen Zustand des Serienparallelwandlers können die einzelnen Fehlerraten an den 2k Komparatorausgängen dienen. Bei Asynchronismus zwischen entsprechenden Quasizufallssignalfolgen ist die Fehlerrate am zugehörigen Komparatorausgang 0,5. Sie fällt bei Synchrnnismus abrupt von 0,5 auf einen Wert, der der Fehlerrate auf der Übertragungsstrecke entspricht, z. B.
• auf 0,01 bei einer Fehlerrate von 10 2 Solange demnach mindestens einer der 2k Komparatorausgänge die Fehlerrate 0,5 zeigt, arbeitet der Serienparallelwandler nicht synchron. Die bereits oben beschriebene Weiterschaltung des Abfragetaktes um jeweils eine Bitbreite muß demnach so oft wiederholt werden, bis alle Komparatoren eine Fehlerrate anzeigen, die deutlich niedriger als 0,5 ist.
• vierten Hierzu ist in der Ausgestaltung der Erfindung eine an die gänge der Komparatoren geschaltete Auswertelogik vorgesehen, die dann einen programmierbaren Pulsgenerator ansteuert, wenn mindestens einer der 2k -Komparatorausgänge einer Fehlerrate von 0,5 anzeigt. Dieser programmierbare Pulsgenerator erzeugt ein Impulssignal der Folgefrequenz fb/2k, das als Abtastsignal für den Serienparallelwandler dient.
• Bei nicht synchronem Arbeiten des Serienparallelwandlers liegt lediglich eine zyklische Verschiebung zwischen den Quasizufallssignalfolgen an den Serienparallelwandlerausgängen und den Quasizufallssignalfolgen an den Ausgängen des Modulo-2-Addierers vor. 2k solcher Verschiebungen sind denkbar, wobei eine der 2k Verschiebungen Übereinstimmung und damit Synchronismus bedeutet. Jede der 2k-1 verbotenen Verschiebungen ruft aber ein ihr allein charakteristisches Auftreten des Meßwertes 0,5 an verschiedenen der 2k Komparatorausgänge hervor. Die Auswertelogik zur Ansteuerung des programmierbaren Pulsgenerators kann kann deshalb so ausgelegt werden, daß sie aus jeder der 2 verschiedenen Verteilungen des Meßwertes 0,5 an den 2k Komparatoraus gängen dem programmierbaren Pulsgenerator ein Steuersignal S anbietet, daß dieser eine entsprechende Verschiebung der zeitlichen Lage des Abfragetaktes um so viele Zeitabstände 1/fb auf einmal ausführt, daß der Synchronismus des Serienparallelwandlers damit schon erreicht ist. Dadurch wird, im Vergleich zur dritten Ausgestaltung der Erfindung, die Zahl der erforderlichen Synchonisierschritte von max. 2k-1 auf 1 verringert, die Synchronisierzeit also auf den Wert 1/(2k-1) verringert.
• Die Erfindung wird anhand von 4 Figuren verdeutlicht.
• Die bereits erwähnte Figur 1 zeigt eine Bitfehlermeßeinrichtung nach dem Stand der Technik die Figur 2 die erste Ausführungsform der Erfindung mit einem einstufigen Serienparallelwandler die Figur 3 eine Ausführungsform, die mehrere herkömmliche Bitfehlermeßgeräte benötigt die Figur 4 eine Ausführungsform für den Fall der gemeinsamen Aufstellung von Sende- und Empfangsteil der Bitfehlermeßeinrichtung an einem Ort die Figur 5 eine Ausführungsform für den Fall, dass Sende- und Empfangsteil der Bitfehlermeßeinrichtung an verschiedenen Orten aufgestellt werden.
• Figur 2 zeigt ein spezielles Ausführungsbeispiel der Erfindung für die Empfangsseite für den Fall, daß auf der Übertragungsstrecke nur stochastische Störungen auftreten und deshalb für die Fehlerratenmessung Stichproben bei jedem 2k-ten bit (k = 1, 2, %. ) genügen. Die empfangene Quasizufallssignalfolge mit der Länge z = 2n-1 und der Bitfolgefrequenz fb wird in einem einstufigen Serienparallelwandler, der z. B. aus einer UND-Schaltung bestehen kann, mit einer Abtastfrequenz f /2k b Tastverhältnis (1:2k), abgetastet und die so gewonnene Quasizufallssignalfolge ebenfalls mit der Länge z = 2n-1, aber der Bitfolgefrequenz fb/2k einer üblichen Fehlerratenmeßeinrichtung zugeführt. Die am Ausgang Fi des Komparators gemessene Fehlerrate ist gleich der Fehlerrate auf der Übertragungsstrecke.
• Figur 3 zeigt ein weiteres spezielles Ausführungsbeispiel der erfindung für den Fall, daß k = 2 <2k =4) ist und beliebige Störungen gemessen werden sollen. Das Schieberegister ist 4-stufig, es bekommt von der Übertragungsstrecke die Quasizufallssignalfolge mit der Länge z = 2n-1 und der Bitfolgefrequenz fb, sein Abtastsignal hat die Folgefrequenz fb/2k = fb/4. An den 4 Ausgängen (1'), (2'), (3') und (4') entstehen damit 4 Quasizufallssignalfolgen der Länge z = 2n -1 und mit der Bitfolgefrequenz fb/4, die 4 unabhängige Bitfehlerratenmeßeinrichtungen B1 - B4 ansteuern. Jede dieser Bitfehlerratenmeßeinrichtungen gibt pro gestörtem Bit seiner ansteuernden Quasizufallssignalfolge einen Fehlerimpuls an seinem Ausgang Fi ab. Die Summe der Fehlerimpulse aller 4 Ausgänge pro Sekunde, bezogen auf die Frequenz f , ist gleich der Bitfehlerrate der empfangenen Quasizufallssignalfolge am Ende der Übertragungsstrecke.
• Figur 4 zeigt ein weiteres spezielles Ausführungsbeispiel der Erfindung, ebenfalls für den Fall k = 2, wobei der Abfragetakt mit der Folgefrequenz #b /4 für den Serienparallelwandler direkt von der Sendeeinrichtung geliefert wird und zeitlich so auf die empfangene Quasizufallssignalfolge am Eingang des Wandlers festgelegt ist, daß die 4 Ausgangssignale (1'), (2'), (3') und (4') des Serienparallelwandlers bezüglich ihrer Pulsmuster so gegeneinander verschoben sind, daß zwischen (1') und (2'), (2'3 und (3'), und (3') und (4') eine Verschiebung von jeweils 2n ##bit, hier gleich 4 bit, besteht.
• Dann vereinfacht sich die Fehlerratenmeßanordnung gegenüber Figur 3 insofern, als nur noch 1 synchronisierbares n-stufiges rückgekoppeltes Schieberegister mit der Taktfrequenz fb/4 erforderlich ist, das in bekannter Weise z. B. auf die Folge (1') synchronisiert wird und das einen Modulo-2-Addierer ansteuert, der ebenfalls in bekannter Weise 4 Quasizufallssignalfolgen der Länge z = 2n-1 und mit der Bitfolgefrequenz fb/4 erzeugt, die sich ebenfalls paarweise beginnend mit (1 " ), um jeweils 2n /4 bit = 4 bit bezüglich der zeitlichen Lage ihrer Pulsmuster unterscheiden. Diese 4 Quasizufallssignalfolgen werden in 4 Komparatoren mit den ihnen zugeordneten 4 Ausgangssignalen des Serienparallelwandlers bitweise verglichen. Jedes gestörte Bit ruft am Ausgang Fi des ihm zugeordneten Komparators einen Fehlerimpuls hervor.
• Die Gesamtzahl der Fehlerimpulse pro Sekunde an den 4 Ausgängen Fi1 bis Fi4 der Komparatoren, bezogen auf die Bitfolgefrequenz fb, entspricht der Fehlerrate auf der Übertragungsstrecke.
• Figur 5 zeigt ein allgemeines Ausführungsbeispiel der Erfindung für die Empfangsseite für den Fall, daß Sender und Empfänger räumlich voneinander getrennt sind, der Serienparallelwandler mithin aus dem empfangenen Signal synchronisiert werden muß.
• Die empfangene Quasizufallssignalfolge der Länge z = 2n -1 und der Bitfolgefrequenz fb wird in einem 2k stufigen Serienparallelwandler mit der Abtastfrequenz f in 2k Quasizufallssignalfolgen (1'), (2')...(2k') derLänge z = 2n-1 und derBitfolgefrequenz fb/2k zerlegt, die in 2k Komparatoren Kt, K2. K2k mit den in bereits beschriebener Weise intern gewonnenen 2 Quasizufallssignalfolgen (1 ''), (2 ''). . (2k'' ) paarweise verglichen werden. Die Synchronisation des Quasizufallssignalgenerators erfolgt wie in Figur 4 aus dem Meßergebnis des Komparators K1 Ein programmierbarer Pulsgenerator, der den Abfrageimpuls für den Serienparallelwandler mit der Pulsfolgefrequenz fb erzeugt, kann diesen Impuls nach Maßgabe eines Steuerimpulses S mit max. 2k äquidistanten Zeitlagen liefern, deren gegenseitige Abstände jeweils l/fb betragen. Eine Auswertelogik mißt die Fehlerraten sämtlicher 2k Komparatoren und schaltet den programmierbaren Pulsgenerator so oft jeweils um einen Zeitabstand weiter, bis alle Komparatoren einen deutlich kleineren Wert der Fehlerrate als 0,5 anzeigen. Die Auswertelogik kann zusätzlich so geartet sein, daß sie zwischen der Verteilung des Meßwertes 0,5 der Fehlerrate auf die 2k Komparatorausgänge und der erforderlichen zeitlichen Verschiebung q-l/fb (q = 0, 1, 2...2k) des Abfragetaktes gegenüber der empfangenen Quasizufallssignalfolge eine direkte Verknüpfung herstellt und dem programmierbaren Pulsgenerator ein so geartetes Steuersignal S anbietet, daß dieser die Verschiebung in einem Schritt ausführt.
• Die Gesamtzahl der Fehlerimpulse pro Sekunde an den Ausgängen der 2k Komparatoren, bezogen auf die Bitfolgefrequenz fb , entspricht der Fehlerrate auf der Übertragungsstrecke.
• Die mit der Erfindung erzielten Vorteile bestehen insbesondere darin, daß im Vergleich zu Bitfehlerratenmeßeinrichtungen bei der Bitfolgefrequenz fb, mit nur geringem zusätzlichem Aufwand Bitfehlerratenmeßeinrichtungen bei der 2 -fachen Bitfolgefrequenz durchgeführt werden können (k = 1,2,3...). 3ie bestehen weiter darin, daß die vorhandenen empfangsseitigen Geräte und Prinzipien für Messungen bei der Bitfolgefrequenz fb ohne wesentliche Änderungen übernommen werden können und nur durch zusätzliche Schaltungen ergänzt werden müssen. Als zusätzlicher Vorteil ist schließlich zu nennen, daß selbst bei einer Beibehaltung der bisherigen Bitfolgefrequenz fb eine Verbilligung der Geräte bei Anwendung der Erfindung dadurch eintritt, daß diejenigen Teile der Fehlerratenmeßeinrichtung, die bisher mit einem hohen Aufwand an hochwertigen Bauelementen verbunden waren, dann mit Bauelementen für eine um den Faktor 1/2k niedrigere Frequenz, die damit wesentlich preiswerter sind, betrieben werden können.

Claims (8)

Patentansprüche

1. Empfangsseitige Schaltungsanordnung zur Erweiterung des Meßbereichs von Bitfehlerratenmeßeinrichtungen, die als Yrufsignale in rückgekoppelten bchieberegistern erzeugte Quasizufallssignalfolgen verwenden, d a d u r c h g e k e n n z e i c h n e t , daß die empfangene Quasizufalissignalfolge mit der Länge z = 2n-1 und einer hohen Bitfolgefrequenz fb an einen Serien-Parallelwandler gelegt ist, der wenigstens eine Quasizufallssignalfolge gleicher Länge, aber einer durch 2k (mit k = 1,2,3...) unterteilten Bitfolgefrequenz fb/2k abgibt und daß die in der Bitfolgefrequenz unterteilte Quasizufallssignalfolge als Singangssignal wenigstens eines mit der Taktfrequenz fb/2k betriebenen Bitfehlerratenme#gerätes dient.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß bei stochastischer Pehlerverteilung auf der Meßstrecke der Serienparallelwandler einstufig, insbesondere als UtID-, fJND- oder ITOR-Schaltung ausgebildet ist und die einzige abgegebene, in der Bitfolgefrequenz unterteilte Quasizufallssignalfolge als Eingangs signal eines einzigen Bitfehlerratenmeßgerätes dient (Fig. 2).

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß bei beliebiger Fehlerverteilung auf der Meßstrecke ein 2k-stufiger Serienparallelwandler vorgesehen ist und 2k in der Bitfolgefrequenz unterteile Quasizufallssignalfolgen an den 2k ausgängen des Serienparallelwandlers stehen.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß jede der 2k erzeugten, in der Bitfolgefrequenz unterteilten Quasizufallssignalfolgen an je einen Eingang von 2k herkömmlichen Bitfehlerratenmeßgeräten gelegt ist (Fig. 3).

5. Schaltungsanordnun;; nach Anspruch 3, dadurch gekennzeichnet, daß die 2k Quasizufallssignalfolgen an den ersten Eingängen von 2k Komparatoren liegen, deren zweite Eingänge mit den 2k Ausgängen eines odulo-2-Addierers verbunden sind, der von einem n-stufigen rückgekoppelten Schieberegister angesteuert ist, das in bekannter gleise auf die den ersten Komparator ansteuernde Quasizufallssignalfolge des #erienparallelwandlers synchronisiert ist.

6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß der Serienparallelwandler ein festes Abtastsignal direkt von der Sende seite her im Kurzschlußverfahren erhält, dessen zeitliche Lage zur empfangenen Quasizufalissignalfolge die richtige Reihenfolge der 2k Ausgangssignale des Serienparallelwandlers sichert (Fig. 4).

7. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß eine an die 2k Ausgänge der Komparätoren geschaltete Auswertelogik vorgesehen wird, die dann einen programmierbaren Pulsgenerator ansteuert, wenn mindestens einer der 2k Komparatorausgänge eine Fehlerrate von 0,5 anzeigt und daß dieser programmierbare Pulsgenerator ein Impulssignal der Folgefrequenz fb/2k erzeugt, das als Abtastsignal für den Serienparallelwandler dient (Fig. 5).

8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß die innere Schaltung der Auswertelogik so geartet ist, daß sie zwischen der Verteilung des Meßwertes 0,5 der Fehlerrate auf die 2k Komparatorausgänge und der erforderlichen zeitlichen Verschiebung des Ausgangssignals des programmierbaren Pulsgenerators gegenüber der empfangenen Quasizufallesignalfolge eine direkte Verknüpfung herstellt und dem Pulsgenerator ein solches Steuersignal anbietet, daß dieser die Verschiebung in einem Schritt ausführt (Fig. 5).