DE3315956A1

DE3315956A1 - Bidirektionales serielles uebertragungssystem fuer digitale informationen

Info

Publication number: DE3315956A1
Application number: DE19833315956
Authority: DE
Inventors: Fritz DDR 1500 Potsdam Melzer
Original assignee: Veb Schwermaschinenbaukombinat Takraf Stammbetrieb Ddr 7010 Leipzig; MAN Takraf Fordertechnik GmbH
Current assignee: Veb Maschinenbau "karl Marx" Babelsberg Ddr 1502
Priority date: 1982-05-27
Filing date: 1983-05-02
Publication date: 1983-12-01
Also published as: DD206298A1

Description

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Bidirektionales serielles Übertragungssystem für digitale Informationen

Die Erfindung betrifft ein bidirektionales serielles Übertragungssystem für digitale Informationen, welches für die Übertragung von Stellsignalen oder/und Meß- und Kontrollgrößen ein breites Anwendungsgebiet in der allgemeinen Betriebs-, Meß-, Steuerungs- und Regelungstechnik hat.

Anwendungsgebiete sind z»B. Anlagen, in denen eine bestimmte Anzahl von Informationen für die Steuerung und Überwachung eines ara Ort A ablaufenden Prozesses von und zu einer zentralen Meßwarte an einem Ort B zu übertragen ist, wobei die Orte A und B nicht direkt mittels Kabel der erforderlichen Anzahl von Leitern oder nur mit erhöh·» tem Aufwand an technischen Mitteln oder mit erhöhtem Raumbedarf durch Kabel verbunden werden können. Ein weiteres Anwendungsgebiet beeteht in der bidirektionalen Übertragung auf dem Funkweg oder mit optischen Mitteln in solchen Fällen, bei denen für beide Übertragungsrichtungen die gleiche Trägerfrequenz verwendet werden muß oder vorteilhaft verwendet werden kann. Ein spezielles Anwendungsgebiet ist die Übertragung der Informationen zwischen dem endlos drehbaren Kranteil und dem Unterwagen eines Autodrehkranes.

Aus der Mikroprozessortechnik sind Bussysteme bekannt, die eine bidirektionale serielle Übertragung auf den Busleitungen ermöglichen.

Der Nachteil solcher Bussysteme für das Anwendungsgebiet der Erfindung besteht in der Notwendigkeit von separaten Wegen zur Steuerung bzw. Synchronisierung neben dem Übertragungsweg der Information.
Es sind weitere serielle Übertragungssysteme bekannt, z.B. Bi-Phase-System, die zwar eine hohe Bitrate erlauben, jedoch für eine Zwei-Richtungs-Verbindung zwei voneinander

unabhängige oder miteinander synchronisierte Systeme und somit ebenfalls zusätzliche Öbertragungswege oder u.a. einen doppelten Aufwand an Schieberegisterketten erfordern.
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Das Ziel der Erfindung besteht in der Vermeidung zusätzlicher Öbertragungswege für die bidirektionale Übertragung von digitalen Informationen, die nur einen einfachen Aufwand an Schieberegisterketten in jeder Endstelle erfordert.

Aufgabe der Erfindung ist es, einen Code für eine bidirektionale serielle Übertragung digitaler Informationen einschließlich der erforderlichen elektronischen Anordnungen für beide Endstellen festzulegen unter Anwendung nur eines Übertragungsweges zwischen den Endstellen.

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß die beiden Endstellen in Haupt- und Nebenstelle unterschieden werden, wobei nur die Hauptstelle eine Schaltung zur Takterzeugung enthält, die eine der Hauptstelle zugeordnete Schieberegisterkette mit Ausgangsspeicher für den bidirektionalen Betrieb steuert und außerdem in regelmäßiger Folge periodische Impulsserien abgibt, bei der in der Impulsbreite die zu übertragende Information aufmoduliert ist, die einer kombinierten Sende- und Empfängerschaltung zugeführt werden und diese so steuert, daß während der Dauer eines Impulses der Sender aktiviert ist und der Empfänger gesperrt ist und während der Dauer der Impulslücke der Sender gesperrt und der Empfänger aktiviert ist. Die Nebenstelle enthält eine mit der der Hauptstelle identische Sender-Empfänger-Kombination, wobei der Empfängerausgang die von der Hauptstelle gesendeten Impulsü olncr Idontifikationsschaltung zuführt, welche aus dem Impulsgemisch system- und funktionsgerechte Signale für den bidirektionalen Betrieb einer der Nebenstelle zugeordneten Schieberegisterkette mit Ausgangsspeicher be-

reitstellt und außerdem die Sender-Empfänger-Kombination der Nebenstelle in der erforderlichen Art und Weise zu steuern vermag.

Die Erfindung wird an Hand der Zeichnungen näher erläutert.

Fig. 1: zeigt die vereinfachte Darstellung der gesamten

Schaltungsanordnung beider Endstellen, 10

Fig. 2: zeigt das Impulsschema einiger Leitungsabschnitte der Fig. 1.

Gemäß der Aufgabenstellung ist die an den η Eingängen 1 der Hauptstelle anliegende digitale Information an die η Ausgänge 2 der Nebenstelle und die an den m Eingängen der Nebenstelle anliegende digitale Information an die m Ausgänge 4 der Hauptstelle seriell zu übertragen über eine räumliche Entfernung durch einen einzigen Übertragungsweg 5· Ein freilaufender Taktgenerator 6 liefert ununterbrochen symmetrische Rechteckimpulse 7 mit der Breite t an einen 2:1 Teiler 8, dieser seine Impulse 9 an einen weiteren 2;1 Teiler 10 und dieser seine Impulse 11 an einen weiteren vorzugsweise unsymmetrischen Teiler 12, dessen Teilungsverhältnis mindestens den größeren Wert von (2m+l):l bzw. (2n+l):l hat und an dessen Ausgang Impulse 13 bereitstehen· Die Impulse 7, 9, 11 und 13 sowie die am seriellen Ausgang 14 der Schieberegisterkette 15 abgehende variable Impulsfolge 16 werden in einer entsprechend dem Stand der Technik realisierbaren Logikschaltung 17 zur Erzielung der gewünschten Impulsserie 18 genutzt. Dabei entspricht die Impulsbreite der Impulsserie 18 in Abhängigkeit vom Potential am seriellen Auegang 14 der Schiebekette 15 entweder t oder 2 t während der L-Phase des Impulses 13. Während der H-Phase des Impulses 13 werden die Impulse 18 unterdrückt.

Die erforderlichen Taktimpulse 19 für die Schiebung bzw. Übernahme werden in einer weiteren ebenfalls entsprechend dem Stand der Technik realisierbaren Logikschaltung 20 aus den Impulsen 7, 9, 11 und 13 gewonnen und dem Takteingang 21 der Schiebekette 15 zugeführt. Die vom Teiler

12 gelieferte Impulsfolge 13 wird dem Steuereingang 22 der Schiebekette 15 zugeführt und schaltet diese auf Serien- bzw. Parallelbetrieb. Das über das Differenzierglied 23 gewonnene Signal der Impulsfolge 13 wird zur Realisierung des Obernahmetaktes zwecks Übernahme der an den Eingängen 1 anliegenden Informationen in das Register der Schiebekette 15 der Logikschaltung 20 zugeführt, die den Übernahmetakt an den Takteingang 21 der Schiebekette 15 liefert.

Außerdem wird das differenzierte Signal der Impulsfolge

13 dem Übernahmeeingang 24 eines Speichers 25 zugeführt, deren Eingänge mit den Ausgängen der Schiebekette 15 verbunden sind. Durch die Laufzeit in der Logikschaltung 20 wird der Übernahmeimpuls für die Schiebekette 15 gegenüber dem Übernahmeimpuls für den Speicher 25 in der gewünschten Weise verzögert. Der Ausgang des Empfängers 26 ist mit dem seriellen Eingang 27 des Schieberegisters 15 verbunden und übernimmt bei jedem Schiebetakt am Eingang 1 die von der Nebenstelle gelieferte Information in das Register der Schiebekette 15.

Die Impulsserie 18 am Ausgang der Logikschaltung 17 aktiviert kontrahär Treiber oder Sender 52 und Empfänger 26 der Hauptstelle und gelangt über den Übertragungsweg 5 an den Empfänger 28 der Nebenstelle.

Von der Vorderflanke jedes Impulses der Impulsserie 18 wird ein nicht nachtriggerbares Monoflop 29 mit der Haltezeit Ct gesetzt, wobei die Bedingung t < *Z^ ⁴^- 2 t erfüllt ist. Aus dessen Ausgangsimpulsfolge 30 werden in einer UND-Logikschaltung 31 in Abhängigkeit von der Breite der Einzelimpulse der Folge 18 Setzimpulse für einen Auffangspeicher 32 geliefert bzw. nicht geliefert, dessen

Ausgang mit dem seriellen Eingang 33 einer der Nebenstelle zugeordneten Schieberegisterketto 34 verbunden ist. Von der Vorderflanke jedes Impulses der Impulsserie 18 wird ein weiteres nicht nachtriggerbares Monoflop 35 mit der Haltezeit ^ gesetzt, wobei die Bedingung 4 t <" / < 8t erfüllt ist. Der Ausgang des Monoflops 35 ist über eine ODER-Logik 36 und ein Differenzierglied 37 mit dem Takteingang 38 der Schiebekette verbunden. Der Ausgang des Differenziergliedes 37 ist gleichzeitig über eine eventuell erforderliche Pufferstufe 39 und ein weiteres Differenzierglied 40 mit dem Rücksetzeingang des Auffangspeichers 32 verbunden. Der Ausgang des Monoflops 35 ist über ein Differenzierglied 41 mit dem Rücksetzeingang eines Sendespeichers verbunden, dessen Ausgang Treiber oder Sender 43 und Empfänger 28 der Nebenstelle kontrahär aktiviert. Mittels eines Differenziergliedes 44 wird von der hinteren Flanke eines jeden Impulses der Impulsserie 18 ein Setzimpuls für den Sendespeicher 42 erzeugt, der jedoch infolge der Einfügung einer Tor-Logik 45 nur dann den Setzeingang des Sendespeichers 42 erreicht, wenn der serielle Ausgang 46 der Schiebekette 34 in Abhängigkeit von der anliegenden Information das Tor offenhält. Die Impulsserie 18 steuert ein nachtriggerbares Monoflop 47 mit der Haltezeit (,-z, wobei die Bedingung 7 t < C, < 16 t erfüllt ist. Damit wird das Ende einer jeden Impulsserie 18 erkannt. Die am Ausgang des Monoflops 47 entstehende Potentialänderung wird dem Steuereingang 48 der Schiebekette 34 zugeführt und schaltet diese auf Serien- bzw. Parallelbetrieb. Außerdem ist der Ausgang des Monoflops 47 über eine Diode 53 mit dem Rücksetzeingang des Sendespeichers verbunden und verhindert so eine sonst nicht ausschließbare Blockierung des Empfanges der Nebenstelle durch Eintreten eines unerwünschten Zustandes nach dem Einschalten oder durch Störimpulse.

Ein Differenzierglied 49 überführt die Potentialänderung am Ausgang des Monoflops 47 in einen Übernahmeimpuls, der 3owohl dem Obernahmeeingang 50 eines Speichers 51 zur Auslösung der Übernahme der an den Ausgängen der Schiebekette 34 anliegenden Potentiale als auch über die ODER-Logik 36 und das,Differenzierglied 37 verzögert dem Takteingang 38 der Schiebekette 34 zugeführt wird und damit auch die Übernahme der an den Eingängen 3 der Schiebekette 34 in deren Register steuert.

Leerseite

Claims

Patentanspruch:

Bidirektionales serielles Übertragungssystem für digitale Informationen rait einem einzigen Übertragungsweg ohne zusätzliche Steuerwege mit einer Haupt- und einer Nebenstelle unter Verwendung von Schieberegistern und Ausgangsspeichern, eines Taktgenerators und von Teilern, dadurch gekennzeichnet, daß der Ausgang eines symmetrischen Rechteckgenerators (6) mit zwei in Reihe liegenden 2:1-Teilern (8; 10) sowie einem daran anschließenden, der Anzahl der zu übertragenden Bits angepaßten, vorzugsweise unsymmetrischen Teiler (12) verbunden ist, deren Ausgänge zusammen mit dem seriellen Ausgang (14) eines Schieberegisters (15) in einer Logikschaltung (17) derart verknüpft sind, daß am Ausgang der Logikschaltung (17) periodische Impulsserien (18) verfügbar sind, deren Einzelimpulsbreite von dem seriellen Ausgang (14) umschaltbar ist und das Ende jeder Impulsserie durch eine Impulslücke sonst nicht vorkommender Größe charakterisiert ist, aer Ausgang der Logikschaltung (17) mit den kontrahären Aktivierungseingängen eines Treibers oder Senders (52) und eines Empfängers (26) verbunden ist, wobei der Ausgang des Empfängers (26) mit dem seriellen Eingang (27) des Schieberegisters (15) der Eingang des Empfängers (26) mit einem Ende des Übertragungsweges (5) und der Ausgang des Senders (52) mit dem gleichen Ende des Übertragungsweges (5) verbunden sind, an das andere Ende des Übertragungsweges eine identische Kombination von Sender (43) und Empfänger (28) angeschlossen ist, wobei der Ausgang des Empfängers (28) mit einem nicht nachtriggerbaren Monoflop (29) rait einer Haltezeit größer als die kleinste Impulsbreite und kleiner als die größte Impulsbreite der vom Sender (52) abgegebenen Impulse (18) verbunden ist und dessen Ausgang sowie der Auegang des Empfängers (28) an eine UND-Logik (31) angeschlossen sind und deren Ausgang mit dem Setzeingang eines Speichers (32) verbunden

ist,dessen Ausgang an den seriellen Eingang (33) eines weiteren Schieberegisters (34) angeschlossen ist» der Ausgang des Empfängers (28) mit einem weiteren nicht nachtriggerbaren Monoflop (35) verbunden ist, dessen Haltezeit größer als die Haltezeit des anderen nicht nachtriggerbaren Monoflops (29) und kleiner als die Periodendauer der vom Sender (52) innerhalb der Impulsserie abgegebenen Impulse (18) ist und dessen Ausgang über ein Differenzierglied (41) mit dem Setzeingang eines weiteren Speichers (42) sowie über eine ODER-Logik (36), ein Differenzierglied (37) mit dem Takteingang (38) des Schieberegisters (34) sowie mit dem Rücksetzeingang des Speichers (32) verbunden ist, der Ausgang des Empfängers (28) mit dem Eingang eines nachtriggerbaren Monoflops (47) mit einer Haltezeit größer als die Periodendauer der vom Sender (52) innerhalb der Impulsserie abgegebenen Impulse (18) und kleiner als die zwischen den Impulsserien gewählte Impulslücke ist und dessen Ausgang mit dem Steuereingang (48) des Schieberegisters (34) sowie über ein Differenzierglied (49) sowohl mit dem Öbernahmeeingang (50) als auch mit dem anderen Eingang der ODER-Logik (36) verbunden ist, der Ausgang des Empfängers (28) über ein Differenzierglied (44) mit einer Tor-Logik (45) verbunden ist, dessen weiterer Eingang an dem seriellen Ausgang (46) des Schieberegisters (34) angeschlossen ist und dessen Ausgang mit dem Setzeingang des Speichers (42) verbunden ist, wobei der Ausgang des Speichers (42) mit den kontrahären Aktiviorungseingängen des Treibers oder Senders (43) und des Empfängers (28) verbunden ist.