DE2451481C3 - Empfangsseitige Schaltungsanordnung zur Erweiterung des Meßbereiche von Bitfehlermeßeinrichtungen - Google Patents

Description

Die Erfindung betrifft eine empfangsseitige Schaltungsanordnung zur Erweiterung des Meßbereiches von Bitfehlermeßeinrichtungen.

Bitfehlerratenmessungen sind grundlegende Qualitätsprüfungen von digitalen Übertragungsgeräten, wie Regeneratoren und Modems, und Übertragungsstrekken, wie Koaxialkabeln, Hohlkabeln und Glasfaserleitungen.

Das Prinzip einer Bitfehlerratenmessung besteht darin, daß auf der Sendeseite einer Übertragungsstrekke eine Quasizufallssignalfolge von 1/0-Impulsen nach einem exakt festgelegten Bildungsgesetz erzeugt wird. Diese Impulsfolge wird über die Übertragungsstrecke geschickt und kann dort von äußeren Störungen beeinflußt werden, so daß pro Zeiteinheit eine bestimmte Zahl von 1- ind O-Bits bzw. von 0- ind 1 -Bits umgeformt wird. Die Gesamtzahl der so gestörten Bits pro Sekunde, bezogen auf die Bitfolgefrequenz, wird als Bitfehlerrate bezeichnet. Die Bitfehlerraie einer Übertragungss*recke ist ein umgekehrt porportionales Maß für die Übertragungsgüte. Auf der Empfangsseite der Übertragungsstrecke wird eine zweite Quasizufallssignalfolge nach einem zur Sendeseite identischen Bildungsgesetz erzeugt und in einer Synchronisierschaltung mit der empfangenen, fehlerfrei gedachten Quasizufallssignalfolge zeitlich zur Übereinstimmung gebracht. Empfangene und auf der Empfangsseite erzeugte Quasizufallssignalfolgen werden dann in einer Komparatorschaltung bitweise verglichen; bei Nichtübereinstimmung wird pro falschem Bit ein Fehlerimpuls abgegeben. Die Zahl der Fehlerimpulse pro Sekunde, bezogen auf die Bitfolgefrequenz, ist gleich der Bitfehlerrate der Übertragungsstrecke (F i g. 1).

Es ist bekannt, Quasizufallssignalfolgen maximaler Länge mit einem rückgekoppelten Schieberegister zu erzeugen, z. B. Sch wei t zer, L: Eigenschaften und Anwendungen von binären Quasizufallssignalfolgen. Frequenz 24 (1970)8, S. 230-234, weiterhin sind Bitfehlerraten-Meßeinrichtungen nach dem oben beschriebenen Prinzip bekannt, z.B. Edward, S.D.: Measuring digital error rate with pseudorandom signals. Telecommunications, Vol.5 (1971)11, p. 28-32, 62. Außerdem sind folgende Eigenschaften von Quasizufallssignalfolgen maximaler Länge, die z. B. in einem rückgekoppelten Schieberegister erzeugt werden, z. B. durch McMos Handbook, First Edition October 1973, Motorola Inc., Semiconductor Products Division, Seiten 11/34, bekannt:

1. Werden 2 oder mehr Quasizufallssignalfolgen gleicher Länge und gleicher Bitfolgefrequenz, die sich aber durch eine beliebige gegenseitige Verschiebung ihrer Pulsmuster unterscheiden, modulo-2-addiert, so entsteht wieder eine Quasizufallssignalfolge gleicher Länge und gleicher Bitfolgefrequenz, die jedoch bezüglich ihres Pulsmusters gegenüber den beiden addierten Quasizufallssignalfolgen verschoben ist.

2. Wird eine Quasizufallssignalfolge mit der Länge 2ⁿ— 1 und der Bitfolgefrequenz 4 mit einer

Frequenz /j,'2* (k = 1,2,3...) abgetastet, d. h, wird jedes 2*-te Bit der Folge abgenommen, so entsteht durch die Abtastung eine neue Quasizufallssignalfolge, die ebenfalls die Länge 2"—1, aber die Bitfolgefrequenz/ή/2* haL

Die bekannten empfangsseitigen Verfahren zur Bitfehlerratenmessung eignen sich nur bis zu Bitfolgefrequenzen, bis zu denen rückgekoppelte Schieberegister noch sicher betrieben werden können. Innerhalb z. B. einer Logikfamilie monolithischer integrierter Schaltungen ist dies eine relativ niedrige Frequenz, Verknüpfungsschaltungen dieser Familie können fast die doppelte Frequenz verarbeiten. Gerade aber für das Schieberegister, das im allgemeinen 15,22,33 oder noch mehr Stufen hau kommen aus Gründen der Zuverlässigkeit, der Packungsdichte und der Kosten nur monolithische integrierte Schaltungen in Frage, so daß z. B. die obere Frequenzgrenze für Bitfehlerratenmessungen nach den bekannten Prinzipien bei 250 bis 300MHz liegt.

Der Erfindung liegt die Aufgabe zugrunde, diese Nachteile der bekannten empfangsseitigen Prinzipien zur Bitfehlerratenmessung auszuschalten und unter Verwendung eben dieser Prinzipien die obere Frequenz weitestgehend unabhängig von der oberen Frequenz der verwendeten Schieberegister zu machen.

Die Aufgabe der Erfindung ist also die Erweiterung des Meßbereiches von Bitfehlerratenmeßeinrichtungen, die als Prüfsignale in rückgekoppelten Schieberegistern erzeugte Quasizufallssignalfolgen verwenden.

Diese Aufgabe wird gemäß der Erfindung dadurch gelöst, daß die empfangene Quasizufallssignalfolge mit der Länge ζ = 2"— 1 und einer hohen Bitfolgefrequenz fb an eine Abtastschaltung gelegt ist, die wenigstens eine Quasizufallssignalfolge gleicher Länge, aber einer durch 2* (mit k = 1,2,3...) unterteilten Bitfolgefrequenz 4/2* abgibt und daß die in der Bitfolgefrequenz unterteilte Quasizufallssignalfolge als Eingangssignal wenigstens eines mit der taktfrequenz f\J2^k betriebenen Bitfehlerratenmeßgerätes dient

Je nach der Art der Fehler auf der Meßstrecke ergeben sich verschiedene Ausgestaltungen der Erfindung.

Bei stochastischer, d. h. rein zufällig (z. B. durch Wärmerauschen) entstehender Fehlerverteilung auf der Meßstrecke ist die Abtastschaltung einstufig, insbesondere als UND-, NAND- NOR-Schaltung ausgebildet, und die einzige abgegebene, in der Bitfolgefrequenz unterteilte Quasizufallssignalfolge dient als Eingangssignal eines einzigen herkömmlichen Bitfehlerratenmeßgerätes.

Die so gemessene Fehlerrate ist gleich der Fehlerrate der empfangenen Quasizufallssignalfolge mit der Bitfolgefrequenz fb, jedoch mit der Einschränkung, daß auf der Übertragungsstrecke nur stochastische Störungen vorkommen dürfen.

Um die Bitfehlerrate au:h bei beliebigen Störungen nach diesem Prinzip messen zu können, sind folgende weitere Ausgestaltungen der Erfindung möglich. eo

Zweckmäßig ist bei allen folgenden Ausführungsformen bei beliebiger Fehlerverteilung auf der Meßstrecke als Abtastschaltung ein 2*-stufiger Serienparallelwandler vorgesehen, und es stehen demzufolge 2* in der Bitfolgefrequenz unterteilte Quasizufallssignalfolgefrequenzen an den 2*-Ausgängen des Serienparallelwandlers.

Diese 2*-Quasizufallssignalfolgen steuern in der zweiten Ausführungsform 2* voneinander unabhängige Bitfehlerratenmeßeinrichtungen herkömmlicher Bauart an, die bei der Taktfrequenz f)J2^k arbeiten. Pro Bitfehler einer beliebigen Folge entsteht an dem betreffenden Komparatorausgang der Bitfehlerratenmeßeinrichtung ein Ausgangsimpuls. Die Summe der Impulse aller 2* Komparatoren pro Sekunde, bezogen auf die Bitfolgefrequenz fb, ist gleich der Fehlerrate der Quasizufallsignalfolge am Ausgang der Übertragungsstrecke.

Eine Vereinfachung der vorstehend beschriebenen Ausgestaltung der Erfindung ist vorteilhaft dann möglich, wenn der Serienparallelwandler entweder direkt von der Sendeseite oder aus dem empfangenen Signal so synchronisiert werden kann, daß die 2* Quasizufallssignalfolgen an seinen Ausgängen in einer solchen Reihenfolge auftreten, daß der gegenseitige zeitliche Abstand der Pulsmuster der Folgen (1') und (2') und (3')... und (2*- 1') und (2*') jeweils 2"/2* bit ist.

Hierzu liegen in beiden Fällen die 2* Quasizufallssignalfolgen an den ersten Eingängen von 2* Komparatoren, deren zweite Eingänge mit den 2* Ausgängen eines Modulo-2-Addierers verbunden sind, der von einem n-stufigen rückgekoppelten Schieberegister angesteuert ist, das in bekannter Weise auf die den ersten Komparator ansteuernde Quasizufallssignalfolge des Serienparallelwandlers synchronisiert ist.

Für den Einsatz der vorstehend beschriebenen Schaltungivariante gibt es zwei Möglichkeiten.

Im ersten Fall erhält der Serienparallelwandler ein festes Abtastsignal direkt von der Sendeseite her im Kurzschlußverfahren, dessen zeitliche Lage zur empfangenen Quasizufallssignalfolge die richtige Reihenfolge der 2* Ausgangssignale des Serienparallelwandlers sichert. Dieser Fall ist dann gegeben, wenn Sender und Empfänger der Einrichtung beispielsweise für Schleifenmessungen am gleichen Ort sind.

Dann sind die 2* Quasizufallssignalfolgen — abgesehen von den Bitfehlern, die auf der Strecke entstanden sind und die gezählt werden sollen — identisch mit ebenfalls 2^k Quasizufallssignalfolgen, die auf der Empfangsseite nach dem bekannten Verfahren der Modulo-2-Addition von Ausgangssignalen des n-stufigen rückgekoppelten Schieberegisters des Empfangsteils der Bitfehlermeßeinrichtung abgeleitet werden. Diese stellen bekanntl.ch ebenfalls Quasizufallssignalfolgen der Länge ζ = 2"—1 und der Bitfolgefrequenz fbl2^k dar. Dabei ist es gleichgültig, wie die empfangene Quasizufallssignalfolge der Länge 2ⁿ— 1 und mit der Bitrate /j, auf der Sendeseite erzeugt worden ist, solange es sich um eine Quasizufallssignalfolge maximaler Länge und mit bekanntem Bildungsgesetz handelt Eine, aber nicht die einzige bekannte Möglichkeit hierzu findet sich beispielsweise in Siemens, Forschungs- und Entwicklungsberichte, Bd. 3/1974, Nr. 4, Springer Verlag 1974.

Das eigentliche Bitfehlerratenmeßgerät unterscheidet sich von einem herkömmlichen nun nur dadurch, daß das rückgekoppelte Schieberegister der Empfangsseite in bekannter Weise auf nur eines der 2^k Ausgangssignale des Serienparallelwandlers synchronisiert wird und daß dadurch jeweils die entsprechenden Quasizufallssignalfolgen paarweise identisch sind.

In 2^k Komparatorschaltungen werden paarweise die entsprechenden Quasizufallssignalfolgen bitweise verglühen. Jedes auf der Übertragungsstrecke gestörte Bit wird damit erkannt und als Fehlerimpuls an dem zugehörigen Komparatorausgang angezeigt. Die Summe der Fehlerimpulse aller 2^k Komparatorausgänge pro

Sekunde, bezogen auf die Bitfolgefrequenz 4 entspricht der Fehlerrate auf der Übertragungsstrecke.

Da normalerweise Sende- und Empfangsseitc räumlich voneinander getrennt sind, muß der Serienparallelwandlcr auf der Empfangsseite aus dem empfangenen ί Signal so synchronisiert werden, daß seine 2* Ausgangssignalc in der richtigen Reihenfolge an den 2* Ausgängen erscheinen. Hierzu muß das Abtastsignal des Serienparallelwandlers, das die Folgefrequenz 4/2* hat, so ofl gegenüber dem Eingangssignal des Serienparallclwandlers zeitlich um jeweils eine Bitbreite (T = \lfb) verschoben werden, bis die richtige Reihenfolge vorhanden ist, max. also (2*-l)mal. Als Kriterium für den synchronen Zustand des Serienparallelwandlers können die einzelnen Fehlerraten an den 2* Komparatorausgängen dienen. Bei Asynchronismus zwischen entsprechenden Quasizufallssignalfolgen ist die Fchlerrate am zugehörigen Komparatorausgang 0,5. Sie fällt bei Synchronismus abrupt von 0,5 auf einen Wert, der der Fehlerrate auf der Übertragungsstrecke entspricht, z.B. auf 0,01 bei einer Fehlerrate von 10"². Solange demnach mindestens einer der 2^k Komparalorausgänge die Fehlerrate 0,5 zeigt, arbeitet der Serienparallelwandler nicht synchron. Die bereits oben beschriebene Weiterschaltung des Abfragetaktes um jeweils eine Bitbreite muß demnach so oft wiederholt werden, bis alle Komparatoren eine Fehlerrate anzeigen, die deutlich niedriger als 0,5 ist.

Hierzu ist in der vierten Ausgestaltung der Erfindung eine an die 2* Ausgänge der Komparatoren geschaltete Auswertelogik vorgesehen, die dann einen programmierbaren Pulsgenerator ansteuert, wenn mindestens einer der 2*-Komparatorausgänge eine Fehlerrale von 0,5 anzeigt. Dieser programmierbare Pulsgenerator erzeugt ein Impulssignal der Folgefrequenz 4/2*, das als Abtastsignal für den Serienparsllelwandler dient.

Bei nicht synchronem Arbeiten des Serienparallelwandlers liegt lediglich eine zyklische Verschiebung zwischen den Quasizufallssignalfolgen an den Serienparallelwandlerausgängen und den Quasizufallssignalfolgen an den Ausgängen des Modulo-2-Addierers vor. 2* solcher Verschiebungen sind denkbar, wobei eine der 2* Verschiebungen Übereinstimmung und damit Synchronismus bedeutet, jede der 2* — 1 verbotenen Verschiebungen ruft aber ein ihr allein charakteristisches Auftreten des Meßwertes 0,5 an verschiedenen der 2* Komparatorausgänge hervor. Die Auswertelogik zur Ansteuerung des programmierbaren Pulsgenerators kann deshalb so ausgelegt werden, daß sie aus jeder der 2* verschiedenen Verteilungen des Meßwertes 0.5 an den 2* Komparatorausgängen dem programmierbaren Pulsgenerator ein Steuersignal S anbietet, daß dieser eine entsprechende Verschiebung der zeitlichen Lage des Abfragetaktes um so viele Zeitabstände 1/4 auf einmal ausführt, daß der Synchronismus des Serienparallelwandlers damit schon erreicht ist. Dadurch wird, im Vergleich zur dritten Ausgestaltung der Erfindung, die Zahl der erforderlichen Synchronisierschritte von max. 2*— 1 auf 1 verringert, die Synchronisierzeit also auf den Wert 1 /(2* -1) verringert.

Die Erfindung wird anhand von 4 Figuren verdeutlicht.

Die bereits erwähnte Fig. 1 zeigt eine Bitfehlermeßeinrichtung nach dem Stand der Technik, die

F i g. 2 die erste Ausführungsform der Erfindung mit einer einstufigen Abtastschaltung, die

F i g. 3 eine Ausführungsform, die mehrere herkömmliche Bitfehlermeßgeräte benötigt, die

F i g. 4 eine Ausführungsform für den Fall der gemeinsamen Aufstellung von Sende- und Empfangsteil der Bitfchlcrmeßcinrichtung an einem Ort, die

F i g. 5 eine Ausführungsform für den Fall, daß Sende- und Empfangsteil der Bitfchlermeßcinrichtung an verschiedenen Orten aufgestellt werden.

F i g. 2 zeigt ein spezielles Ausführungsbeispiel der Erfindung für die Empfangsscitefürden Fall, daß auf der Übertragungsstrecke nur stochastische Störungen auftreten und deshalb für die Fehlerratenmessung Stichproben bei jedem 2*-tcn bit (k = 1,2,3...) genügen. Die empfangene Quasizufallssignalfolgc mit der Länge z= 2"—\ und der Bitfolgefrequenz 4 wird in einer einstufigen Abtastschaltung, die z.B. aus einer UND-Schaltung bestehen kann, mit einer Abtastfrequenz ftJ2^k, Tastverhältnis (1 :2^k). abgetastet und die so gewonnene Quasizufallssignalfolgc ebenfalls mit der Länge ζ = 2"— 1, aber der Bitfolgcfrcquenz 4/2* einer üblichen Fehlerratenmeßeinrichtung zugeführt. Die am Ausgang F/des Komparators gemessene Fehlerrate ist gleich der Fehlerrate auf der Übertragungsstrecke.

F i g. 3 zeigt ein weiteres spezielles Ausführungsbeispiel der Erfindung für den Fall, daß k = 2 (2* = 4) ist und beliebige Störungen gemessen werden sollen. Das Schieberegister ist 4stufig, es bekommt von der Übertragungsstrecke die Quasizufallssignalfolge mit der Länge ζ = 2"— 1 und der Bitfolgefrequenz 4. sein Abtastsignal hat die Folgefrequenz /i/2* = 4/4. An der 4 Ausgängen (Γ), (2'), (3') und (4') entstehen damit 4 Quasizufallssignalfolgen der Länge ζ = 2"—1 und mit der Bitfolgcfrequenz 4/4, die 4 unabhängige Bitfehlerratenmeßeinrichtungen B\ bis St ansteuern. Jede dieser Bitfehlerratenmeßeinrichtungen gibt pro gestörtem Bit seiner ansteuernden Quasizufallssignalfolge einen Fehlerirnpuls an seinem Ausgang Fi ab. Die Summe der Fehlerimpulse aller 4 Ausgänge pro Sekunde, bezogen auf die Frequenz 4. ist gleich der Bitfehlerrate der empfangenen Quasizufallssignalfolge am Ende der Übertragungsstrecke.

Fig.4 zeigt ein weiteres spezielles Ausführungsbeispiel der Erfindung, ebenfalls für den Fall k = 2, wobei der Abiragetakt mit der Folgefrequenz 4/4 für den Serienparallelwandler direkt von der Sendeeinrichtung geliefert wird und zeitlich so auf die empfangene Quasizufallssignalfolge am Eingang des Wandlers festgelegt ist daß die 4 Ausgangssignale (1'), (2'), (3') und (4') des Serienparallelwandlers bezüglich ihrer Pulsmuster so gegeneinander verschoben sind, daß zwischen (1') und (1"). (2') und (2"), (3') und (3") sowie (4') und (4") eine Verschiebung von jeweils 2"/4 bit, hier gleich 4 bit, besteht.

Dann vereinfacht sich die Fehlerratenmeßanordnung gegenüber F i g. 3 insofern, als nur noch 1 synchronisierbares /j-stufiges rückgekoppeltes Schieberegister mit der Taktfrequenz 4/4 erforderlich ist, das in bekannter Weise z. B. auf die Folge (1') synchronisiert wird und das einen Modulo-2-Addierer ansteuert, der ebenfalls in bekannter Weise 4 Quasizufallssignalfolgen der Länge ζ = 2"-1 und mit der Bitfolgefrequenz 4/4 erzeugt, die sich ebenfalls paarweise, beginnend mit (V), um jeweils 2"/4 bit = 4 bit bezüglich der zeitlichen Lage ihrer Pulsmuster unterscheiden. Diese 4 Quasizufallssignalfolgen werden in 4 Komparatoren mit den ihnen zugeordneten 4 Ausgangssignalen des Serienparallelwandlers bitweise verglichen. Jedes gestörte Bit ruft am Ausgang Fi des ihm zugeordneten Komparators einen Fehlerimpuls hervor.

Die Gesamtzahl der Fehlerimpulse pro Sekunde an

den 4 Ausgängen Fi) bis Fk der Komparatoren, bezogen auf die Bitfolgefrequenz 4. entspricht der Fehlerrate auf der Übertragungsstrecke.

F i g. 5 zeigt ein allgemeines Ausführungsbeispiel der Erfindung für die Empfangsseite für den Fall, daß Sender und Empfänger räumlich voneinander getrennt sind, der Serienparallelwandler mithin aus dem empfangenen Signal synchronisiert werden muß.

Die empfangene Quasizufallssignalfolge der Länge z= 2"—1 und der Bitfolgefrequenz 4 wird in einem 2*-stufigen Serienparallelwandler mit der Abtastfrequenz 4 in 2* Quasizufallssignalfolgen (Y), (T) ... (2*') der Länge z= 2"—1 und der Bitfolgefrequenz 4/2* zerlegt, die in 2^k Komparatoren ACi, ACt ... Kik mit den in bereits beschriebener Weise intern gewonnenen 2^k Quasizufallssignalfolgen (1"), (2") ... (2*") paarweise verglichen werden. Die Synchronisation des Quasizufallssignalgenerators erfolgt wie in Fig.4 aus dem Meßergebnis des !Comparators AC|. Ein programmierbarer Pulsgenerator, der den Abfrageimpuls für den Serienparallelwandler mit der Pulsfoigefrequenz 4 erzeugt, kann diesen Impuls nach Maßgabe eines Steuerimpulses S mit max. 2* äquidistanten Zeitlagen liefern, deren gegenseitige Abstände jeweils 1/4 betragen. Eine Auswertelogik mißt die Fehlerraten sämtlicher 2* Komparatoren und schaltet den programmierbaren Pulsgenerator so oft jeweils um einen Zeitabstand weiter, bis alle Komparatoren einen deutlich kleineren Wert der Fehlerrate als 0,5 anzeigen. Die Auswertelogik kann zusätzlich so geartet sein, daß sie zwischen der Verteilung des Meßwertes 0,5 der

Fehlerrate auf die 2^k Komparatorausgänge und der erforderlichen zeitlichen Verschiebung q ■ \/fh(q = 0,1, 2 ... 2*) des Abfragetaktes gegenüber der empfangenen Quasizufallssignalfolge eine direkte Verknüpfung herstellt und dem programmierbaren Pulsgenerator ein so geartetes Steuersignal S anbietet, daß dieser die Verschiebung in einem Schritt ausführt.

Die Gesamtzahl der Fehlerimpulse pro Sekunde an den Ausgängen der 2^k Komparatoren, bezogen auf die Bitfolgefrequenz 4, entspricht der Fehlerrate auf der Übertragungsstrecke.

Die mit der Erfindung erzielten Vorteile bestehen insbesondere darin, daß im Vergleich zu Bitfehlerratenmeßeinrichtungen bei der Bitfolgefrequenz 4, mit nur geringem zusätzlichem Aufwand Bitfehlerratenmeßeinrichtungen bei der 2*-fachen Bitfolgefrequenz durchgeführt werden können (k = 1, 2, 3 ...). Sie bestellen weiter darin, daß die vorhandenen empfangsseitigen Geräte und Prinzipien für Messungen bei der Bitfolgefrequenz 4 ohne wesentliche Änderungen übernommen werden können und nur durch zusätzliche Schaltungen ergänzt werden müssen. Als zusätzlicher Vorteil ist schließlich zu nennen, daß selbst bei einer Beibehaltung der bisherigen Bitfolgefrequenz 4 eine Verbilligung der Geräte bei Anwendung der Erfindung dadurch eintritt, daß diejenigen Teile der Fehlerratenmeßeinrichtung, die bisher mit einem hohen Aufwand an hochwertigen Bauelementen verbunden waren, dann mit Bauelementen für eine um den Faktor 1/2* niedrigere Frequenz, die damit wesentlich preiswerter sind, betrieben werden können.

Hierzu 4 Blatt Zeichnungen

Claims (8)

1. Patentansprüche:

   !. Empfangsseitige Schaltungsanordnung zur Erweiterung des Meßbereiches von Bitfehlerratenmeßeinrichtungen, die als Prüfsignale in rückgekoppelten Schieberegistern erzeugte Quasizufallssignalfolgen verwenden, dadurch gekennzeichnet, daß die empfangene Quasizufallssignalfolge mit der Länge ζ = 2"-1 und einer hohen Bitfolgefrequenz 4 an eine Abtastschaltung gelegt ist, die wenigstens eine Quasizufallssignalfolge gleicher Länge, aber einer durch 2* (mit A=I, 2, 3 ...) unterteilten Bitfolgefrequenz 4/2* abgibt und daß die in der ßitfolgefrequenz unterteilte Quashiufallssignalfolge als Eingangssignal wenigstens eines mit is der Taktfrequenz 4/2* betriebenen Bitfehlerratenmeßgerätes dient.
2. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß bei stochastischer Fehlerverteilung auf der Meßstrecke die Abtastschaltung einstufig, insbesondere als UND-, NAND- oder NOR-Schaltung ausgebildet ist und die einzige abgegebene, in der Bitfolgefrequenz unterteilte Quasizufallssignalfolge als Eingangssignal eines einzigen Bitfehlerratenmeßgerätes dient (F i g. 2).
3. 3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß bei beliebiger Fehlerverteilung auf der Meßstrecke als Abtastschaltung ein 2^k-stufiger Serienparallelwandler vorgesehen ist und 2* in der Bitfolgefrequenz unterteilte Quasizufallssignalfolgen an den 2* Ausgängen des Serienparallelwandlers stehen.
4. 4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß jede der 2* erzeugten, in der Bitfolgefrequenz unterteilten Quasizufallssignalfolgen an je einen Eingang von 2* herkömmlichen Bitfehlerratenmeßgeräten gelegt ist (F i g. 3).
5. 5. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die 2* Quasizufallssignalfolgen an den ersten Eingängen von 2* Komparatoren liegen, deren zweite Eingänge mit den 2* Ausgängen eines Modulo-2-Addierers verbunden sind, der von einem n-stufigen rückgekoppelten Schieberegister angesteuert ist, das in bekannter Weise auf die den ersten Komparator ansteuernde Quasizufallssignalfolge des Serienparallelwandlers synchronisiert ist.
6. 6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß der Serienparallelwandler ein festes Abtastsignal direkt von der Sendeseite her im Kurzschlußverfahren erhält, dessen zeitliche Lage zur empfangenen Quasizufallssignalfolge die richtige Reihenfolge der 2* Ausgangssignale des Serienparallelwandlers sichert (F i g. 4).
7. 7. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß eine an die 2* Ausgänge der Komparatoren geschaltete Auswertelogik vorgesehen wird, die dann einen programmierbaren Pulsgenerator ansteuert, wenn mindestens einer der 2* Komparatorausgänge eine Fehlerrate van 0,5 anzeigt und daß dieser programmierbare Pulsgenerator ein Impulssignal der Folgefrequenz 4/2* erzeugt, das als Abtastsignal für den Serienparallelwandler dient (F i g. 5).
8. 8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß die innere Schaltung der Auswertelogik so geartet ist, daß sie zwischen der Verteilung des Meßwertes 0,5 der Fehlerrate auf die 2* Komparatorausgänge und der erforderlichen zeitlichen Verschiebung des Ausgangssignals des programmierbaren Pulsgenerators gegenüber der empfangenen Quaiszufallssignalfolge eine direkte Verknüpfung herstellt und dem Pulsgenerator ein solches Steuersignal anbietet, daß dieser die Verschiebung in einem Schritt ausführt (F i g. 5).