DE2450099B2 - Verfahren und schaltungsanordnung zur erfassung und identifizierung von signalen in elektronischen fernmelde-, insbesondere fernsprechvermittlungsanlagen mit zentralisierten logischen schaltungen - Google Patents

Description

Die Ei findung bezieht sich auf elektronische Fernmeldevermittlungsanlagen mit zentralisierten logischen Schaltungen, also auf Vermittlungsanlagen mit einem zentralisierten Steuersystem für die Signalisation und die Gliederüberwachung, und betrifft hierbei ein System für den Empfang und die Identifizierung von in digitaler Form aufgenommenen Signalen, die anschließend zu Vermittlungs-Steuereinheiten weitergeleitet werden.

Es ist bekannt, daß bei Fernmeldevermittlungsanlagen die einlaufenden Signale zunächst einer Behandlung unterzogen werden, um Störsignale auszuscheiden und die richtigen korrekt kodierten Signale

Agn Vennittlungs-Steuereinheiten zuzuleiten, die außerdem in der Lage sind, die Signalisierungskriterien zu identifizieren.

Bei den traditionellen elektromechanischen Veraiittlungsanlagen wird diese erste Behandlung von einer Gruppe von Schaltungen durchgeführt, die kurz ' ils Umwerter bezeichnet werden und die jefer Verbindungsleitung zugeordnet sind. Bei großen modernen VeiXiittlungsanlagen, wo die sich immer weiter erhöhenden Anforderungen für neue Dienste die Verwendung von entweder mehr oder komplexeren Si-Hialkodes oder von mehr und schwierigeren Verbindungs- und Überwachungsvorgängen erfordern, würde die Zuordnung eines Umwerters zu jeder Verbindungsleitung eine überaus große Zahl von Umwertern zur Folge haben, mit entsprechenden Problemen des Platzbedarfs und der Kosten aufgrund der Installation und Ausnutzung.

Ein erster Schritt zur Lösung des Problems wird bei registergesteuerten Vermittlungsanlagen durchgeführt, wo zur Verminderung der Aktivität der Umwerter eine zentralisierte Relais-Logik einige der logischen Funktionen der Umwerter ausführt.

In jüngerer Zeit werden bei modernen elektronischen Vermittlungsanlagen die Entscheidungs- und Steuereinheiten mehr und mehr zentralisiert, und durch die Verwendung von Zeitteilungstechniken wird die höhere Geschwindigkeit der elektronischen Systeme ausgenutzt. Infolgedessen werden die zentralisierten elektronischen Einheiten auch mit Funktionen belastet, die bei den traditionellen und bei Register-Vermittlungen periphere Funktionen sind, so daß die Dezentralisierung nur einiger weniger wesentlicher Funktionen möglich ist.

Bei den allermodernsten hochzentralisierten elektronischen Vermittlungsanlagen sind die traditionellen Umwerter ersetzt durch einfache Schaltungen, die die Verbindungsleitungen abtasten und die in diesen anwesenden Signale erfassen.

Nach der Erfindung arbeitet das Signalempfangsund -identifizierungssystem in einer hochzentralisierten Vermittlungsanlage und zeigt im Vergleich zu anderen Lösungen auf diesem Gebiet eine einfachere Installation und einen sicheren Betrieb. Außerdem ermöglicht es eine sehr hohe Arbeitsgeschwindigkeit, die von 2 bis 60 Mbit/s in Abhängigkeit vom Parallelzustand der Eingangssignale veränderlich ist. Ferner ergibt sich durch die Erfindung eine hohe Vielseitigkeit, da mit verschiedenen Signalkodes und für verschiedene Dienste gearbeitet werden kann. Weiterhin kann an die Vermittlungs-Steuerschaltungen eine sehr detaillierte und genaue Information über die empfangenen Signale gegeben werden.

Das erfindungsgemäße Verfahren für den Empfang und die Identifizierung der erfaßten Signale, die auf drei Signalleitungen einlaufen, arbeitet so, daß eine Integration der empfangenen Signale zur Vermeidung von Störsignalen durchgeführt wird, dann die Länge der empfangenen Signale gemessen und mit durch den Leitungskode festgelegten Längen verglichen wird, wobei diese ganze Behandlung nach dem an sich bekanntem Prinzip der Zeitteilung durch ein einziges System durchgeführt wird, das allen mit der Vermittlungsanlage verbundenen Verbindungsleitungen zugeordnet ist, und zwar in Synchronismus mit einem Erfassungsintervall.

Weitere Vorteile, Einzelheiten und Weiterbildungen der Erfindung ergeben sich aus der folgenden Beschreibung eines bevorzugten Ausführungsbeispiels unter Bezugnahme auf die Zeichnung. Es zeigt

F i g. 1 einen Gesamt-Blockschaltplan der Empfangseinheit eines Fernspre-chvermittlungs-Steuersystems,

F i g. 2 einen ins einzelne gehenden Blockschaltplan einer in F i g. 1 mit LRS be?eichneten Einheit,

F i g. 3 ein Zeitdiagramm zur Schaltung nach Fig. 2,

F i g. 4 eine Darstellung zur Veranschaulichung des Informationsflusses beim Betrieb von in F i g. 2 mit W bezeichneten Einheiten,

F i g. 5 einen ins einzelne gehenden Blockschaltplan von in F i g. 2 mit CT bezeichneten Einheiten und

F i g. 6 eine ins einzelne gehende schematische Darstellung einer in Fig. 2 mit MSl bezeichneten Schaltung.

Gemäß F i g. 1 tastet eine Schaltungsgruppe CSC ao auf η Verbindungsleitungen Gl, Gl, .. .Gn einlaufende Signale, die von der Vermittlungsanlage verarbeitet werden sollen, ab und erfaßt sie. Die Schaltungsgruppe CSC tastet zyklisch den Zustand auf Drähten a, b, c dieser Verbindungsleitungen ab und gibt als Ausgangssignal eine einzige Dreiergruppe auf Drähten a, /?, γ, die im folgenden als Signalträger bezeichnet werden, ab. Die auf den η Drähten α vorliegenden Signale werden in Zeitteilung zum Draht des Signalträgers α geleitet, die auf den η Drähten b vorliegenden Signale werden in Zeitteilung zum Draht des Signalträgers β geleitet, und die auf den π Drähten c vorliegenden Signale werden in Zeitteilung zum Draht des Signalträgers γ geleitet. Die Folge der η Signalerfassungen auf den Signalträgern *, β, γ ist genau, es entspricht also jeder Tast- und Erfassungsposition eine festgelegte Verbindungsleitung. Zu jedem Zeitpunkt bildet also das ternäre Signalbündel auf dem Leitungsbündel a, b, c einer bestimmten Verbindungsleitung das Ausgangssignal der Schaltungsgruppe CSC auf den Signalträgern α, β, γ, innerhalb der Logik entspricht ein Verbindungsleitungskode dieser festgelegten Position. Das Abtasten der η Verbindungsleitungen erfolgt während einer definierten Zeitspanne, nämlich dem vom System festgelegten

♦5 Abtastintervall.

Die gesamte wirkliche Identifizierungslogik LRS des Systems ist im einzelnen in F i g. 2 dargestellt. Schließlich schließt sich eine verbleibende Steuereinheit AC der Vermittlungsanlage an, die, ausgehend

von den identifizierten Signalen, die jeweiligen Kriterien identifiziert und in Abhängigkeit von diesen entscheidet, ob weitere Kriterien gesendet werden sollen oder die Überwachungsvorgänge ausgeführt werden sollen.

Gemäß F i g. 2 umfaßt die Identifizierungslogik LRS einen im folgenden als Leitungsspeicher bezeichneten Speicher MG, der ein beliebiger bekannter elektronischer Speicher sein kann, welcher den Zustand im folgenden beschriebener sequentieller logischer Schal-

tungen speichern kann. Dieser Leitungsspeicher muß nach jedem Verarbeitungsvorgang, der von diesen logischen Schaltungen entsprechend den zu jedem Abtastzeitpunkt empfangenen Signalen durchgeführt wird, das Verarbeitungsergebnis speichern. Dies er-

65 laubt die zeitgeteilte Verarbeitung der von einer gegebenen Anzahl von Verbindungsleitungen empfangenen Signale unter Vermeidung eines Speichers für jede Verbindungsleitung. Die im Leitungsspeicher MG

gespeicherten Signale werden von den logischen Die Einheiten CT stellen einige Zähler dar, die die Schaltungen zurückgerufen, wenn eine neue Daten- Dauer der einlaufenden Impulse messen und als Auserfassung eintrifft, gangssignal die digitale Anzeige dieser Dauer ab-Dieses Arbeitsprinzip ist im Diagramm nach F i g. 3 geben. Diese Zähler haben einen speziellen Aufbau veranschaulicht, bei dem T die Signalabtastperiode 5 der später in bezug auf F i g. 5 beschrieben wird,
für jede Fernleitung angibt, beispielsweise mit einer Die Schaltung umfaßt weiterhin einen Lesespei-Dauer von 4 ms. Die Verarbeitungszeit jeder einzel- eher MS, in den von außen eingeschrieben wird und nen Datenerfassung beträgt t_t, das also der Abtast- der bei Bedarf auch von außen veränderbar ist, wie periode T geteilt durch die Anzahl der abgetasteten es an sich bekannt ist. Dieser Speicher besteht aus Verbindungsleitungen entspricht, also t, = T/n.Wah- \o drei genau gleichen Abschnitten MSl, MSl, MSi rend jeder Zeitspanne fj werden die folgenden Vor- Der Abschnitt MSl empfängt Signale, die sich aui gänge nacheinander ausgeführt: den Signalträger α beziehen, der Abschnitt MS 2

empfängt Signale, die sich auf den Sigualträger β be-

1. Auslesen des für eine der Verbindungsleitun- ziehen, und der Abschnitt MS3 empfängt Signale, gen Gi gespeicherten Worts aus dem Leitungs- 15 die sich auf den Signalträger γ beziehen. Diese Abspeicher MG, wobei der relative Zeitverlauf auf schnitte MSl, MS2 und MS3 zeigen einen gleicher der Achse 1 dargestellt ist; diese Auslesung ver- Aufbau, der später unter Bezugnahme auf F i g. 6 bebraucht eine kurze Zeitspanne t_L, die die Zu- schrieben wird.

griffszeit des Speichers darstellt. Schließlich gehört zur Schaltung noch ein Satz vor

2. Verarbeiten von abgetasteten und erfaßten Schal- 20 logischen Komparatoren CMP mit Binäraufbau, mil tungen <*,, ß_x, y_x, die einer Verbindungsleitung Gi einem Ausgangssignal »1«, wenn die zu vergleientsprechen und von dem während der Zeit- chende Binärzahl gleich oder größer ist als die gespanne t_L ausgelesenen Wort abhängen, in Rech- wählte Vergleichsschwelle. Auch solche Schaltunger nerschaltungen, wobei der relative zeitliche. Ver- sind in der Technik bekannt.

lauf auf einer Achse 2 dargestellt ist; diese Ver- 25 F i g. 4 zeigt in Form eines Informationsflußsche-

arbeitung beansprucht eine kurze Zeitspanne t_E. mas den Betrieb eines der Integratoren IN, der ge-

3. Einschreiben in den Leitungsspeicher MG maß seinem Aufbau ein einfacher Auslesespeichei (Achse 1) des Ergebnisses des oben durchge- sein kann. Als einlaufende Signale gibt es nur die relaführten Verarbeitungsvorgangs; dieses Einschrei- tiven Adressen. Die römischen Zahlen I, II, ... X ben beansprucht eine kurze Zeitspanne /_s. 30 innerhalb der Umfangslinien des Schemas geben die

Aufeinanderfolge der Integratorzustände, gelesen irr

Für die angegebenen Zeitspannen gilt: Abschnitt RI des Speichers MG (F i g. 2), an, und die

in Klammern gesetzten Zahlen (F i g. 4) geben das In-

t + _t 4. χ — _t. tegrator-Ausgangssignal an. An den Ubergangslinier

' 35 zwischen den Zuständen zeigt eine 1 den zu belegen

den Weg an, wenn der dem Integrator zugeordnete

Nachdem alle Verbindungsleitungen abgetastet Signalträger \, β, γ eine 1 empfängt, und zeigt eine C worden sind, wird die Verbindungsleitung G₁ nach den zu belegenden Weg an, wenn eine 0 empfanger der Periode T erneut abgetastet, und die drei Verar- wird. Zur genaueren Darstellung sei angenommen beitungsvorgänge wiederholen sich. 4° daß zu Beginn die Schaltung im Zustand I das Aus

Der Leitungsspeicher MG (Fig. 2) weist eine An- gangssignal 0 hat; das Einlaufen eines Signals 0 bezahl von Speicherwörtern auf, die gleich der Anzahl wirkt keinen Zustandsübergang, wie in Fig. 4 durcr der zu verarbeitenden Verbindungsleitungen ist, und einen mit 0 bezeichneten Pfeil angedeutet ist, der au! wird durch den schon erwähnten Verbindungslei- seinen Ausgang zurückläuft. Das Einlaufen einer 1 tungskode anadressiert, der den eingehenden erfaßten 45 bewirkt den Übergang auf den Zustand II, wie ir Daten zugeordnet ist. Diese Adresse wird logisch er- F i g. 4 durch einen mit einem Pfeil 1 zwischen der zeugt, da, wie dargelegt wurde, die Reihenfolge der beiden betrachteten Zuständen dargestellten Weg an einlaufenden erfaßten Signale streng sequentiell ist. gegeben ist, wobei das Ausgangssignal 0 bleibt. Wenr Eines dieser Speicherwörter ist symbolisch innerhalb sich die Schaltung in einem der Zustände II, III, VI. \ des Leitungsspeichers MG dargestellt. Es besteht aus 50 befindet, bewirkt das Einlaufen einer 1 den Übergani einer ersten Gruppe von Bits CD, die den Signalkode zum nächsten Zustand und das Einlaufen einer 0 der der identifizierten Verbindungsleitung angeben; einer Übergang zum vorhergehenden Zustand, wobei in bei zweiten Gruppe von Bits CV, die die mögliche Va- den Fällen das Ausgangssignal 0 ist. Vom Zustand Il nation dieses Kodes angeben, beispielsweise zu spe- wird nach der Folge beispielsweise von zwei 1 une ziellen Anpassungen, die in der betrachteten Vermin- 55 einer 0 der Zustand III mit dem Ausgangssignal ( lungsanlage auf jeder Verbindungsleitung durchge- erreicht, aber nach den ersten beiden 1 ergibt sich eäi führt werden; einer dritten Gruppe von Bits Si?, die Zwischen-Übergang zum Zustand IV. Wird entspre die gespeicherten erfaßten Daten «_/5 ß_t, γ, enthalten, chend einer lückenlosen Folge von fünf 1 der Zu die im vorhergehenden Vorgangssatz verarbeitet wor- stand VI erreicht, so wird als Ausgangssignal eine 1 den sind; einer vierten Gruppe von Bits RI, die das 60 abgegeben und das Zustandsübergangsverhalten wire Ergebnis der von später beschriebenen Einheiten IN dual im Vergleich zum vorherbeschriebenen. Es is durchgeführten Rechenoperation anzeigt; und einer ersichtlich, daß das Einlaufen einer 1 den Zustand Vl fünften Gruppe von Bits RCT, die die Ergebnisse der nicht ändert, während das Einlaufen einer 0 den Über von später beschriebenen Einheiten CT durchgeführ- gang vom Zustand VI zum Zustand VII bewirkt, wo ten Rechenoperationen anzeigt. 65 bei ein Ausgangssignal 1 erhalten wird. Bei jedem dei

Die Einheiten IN stellen einige Integratoren dar, Zustände VII, VIII, IX und X bewirkt das Einlaufet die der Abweisung von Störsignalen dienen, wie noch einer 0 den Übergang zum nächsten Zustand, wäh im einzelnen mit Bezug auf Fig.4 beschrieben wird. rend das Einlaufen einer 1 den Übereane zum vor

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herigen Zustand zur Folge hat. In beiden Fällen ist der nach der Zählerkapazitätsgrenze erreichten Si-

das Ausgangssignal 1. Dieses Verhalten ermöglicht gnale, solange die Signalkoinzidenz auf den Dräh-

es, eine Entscheidung zugunsten von 1 oder von 0 zu ten 4 und 5 anhält.

fällen, wenn fünf Abtastungen mit der einen oder mit Die Einführung des UND-Gatters DO ermöglicht der anderen Wahl lückenlos aufeinanderfolgen. Hier- 5 die Verwendung eines Zählers mit einer auf der Basis durch wird vermieden, daß Störungen, die im allge- der längsten Signaldauer berechneten Kapazität zur meinen von kurzer Dauer sind, Auswertfehler mit Auswertung ohne Verwendung eines Hochkapazisich bringen. Der beschriebene Vorgangsfluß, der tätszählers, der sehr lange Signale messen kann, bceinen Signalübergang nach dem Empfang von fünf vor er automatisch auf Null zurückgestellt wird.
Signalen mit sich bringt, entspricht einer bestimmten io Fig. 6 zeigt den Aufbau eines Abschnitts, beiEmpfindlichkeit des Systems. Zur Erzielung einer spielsweise des Abschnitts MSl, des Lesespeichers höheren oder einer niedrigeren Empfindlichkeit wird MS. Dieser Abschnitt weist eine bestimmte Anzahl ein verkleinerter bzw. vergrößerter Zyklus verwendet. von mit Zl, Z 2, ...Zn bezeichneten Flächen auf,

F i g. 5 zeigt einen der drei Zähler CT, und zwar von denen jede von einem bestimmten Verbindungsgemäß den Anschlußsymbolen denjenigen, der dem 15 leitungskode zusammen mit einer möglichen Varia-Signalträger α zugeordnet ist. Eine binäre Summier- tion dieses Kodes anadressiert wird. Jede Fläche beschaltung Σ von an sich bekanntem Aufbau addiert steht aus zwei Bändern Fl und F 2, von denen jedes stets eine 1 zu jeder auf einer Vielzahl von Drähten vier angegebene Binärzahlen fest speichern kann, und einlaufenden Binärzahl: ein UND-Gatter DO gibt als zwar im Band Fl durch NIl, JV 21, /V31 und /V41 Ausgangssignal eine 1 ab, wenn alle Eingangssignale 1 ao und im Band F 2 durch /VlO, N 20, N 30 und N 40. sind. Weiterhin gehören zur Schaltung eine Mehrzahl Die Zahlen Nil, N21, N31 und Λ/41 des BandsFl von ODER-Gattern PS, eine Anzahl von UND-Gat- geben im Binärkode vier verschiedene Zahlen aufeintern RS und eine übliche Koinzidenzschaltung CFR, anderfolgender Erfassungen eines bestimmten Typs die als Ausgangssignal eine 1 abgibt, wenn an den an, beispielsweise Impulse. Sie sind so festgelegt, daß Eingangsklemmen gleiche Signale anliegen, und an- 25 sie eine bestimmte Progression von Erfassungs-Numdernfalls 0 abgibt. Die Summierschaltung Σ addiert mern erreichen, abhängig von dem der Fläche Z zuautomatisch eine 1 zu der auf einer Mehrzahl von geordneten Verbindungsleitungskode. In gleicher Drähten 3 einlaufende Binärzahl, die, wie noch be- Weise geben die Zahlen /VlO, N 20, N 30 und N 40 schrieben wird, den Zählerstand am Ende der vorher- des Bands F 2 im Binärkode vier verschiedene Zahlen gehenden Rechenoperation darstellt. Die Summe wird 30 aufeinanderfolgender Erfassungen eines anderen Typs zu den ODER-Gattern PS geleitet. Die zweiten Ein- an, beispielsweise Pausen. Sie sind nach Kriterien gangssignale an diese Gatter PS sind so lange 0, wie festgelegt, wie sie oben in Verbindung mit den Zahlen nicht eine Gesamtkonfiguration von 1 auf den Dräh- des Bands Fl beschrieben wurden,
ten 3 auftritt. Solange also diese Konfiguration nicht Es ist ersichtlich, daß die Erfassungs-Nummer phyerreicht wird, wird die Summe von der Summier- 35 sikalisch der Dauer eines Signalelements entspricht, schaltung Σ zu den UND-Gattern RS übertragen. Das Diese Gruppe von vier Zahlen kann gleiche oder verzweite Eingangssignal dieser Gatter RS ist das Aus- schiedene Dauern von Signalelemcntcn für Impulsgangssignal der Koinzidenzschaltung CFR, die auf oder Pausesignale in Abhängigkeit vom Kode anzei-Drähten 4 und 5 Signale empfängt, die in diesem gen. Es ist an sich bekannt, daß übliche Signalkodes Fall, wie noch ersichtlich sein wird, das zu berech- 40 aus mindestens zwei möglichen Zeitdauern für jedes nende integrierte Signal <*, bzw. das entsprechende Signalelement bestehen. Als Folge davon ermöglicht Signal ■*,_, des vorhergehenden Rechnungszyklus die Einführung von vier Dauern, die im folgenden als sind. Die Summe von der Summierschaltung Σ wird »Schwellen« bezeichnet werden, die Identifizierung nach jeder Rechenoperation auf Drähten 6, 7 nur von Signalen mit einem Vier-Schwellen-Kode, oder dann abgegeben, wenn die Eingangssignale der Gat- 45 auch die genauere Annäherung an die tatsächliche ter RS einige 1 enthalten, wenn also die beiden Si- Dauer des Signalelements im Fall eines Zwei- oder gnale auf den Drähten 4 und 5 gleich sind. Sind die eines Drei-Schwellen-Kodes.

Signale auf den Drähten 4 und 5 verschieden, so er- Jedes Signal, das über Drähte 8, 9 oder 10 entgibt sich an den Drähten 6, 7 und die Konfiguration 0. sprechend den Signalträgern a, β, γ den Lesespei-Dies entspricht einer Nullsetzung des Zählers, der so eher MS (F i g. 2) erreicht, erreicht zusammen mit nun wieder beginnt, den folgenden Satz gleicher an- dem Verbindungsleitungskode und den darauf bezokommender Abtastungen zu addieren. Wie noch be- genen Änderungen, die auf Drähten 11, 12 eingehen, schrieben wird, wird das Ausgangssignal der Gatter den Abschnitt MSl, MS2 oder MS3. Innerhalb des RS im Abschnitt RCT des Leitungsspeichers MG Abschnitts wird die dem Kode und der entsprechen-(F i g. 2) gespeichert. 55 den Änderung entsprechende Fläche Z herausgefun-

Liegt an den Drähten 3 eine Gesamtkonfiguration den, und das Ausgangssignal ergibt sich als Satz von

von 1 vor, entsprechend der maximalen Zählkapazi- vier Binärzahlen NU, N21, N31, N41 des Band«

tat der Summierschalrung Σ, so gibt das UND-Gatter Fl, wenn das Signal 1 ist, oder andernfalls als Sab

DO ein Ausgangssignal 1 ab, das die Gatter PS er- von vier Binärzahlen JVlO, N20, JV30, iV40 de;

reicht, die ab dieser Zeit an der anderen Eingangs- 60 Bands F 2, wenn das Signal 0 ist. Diese Sätze von viei

klemme eine Gesamtkonfiguration von 0 erhalten, die Zahlen werden in den logischen Komparatoren CMl

sich durch Nullstellung der Summierschalrung Σ auf- mit den von den Zählern CT I ommenden Signaler

grund der Rechenkapazitätsgrenze ergibt Das Aus- verglichen, wie noch beschrieben wird,

gangssignal 1 des UND-Gatters DO bewirkt ein Aus- Die gesamte Einheit LRS arbeitet folgendermaßen

gangssignal 1 von allen ODER-Gattern PS. Wie be- 65 Die synchronen Daten auf den Signalträgern β. β, γ

schrieben, ist der übliche Zyklus damit beendet. Auf die durch Abtasten der Verbindungsleitungen Gl

diese Weise zeigen die Drähte 6, 7 ein gesamtes kon- G 2 ... G η und durch Erfassen der Signalelemente

stantes Ausgangssignal 1 unabhängig von der Anzahl wie es in der Schaltungsgruppe CSC (Fig. 1) durch

ίο

geführt wird, erhalten werden, werden auf Drähten festgestellten Kode bestimmt sind, auf Drähten 29, 13, 14, 15 (Fig. 2) zu dreien der numerischen Inte- die vom Band Fl ausgehen, wenn von IN eine 1 eingratoren IN geleitet, die die jeweiligen Signale in der trifft, oder vom Band F2 ausgehen, wenn von IN unter Bezugnahme auf F i g. 4 beschriebenen Weise eine 0 eintrifft.

integrieren. Nach der ersten Übergangsperiode, wenn 5 Die Komparatoren CMP vergleichen dann die bei eine Abtastung kommt, rufen die Integratoren IN Nl', Nl', N 3', NA' jedes der drei Abschnitte von vom Abschnitts/? des Leitungsspeichers MG (Fig. 2) den Zählern CT her eintreffenden Zahlen mit den während der kurzen Zeitspanne t_L (F i g. 3) auf Dräh- vom Speicher MS über die Drähte 29 einlaufenden ten 4,16,17 (F i g. 2) die von derselben Verbindungs- Zahlen.

leitung während des vorhergehenden Zyklus ange- io Wenn die Summe des von den Zählern CT durchkommenen erfaßten Signale zurück, und vom Ab- geführten Zählvorgangs, die bei den Komparatoren schnitt RI auf Drähten 18, 19, 20 die Zustände I, II, CMP eingeht, gleich der von der ersten Schwelle N1 III... X (Fig. 4), die während dieses vorhergehen- abgegebenen Zahl ist, erscheint ein Signal 1 auf einem den Zyklus erreicht worden sind. Während der nach- Draht 30, der zur zentralisierten Steuereinheit AC sten kurzen Zeitspanne t_E (F i g. 3) verarbeiten die 15 läuft. Empfangen die Zähler CT andere Signale der Integratoren das einlaufende Signal, wie bereits dar- gleichen Art, so wird die Summe weiter erhöht und gelegt, und während der nächsten kurzen Zeitspanne das Signal 1 bleibt so lange auf dem Draht 30, wie t_s geben sie an den Abschnitt RI des Leitungsspei- die zweite Schwelle Nl noch nicht erreicht worden chers MG (F i g. 2) auf den Drähten 18, 19, 20 den ist, was dann zu einem Signal 1 auf einem Draht 31 neu erreichten Zustand. Gleichzeitig übermitteln ao führt usw. bis zur letzten Schwelle. Die zentralisierte Drähte 5, 21, 22 an die Zähler CT die Ausgangs- Steuereinheit AC enthält dann eine Angabe über die signale, die, wie dargelegt wurde, 0 oder 1 sein kön- Länge der auf den Signalträgern a, β, γ vorliegenden nen. Signale.

Nach der anfänglichen Übergangsperiode, wenn Die Signale 1 oder 0 werden von den Integratoren

diese Signale einlaufen, rufen die Zähler CT vom 25 IN über die Drähte 8, 9,10 zur zentralisierten Steuer-Abschnitt SR des Leitungsspeichers MG während der einheit A C geleitet, die diese Werte 1 oder 0 der kurzen Zeitspanne t_L (Fig. 3) auf den Leitungen 4, Signale mit der von den Komparatoren CMP kom-16, 17 (Fig. 2, 5) von derselben Verbindungsleitung menden Längenangaben der Signale assoziiert. Auf während des vorhergehenden Zyklus angekommene diese Weise verfügt die Steuerschaltung AC über die abgetastete Information sowie vom Abschnitt RCT 3° für die nächsten Vorgänge erforderlichen Elemente, auf Drähten 3, 23, 24 den vom selben Zähler während beispielsweise für die Kriterienidentifizierung. Die des vorhergehenden Zyklus erreichten Zählerstand Signalübertragung von den Komparatoren CMP zur ab. Während der kurzen Zeitspanne t_E (Fig. 3) be- zentralisierten Steuereinheit AC kann über eine einrechnen sie das eingehende Signal, wie bereits unter fache direkte, aus jedem der Komparatoren heraus-Bezugnahme auf F i g. 5 beschrieben wurde, und 35 kommende Drahtverbindung erfolgen, nämlich die während der kurzen Zeitspanne f_s (F · g- 3) übermit- Drahtverbindungen 30, 31 und die weiteren in dei tcln sie an den Abschnitt RCT (F i g. 2) des Leitungs- Figur nicht numerierten Drahtverbindungen, oder inspeichers MG die berechnete Gesamtsumme über eine dem für jeden Komparatorabschnitt eine an sich beMehrzahl von Drähten 6, 25, 26. Diese Summe wird kannte, üblicherweise »Prioritätskodierer« bezeichaußerdem über Drähte 7, 27, 28 zu den Komparato- 4° nete Schaltung eingefügt wird, die die Gruppe der aus ren CMP geleitet, von denen zwölf an Anzahl da sind jedem der Abschnitte CMPl, CMPl, CMP 3 ausge- und die in direkte Entsprechung mit den vier Binär- henden vier Zahlen in eine ternäre Zahl umwandelt, zahlen jedes der Abschnitte MSl, MS2, MS3 des die in kodierter Weise den Schwellenpegel Nl, Nl. Leitungsspeichers MS gebracht sind. Die Komparato- N 3 oder N 4 angibt, der durch die von den Zählern ren CMP können also idealerweise in drei Abschnitte 45 CT zugeleitete Summe erreicht wird. Dieser Priori-CMPl, CMPl und CMP 3 eingeteilt werden. Die auf tätskodierer ist in der Zeichnung nicht angegeben, da den Drähten 7, 27 und 28 auslaufenden Zahlen von er an sich bekannt ist

jedem der drei Zähler CT werden den vier Stellungen Das beschriebene System ist durch geeignete Zeit-

Nl', N2', N3', N4' jedes der drei Abschnitte CMPl, gebereinheiten für einen synchronen Betrieb mit den CMPl, CMP 3 parallel zugeleitet 50 Abiastrythmus eingerichtet. Solche Einheiten sine

Die von den Integratoren /Λ' ausgehenden Signale nicht eingezeichnet, sie sind jedoch dem Fachmani erreichen außerdem auf Drähten 8, 9, 10 die Ab- an sich bekannt Desgleichen sind zur größeren Überschnitte MSl, MS2 bzw. MS3 des Speichers MS. sieht die speziellen Schaltungen nicht eingezeichnet Diese Abschnitte empfangen außerdem, wie bereits die das Eingeben und Abrufen in den bzw. aus derr erwähnt, den Verbindungsleitungskode, der über den 55 Leitungsspeicher MG der Signale und Ergebnisse dei Draht 11 vom Abschnitt CD des Leitungsspeichers von den Integratoren /TV und den Zählern CT durch- MG einläuft, und die schließliche Änderung, die auf geführten Operationen und das Abrufen vom Speidem Draht 12 vom Abschnitt CV dieses Speichers eher MG, das vom Speicher MS bewirkt wird, durcheinläuft Der Betrieb der drei Abschnitte von MS ist führen.

bereits unter Bezugnahme auf F i g. 6 beschrieben 60 Beim beschriebenen Lesespeicher MS handelt e< worden, es erscheinen also die Binärzusammenstel- sich uia einen im allgemeinen als *ROM« bezeichnelungen, die den die Dauer der Signalimpulse oder ten Festwertspeicher bzw. einen als -»PROM« bePausen anzeigenden Schwellen entsprechen und vom zeichneten programmierbaren Festwertspeicher.

Hierzu 4 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. Verfahren für den Empfang und die Identifizierung von auf drei Signalträgem einlaufenden S abgetasteten Signalen in einer elektronischen Femmelde-, insbesondere Fernsprechvermittlungsanlage, mit zentralisierten logischen Schaltungen, dadurch gekennzeichnet, daß zuerst zur Vermeidung von Störsignalen die empfangenen Signale integriert, dann die Länge der empfangenen Signale gemessen und schließlich diese Länge mit vom Verbindungsleitungskode festgelegten Signallängen verglichen werden, wobei diese Vorgänge nach dem an sich bekannten Prinzipien der Zeitteilung durch ein einziges System durchgeführt werden, das in Synchronismus mit der Abtastperiode sämtlichen an die Vermittlungsanlage angeschlossenen Verbindungsleitungen zugeordnet wird. so

2. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, gekennzeichnet durch eine Gruppe von numerischen Integratoren (IN), die jeweils einem der Signalträger (α, β, γ) mit programmierbarer Empfindlichkeit zugeordnet sind; durch eine Gruppe von Zählern (CT), die jeweils einem der Signalträger (α, β, γ) zugeordnet sind und die Zahl der ankommenden Signalerfassungen des gleichen Typs addieren, bei einem Wechsel des Signals auf Null zurückschalten und bei Erreichen ihrer maximalen Kapazität, wenn die Abtastzahl der Signale des gleichen Typs die maximale Kapazität übersteigt, automatisch stehen bleiben: durch einen Leitungsspeicher (MG), der allen Schaltungen des Systems zügehörig ist und sowohl die von den Integratoren (IN) als auch die von den Zählern (CT) erbrachten Resultate sowie die im darauf bezogenen Operationszyklus erhaltenen Signale bei jeder Operation speichert und an die Integratoren und die Zähler die gespeicherten Signale und Ergebnisse zur Ermöglichung der sequentiellen Verarbeitung neuer Signale zurückgibt, wobei der Speicher (MG) weiterhin jeder Signalabtastung den Verbindungsleitungskode und die schließliche entsprechende Änderung hinzufügt; und durch einen Komparator (CMP) der Dauer der empfangenen Signale mit durch den Kode und die entsprechende Änderung festgelegten Signaldauern, wobei der Komparator ein Signal abgibt, wenn die empfangene Signaldauer gleich oder langer als jede einzelne Signaldai'^r ist, die vom Kode festgelegt ist.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß jeder der numerischen Integratoren (IN) aus einer sequenzbetriebenen Schaltung mit vielen Zuständen (I, II... X) besteht, deren Zustandsfortschreitung als Folge durch das einlaufende erfaßte Signal, durch den im vorhergehenden Zyklus erreichten Zustand und durch das im vorhergehenden Zyklus empfangene Signal bestimmt wird und die ihr Ausgangssignal entsprechend der Änderung des eingehenden Signals nur dann ändert, wenn sie eingangsseitig eine programmierte Anzahl von aufeinanderfolgenden Abtastungen des geänderten Signals empfangen hat; und daß jeder der numerischen Integratoren (IN) mit dem Leitungsspeicher (MG) zusammenarbeitet, indem er von ihm für jede einlaufende Abtastung sowohl den vom Integrator im vorhergehenden Zyklus erreichten Zustand als auch das im Speicher (MG) in diesem vorhergehenden Zyklus gespeicherte abgetastete Signal abnimmt und an den Speicher nach jeder Verarbeitung den neu erreichten Zustand und das zuletzt abgetastete empfangene Signal abgibt.

4. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Zähler (CT) in Kombination bestehen aus einer Summierschaltung (Σ), die zur im vorherigen Arbeitszyklus erreichten Summe eine 1 addiert, einer ersten Gruppe von Schaltungen (DO, PS), die das automatische Anhalten am maximalen Kapazitätswert der von der Summierschaltung ausgehenden Summe bewirken, wenn die Zahl der Abtastungen des gleichen empfangenen Signals die maximale Kapazität der Summierschaltung übersteigt, und aus einer zweiten Gruppe von Schaltungen (CFR, RS), die die Summierschaltung bei jedem Wechsel des eingehenden Signals auf Null zurückschaltet, wobei die Zähler in den Leitungsspeicher (MG) das letzte empfangene Signal und die letzte Summe einspeichern und im nächsten Zyklus das gespeicherte Signal und die gespeicherte Summe abrufen.

5. Schaltungsanordnung nach einem der Anspräche 2 bis 4, dadurch gekennzeichnet, daß ein Lesespeicher (MS) aus drei Abschnitten (MSl, MS 2. MS 3) besteht, von denen jeder einem Signalträger (α, β, γ) zugeordnet ist und jeder in ame Destimmte Anzahl von Flächen (Zl, Zl... Zn) unterteilt ist, die aus einem ersten und einem zweiten Band (Fl, F 2) zusammengesetzt sind, die fest, jedoch willkürlich von außen veränderbar eine Gruppe von vier Binärzahlen (Nl, N 2, N 3, N 4) speichern, welche für das erste Band (Fl) die vom Kode und den schließhchen Veränderungen festgelegten Impulsdauern und für das zweite Band (F 2) die entsprechenden Pausendauern angeben, und daß der Lesespeicher (MS) auf jedes von den Integratoren (IN) eingehende Signal hin ausgangsseitig die Gruppe von vier Binärzahlen abgibt, die in eines der Bänder (Fl, F2) einer der Flächen (Zl, Z2 ... Zn) eingeschrieben ist, die durch den gesamten Verbindungsleitungskode, die schließliche Änderung und das kommende Signal adressiert ist.