DE2450099C3 - Verfahren und Schaltungsanordnung zur Erfassung und Identifizierung von Signalen In elektronischen Fernmelde-, insbesondere Fernsprechvermittlungsanlagen mit zentralisierten logischen Schaltungen - Google Patents

Description

Die Erfindung bezieht sich auf elektronische Fern meldevermittlungsanlagen mit zentralisierten logi sehen Schaltungen, also auf Vermittlungsanlagen mi einem zentralisierten Steuersystem für die Signalisa tion und die Gliederüberwachung, und betrifft hierbe ein System für den Empfang und die Identifizierun; von in digitaler Form aufgenommenen Signalen, di anschließend zu Vermittlungs-Steuereinheiten weiter geleitet werden.

Es ist bekannt, daß bei Fernmeldevermittlungsan lagen die einlaufenden Signale zunächst einer Be handlung unterzogen werden, um Störsignale auszu scheiden und die richtigen korrekt kodierten Signal

ein Vermittlungs-Steuereinheiten zuzuleiten, die außerdem in der Lage sind, die Signalisierungskriterien zu identifizieren.

Bei den traditionellen elektromechanischen Vermittlungsanlagen wird diese erste Behandlung von einer Gruppe von Schaltungen durchgeführt, die kurz als Umwerter bezeichnet werden und die jeder Verbindungsleitung zugeordnet sind. Bei großen modernen Vermittlungsanlagen, wo die sich immer weiter erhöhenden Anforderungen für neue Dienste die Verwendung von entweder mehr oder komplexeren Signalkodes oder von mehr und schwierigeren Verbindungs- und Uberwachungsvorgängen erfordern, würde die Zuordnung eines Umwerters zu jeder Verbindungsleitung eine überaus große Zahl von Umwertern zur Folge haben, mit entsprechenden Problemen des Platzbedarfs und der Kosten aufgrund der Installation und Ausnutzung.

Ein erster Schritt zur Lösung des Problems wird bei registergesteuerten Vermittlungsanlagen durchgeführt, wo zur Verminderung der Aktivität der Umwerter eine zentralisierte Relais-Logik einige der logischen Funktionen der Umwerter ausführt.

In jüngerer Zeit werden bei modernen elektronischen Vumittlungsanlagen die Entscheidungs- und Steuereinheiten mehr und mehr zentralisiert, und durch die Verwendung von Zeitteilungstechniken wird die höhere Geschwindigkeit der elektronischen Systeme ausgenutzt. Infolgedessen werden die zentralisierten elektronischen Einheiten auch mit Funktionen belastet, die bei den traditionellen und bei Register-Vermittlungen periphere Funktionen sind, so daß die Dezentralisierung nur einiger weniger wesentlicher Funktionen möglich ist.

Bei den allertnodernsten hochzentralisierten elektronischen Vermittlungsanlagen sind die traditionellen Umwerter ersetzt durch einfache Schaltungen, die die Verbindungsleitungen abtasten und die in diesen anwesenden Signale erfassen.

Nach der Erfindung arbeitet das Signalempfangsund -identifizierungssystem in einer hochzentralisierten Vermittlungsanlage und zeigt im Vergleich zu anderen Lösungen auf diesem Gebiet eine einfachere Installation und einen sicheren Betrieb. Außerdem ermöglicht es eine sehr hohe Arbeitsgeschwindigkeit, die von 2 bis 60 Mbit/s in Abhängigkeit vom Parallelzustand der Eingangssignale veränderlich ist. Ferner ergibt sich durch die Erfindung eine hohe Vielseitigkeit, da mit verschiedenen Signalkodes und für verschiedene Dienste gearbeitet werden kann. Weiterhin kann an die Vermittlungs-Steuerschaltungen eine sehr detaillierte und genaue Information über die empfangenen Signale gegeben werden.

Das erfindungsgemäße Verfahren für den Empfang und die Identifizierung der erfaßten Signale, die auf drei Signalleitungen einlaufen, arbeitet so, daß eine Integration der empfangenen Signale zur Vermeidung von Störsignalen durchgeführt wird, dann die Länge der empfangenen Signale gemessen und mit durch den Leitungskode festgelegten Längen verglichen wird, wobei diese ganze Behandlung nach dem an sich bekannten Prinzip der Zeitteilung durch ein einziges System durchgeführt wird, das allen mit der Vermittlungsanlage verbundenen Verbindungsleitungen zugeordnet ist, und zwar in Synchronismus mit einem Erfassungsintervall.

Weitere Vorteile, Einzelheiten und Weiterbildungen der Erfindung ergeben sich aus der folgenden Beschreibung eines bevorzugten Ausführungsbeispiels unter Bezugnahme auf die Zeichnung. Es zeigt F · g. i einen Gesamt-Blockschaltplan der Empfangseinheit eines Fernsprechvermittlungs-Steuersystems,

F i g. 2 einen ins einzelne gehenden Blockschaltplan einer in F i g. 1 mit LRS bezeichneten Einheit,

F i g. 3 ein Zeitdiagramm zur Schaltung nach Fig. 2,

if F i g. 4 eine Darstellung zur Veranschaulichung des Informationsflusses beim Betrieb von in Fig. 2 mit IN bezeichneten Einheiten,

F i g. 5 einen ins einzelne gehenden Blockschaltplan von in Fig. 2 mit CT bezeichneten Einheiten und

F i g. 6 eine ins einzelne gehende schematische Darstellung einer in Fig. 2 mit MSl bezeichneten Schaltung.

Gemäß Fig. 1 tastet eine Schaltungsgruppe CSC auf η Verbindungsleitungen Gl, G 2, ... Gn einlaufende Signale, die von der Vermittlungsanlage verarbeitet werden sollen, ab und erfaßt sie. Die Schaltungsgruppe CSC tastet zyklisch den Zustand auf Drähten a, b, c dieser Verbindungsleitungcn ab und ;>ibt als Ausgangssignal eine einzige Dreiergruppe auf Drähten α, (i, γ, die im folgenden als Signalträger bezeichnet werden, ab. Die auf den η Drähten α vorliegenden Signale werden in Zeitteilung zum Draht des Signalträgers κ geleitet, die auf den η Drähten b vorliegenden Signale werden in Zeitteilung zum Draht des Signalträgers β geleitet, und die auf den η Drähten c vorliegenden Signale werden in Zeitteilung zum Draht des Signalträgers γ geleitet. Die Folge der η Signalerfassungen auf den Signalträgern a, β, γ ist genau, es entspricht also jeder Tast- und Erfassungsposition eine festgelegte Verbindungsleitung. Zu jedem Zeitpunkt bildet also das ternäre Signalbündel auf dem Leitungsbündel a, b, c einer bestimmten Verbindungsleitung das Ausgangssignal der Schaltungsgruppe CSC auf den Signalträgern <x, β, γ, innerhalb der Logik entspricht ein Verbindungsleitungskode dieser festgelegten Position. Das Abtasten der η Verbindungsleitungen erfolgt während einer definierten Zeitspanne, nämlich dem vom System festgelegten Abtastintervall.

Die gesamte wirkliche Identifizierungslogik LRS des Systems ist im einzelnen in F i g. 2 dargestellt. Schließlich schließt sich eine verbleibende Steuereinheit AC der Vermittlungsanlage an, die, ausgehend

So von den identifizierten Signalen, die jeweiligen Kriterien identifiziert und in Abhängigkeit von diesen entscheidet, ob weitere Kriterien gesendet werden sollen oder die Überwachungsvorgänge ausgeführt werden sollen.

Gemäß F ig. 2 umfaßt die Identifizierungslogik LRS einen im folgenden als Leitungsspeicher bezeichneten Speicher MG, der ein beliebiger bekannter elektronischer Speicher sein kann, welcher den Zustand im fönenden beschriebener sequentieller logischer Schal-

tungen speichern kann. Dieser Leitungsspeiche.r muß nach jedem Verarbeitungsvorgang, der von diesen logischen Schaltungen entsprechend den zu jedem Abtastzeitpunkt empfangenen Signalen durchgeführt wird, das Verarbeitungsergebnis speichern. Dies erlaubt die zeitgeteilte Verarbeitung der von einer gegebenen Anzahl von Verbindungsleitungen empfangenen Signale unter Vermeidung eines Speichers für jedeVcrbindungslcitung. Die im Leitungsspeicher MG

5 & ₆

gespeicherten Signale werden von den logischen Die Einheiten CT stellen einige Zähler dar, die die Schaltungen zurückgerufen, wenn eine neue Daten- Dauer der einlaufenden Impulse messen und als Auserfassung eintrifft. gangssignal die digitale Anzeige dieser Dauer ab-Dieses Arbeitsprinzip ist im Diagramm nach Fig. 3 geben. Diese Zähler haben einen speziellen Aufbau, veranschaulicht, bei dem T die Signalabtastperiode 5 der später in bezug auf F i g. 5 beschrieben wird,
für jede Fernleitung angibt, beispielsweise mit einer Die Schaltung umfaßt weiterhin einen Lesespei-Dauer von 4 ms. Die Verarbeitungszeit jeder einzel- eher MS, in den von außen eingeschrieben wird und nen Datenerfassung beträgt .',·, das also der Abtast- der bei Bedarf auch von außen veränderbar ist, wie periode T geteilt durch die Anzahl der abgetasteten es an sich bekannt ist. Dieser Speicher besteht aus Verbindungsleitungen entspricht, also /, = 77«.Wäh- ^o drei genau gleichen Abschnitten MSl, MS2, MS3. rend jeder Zeitspanne /, werden die folgenden Vor- Der Abschnitt MSl empfängt Signale, die sich auf gänge nacheinander ausgeführt: den Signalträger λ beziehen, der Abschnitt MS2

empfängt Signale, die sich auf den Signalträger β be-

1. Auslesen des für eine der Verbindungsleitun- ziehen, und der Abschnitt MS 3 empfängt Signale, gen Gi gespeicherten Worts aus dem Leitungs- 15 die sich auf den Signalträger γ beziehen. Diese Abspeicher MG, wobei der relative Zeitverlauf auf schnitte MSl, MS2 und MS3 zeigen einen gleichen der Achse 1 dargestellt ist; diese Auslesung ver- Aufbau, der später unter Bezugnahme auf Fi g. 6 bebraucht eine kurze Zeitspanne /,, die die Zu- schrieben wird.

griffszeit des Speichers darstellt. Schließlich gehört zur Schaltung noch ein Satz von

2. Verarbeiten von abgetasteten und erfaßten Schal- 20 logischen Komparatoren CMP mit Binäraufbau, mit tungen «,·, /?,-, y_h die einer Verbindungsleitung Gi einem Ausgangssignal »1«, wenn die zu vergleientsprechen und von dem während der Zeit- chende Binärzahl gleich oder größer ist als die gespanne /, ausgelesenen Wort abhängen, in Rech- wählte Vergleichsschwelle. Auch solche Schaltungen nerschaltungen, wobei der relative zeitliche Ver- sind in der Technik bekannt.

lauf auf einer Achse 2 dargestellt ist; diese Ver- 35 Fig. 4 zeigt in Form eines Informationsflußsche-

arbeitung beansprucht eine kurze Zeitspanne I₁-. mas den Betrieb eines der Integratoren IN, der ge-

3. Einschreiben in den Leitungsspeicher MG maß seinem Aufbau ein einfacher Auslesespeicher (Achsel) des Ergebnisses des oben durchge- sein kann. Als einlaufende Signale gibt es nur die relaführten Verarbeitungsvorgangs; dieses Einschrei- tiven Adressen. Die römischen Zahlen I, II, ...X ben beansprucht eine kurze Zeitspanne (_s. 30 innerhalb der Umfangslinien des Schemas geben die

Aufeinanderfolge der Integratorzustände, gelesen im

Für die angegebenen Zeitspannen gilt: Abschnitt RI des Speichers MG (F i g. 2), an, und die

in Klammern gesetzten Zahlen (F i g. 4) geben das In-

t 4- _t + t_s = ti tegrator-Ausgangssignal an. An den Übergangslinien

35 zwischen den Zuständen zeigt eine 1 den zu belegenden Weg an, wenn der dem Integrator zugeordnete

Nachdem alle Verbindungsleitungen abgetastet Signalträger α, β, γ eine 1 empfängt, und zeigt eine 0 worden sind, wird die Verbindungsleitung G,- nach den zu belegenden Weg an, wenn eine 0 empfangen der Periode T erneut abgetastet, und die drei Verar- wird. Zur genaueren Darstellung sei angenommen, beitungsvorgänge wiederholen sich. 40 daß zu Beginn die Schaltung im Zustand I das Aus-

Der Leitungsspeicher MG (F i g. 2) weist eine An- gangssignal 0 hat; das Einlaufen eines Signals 0 bezahl von Speicherwörtern auf, die gleich der Anzahl wirkt keinen Zustandsübergang, wie in F i g. 4 durch der zu verarbeitenden Verbindungsleitungen ist, und einen mit 0 bezeichneten Pfeil angedeutet ist, der auf wird durch den schon erwähnten Verbindungslei- seinen Ausgang zurückläuft. Das Einlaufen einer 1 tungskode anadressiert, der den eingehenden erfaßten 45 bewirkt den Übergang auf den Zustand II, wie in Daten zugeordnet ist. Diese Adresse wird logisch er- Fig. 4 durch einen mit einem Pfeil 1 zwischen den zeugt, da, wie dargelegt wurde, die Reihenfolge der beiden betrachteten Zuständen dargestellten Weg aneinlaufenden erfaßten Signale streng sequentiell ist. gegeben ist, wobei das Ausgangssignal 0 bleibt. Wenn Eines dieser Speicherwörter ist symbolisch innerhalb sich die Schaltung in einem der Zustände II, HI, VT, V des Leitungsspeichers MG dargestellt. Es besteht aus 50 befindet, bewirkt das Einlaufen einer 1 den Übergang einer ersten Gruppe von Bits CD, die den Signalkode zum nächsten Zustand und das Einlaufen einer 0 den der identifizierten Verbindungsleitung :mgeben; einer Übergang zum vorhergehenden Zustand, wobei in beizweiten Gruppe von Bits CV, die die mögliche Va- den Fällen das Ausgangssignal 0 ist Vom Zustand Π nation dieses Kodes angeben, beispielsweise zu spe- wird nach der Folge beispielsweise von zwei 1 und ziellen Anpassungen, die in der betrachteten Vermitt- 55 einer 0 der Zustand HI mit dem Ausgangssignal 0 hingsanlage auf jeder Verbindungsleitung durchge- erreicht, aber nach den ersten beiden 1 ergibt sich ein führt werden; einer dritten Gruppe von Bits SR, die Zwischen-Übergang zum Znstand IV. Wird entspredie gespeicherten erfaßten Daten *_b β,, γ, enthalten, chend einer lückenlosen Folge von fünf 1 der Zudie im vorhergehenden Vorgangssatz verarbeitet wor- stand VI erreicht, so wird als Aasgangssignal ehre 1 den sind; einer vierten Gruppe von Bits RI, die das 60 abgegeben und das Zustandsüberaangsverhalten wird Ergebnis der von später beschriebenen Einheiten IN dual im Vergleich zum vorherbeschriebenen. Es ist durchgeführten Rechenoperation anzeigt; und einer ersichtlich, daß das Einlaufen einer 1 den Zustand VI fünften Gruppe von Bits RCT, die die Ergebnisse der nicht ändert, während das Einlaufen einer 0 des Übervon später beschriebenen Einheiten CT durchgeffihr- gang vom Zustand VI zum Zustand VII bewirkt, woten Rechenoperationen anzeigt 65 bei ein Ausgangssignal 1 erhalten wird. Bei jedem der

Die Einheiten IN stellen einige Integratoren dar, Zustände VII, VHI, IX und X bewirkt das Einlanfea die der Abweisung von Störsignalen dienen, wie noch eiser 0 den Übergang zum nächstes Zustand, wlhim einzelnen mit Bezug auf Fig. 4 beschrieben wird. rend das Einlaufen einer 1 den Übergang zum vor-

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herigen Zustand zur Folge hat. In beiden Fällen ist der nach der Zählerkapazitätsgrenze erreichten Si-

das Ausgangssignal 1. Dieses Verhalten ermöglicht gnalc, solange die Signalkoinzidenz auf den Dräh-

es, eine Entscheidung zugunsten von 1 oder von 0 zu ten 4 und 5 anhält.

fällen, wenn fünf Abtastungen mit der einen oder mit Die Einführung des UND-Gatters DO ermöglicht der anderen Wahl lückenlos aufeinanderfolgen. Hier- 5 die Verwendung eines Zählers mit einer auf der Basis durch wird vermieden, daß Störungen, die im allge- der längsten Signaldauer berechneten Kapazität zur meinen von kurzer Dauer sind, Auswertfehler mit Auswertung ohne Verwendung eines Hochkapazisich bringen. Der beschriebene Vorgangsfluß, der tätszählers, der sehr lange Signale messen kann, beeinen Signalübergang nach dem Empfang von fünf vor er automatisch auf Null zurückgestellt wird.
Signalen mit sich bringt, entspricht einer bestimmten io F i g. 6 zeigt den Aufbau eines Abschnitts, beiEmpfindlichkeit des Systems. Zur Erzielung einer spielsweise des Abschnitts MSl, des Lesespeichers höheren oder einer niedrigeren Empfindlichkeit wird MS. Dieser Abschnitt weist eine bestimmte Anzahl ein verkleinerter bzw. vergrößerter Zyklus verwendet. von mit Zl, Zl, ...Zn bezeichneten Flächen auf,

F i g. 5 zeigt einen der drei Zähler CT, und zwar von denen jede von einem bestimmten Verbindungsgemäß den Anschlußsymbolen denjenigen, der dem 15 leitungskode zusammen mit einer möglichen Varia-Signalträger η zugeordnet ist. Eine binäre Summier- tion dieses Kodes anadressiert wird. Jede Fläche beschaltung 2" von an sich bekanntem Aufbau addiert steht aus zwei Bändern Fl und Fl, von denen jedes stets eine 1 zu jeder auf einer Vielzahl von Drähten vier angegebene Binärzahlen fest speichern kann, und einlaufenden Binärzahl; ein UND-Gatter DO gibt als zwar im Band Fl durch NW, NIl, N31 und /V41 Ausgangssignal eine 1 ab, wenn alle Eingangssignale 1 20 und im Band Fl durch /VlO, N 20, N 30 und /V 40. sind. Weiterhin gehören zur Schaltung eine Mehrzahl Die Zahlen NU, NIl, /V31 und NW. des Bands Fl von ODER-Gattern PS, eine Anzahl von UND-Gat- geben im Binärkode vier verschiedene Zahlen aufeinlern RS und eine übliche Koinzidenzschaltung CFR, anderfolgender Erfassungen eines bestimmten Typs die als Ausgangssignal eine 1 abgibt, wenn an den an, beispielsweise Impulse. Sie sind so festgelegt, daß Eingangsklemmen gleiche Signale anliegen, und an- 25 sie eine bestimmte Progression von Erfassungs-Numdernfalls 0 abgibt. Die Summierschaltung Σ addiert mern erreichen, abhängig von dem der Fläche Z zuautomalisch eine 1 zu der auf einer Mehrzahl von geordneten Verbindungsleitungskode. In gleicher Drähten 3 einlaufende Binärzahl, die, wie noch be- Weise geben die Zahlen NW, /V20, NM und /V 40 schrieben .vird, den Zählerstand am Ende der vorher- des Bands Fl im Binärkode vier verschiedene Zahlen gehenden Rechenoperation darstellt. Die Summe wird 30 aufeinanderfolgender Erfassungen eines anderen Typs zu den ODER-Gattern PS geleitet. Die zweiten Ein- an, beispielsweise Pausen. Sie sind nach Kriterien gangssignale an diese Gatter PS sind so lange 0, wie festgelegt, wie sie oben in Verbindung mit den Zahlen nicht eine Gesamtkonfiguration von 1 auf den Dräh- des Bands Fl beschrieben wurden.
ten 3 auftritt. Solange also diese Konfiguration nicht Es ist ersichtlich, daß die Erfassungs-Nummer phyerreicht wird, wird die Summe von der Summier- 35 sikalisch der Dauer eines Signalelements entspricht, schaltung Σ zu den UND-Gattern RS übertragen. Das Diese Gruppe von vier Zahlen kann gleiche oder verzweite Eingangssignal dieser Gatter RS ist das Aus- schiedene Dauern von Signalelementen für Impulsgangssignal der Koinzidenzschaltung CFR, die auf oder Pausesignale in Abhängigkeit vom Kode anzei-Drähten 4 und 5 Signale empfängt, die in diesem gen. Es ist an sich bekannt, daß übliche Signalkodes Fall, wie noch ersichtlich sein wird, das zu berech- 40 aus mindestens zwei möglichen Zeitdauern für jedes nende integrierte Signal «,· bzw. das entsprechende Signalelement bestehen. Als Folge davon ermöglicht Signal ^ _, des vorhergehenden Rechnungszyklus die Einführung von vier Dauern, die im folgenden als sind. Die Summe von der Summierschaltung Σ wird »Schwellen« bezeichnet werden, die Identifizierung nach jeder Rechenoperation auf Drähten 6, 7 nur von Signalen mit einem Vier-Schwellen-Kode, oder dann abgegeben, wenn die Eingangssignale der Gat- 45 auch die genauere Annäherung an die tatsächliche ter RS einige 1 enthalten, wenn also die beiden Si- Dauer des Signalelements im Fall eines Zwei- oder gnale auf den Drähten 4 und 5 gleich sind. Sind die eines Drei-Schwellen-Kodes.

Signale auf den Drähten 4 und 5 verschieden, so er- Jedes Signal, das über Drähte 8, 9 oder 10 entgibt sich an den Drähten 6, 7 und die Konfiguration 0. sprechend den Signalträgern α, β, γ den Lesespei-Dies entspricht einer Nullsetzung des Zahlers, der 50 eher MS (F i g. 2) erreicht, erreicht zusammen mit nun wieder beginnt, den folgenden Satz gleicher an- dem Verbindungsleitungskode and den darauf bezokommender Abtastungen zu addieren. Wie noch be- genen Änderungen, die auf Drähten 11,12 angehen, schrieben wird, wird das Ausgangssignal der Gatter den Abschnitt MSl, MSl oder MSZ. Innerhalb des RS im Abschnitt RCT des Leitungsspeichers MG Abschnitts wird die dem Kode und der entsprechen-(Fi g. 2) gespeichert. 55 den Änderung entsprechende Fläche Z herausgefun-

Liegt an den Drähten 3 eine Gesamtkonfiguration den, und das Ansgangssignal ergibt sieb als Satz von

von 1 vor, entsprechend der maximalen Zählkapazi- vier Binärzahlen NU, NlL, N3L, NAl des Bands

tat der Summierschaltung Σ, so gibt das UND-Gatter Fl, wenn das Signal 1 ist, oder andernfalls als Satz

DO ein Ausgangssignal 1 ab, das die Gatter PS er- von vier Binäizahlen NlO, NlO, N 30, N 40 des

reicht, die ab dieser Zeit an der anderen Eingangs- 60 Bands F 2, werm das Signal 0 ist Diese Sätze von viei

klemme eine Gesamtkonfiguration von 0 erhalten, die Zahlen werden in den logiseben Komparatcres CAfF

sich durch Nullstellung der Summierschaltung Σ auf- mit den von den Zählern CT kommenden Signalen

grand der Rechenkapazitätsgrenze ergibt Das Aus- verglichen, wie noch beschrieben wird,

gangssignal 1 des UND-Gatters DO bewirkt ein Aus- Die gesamte Einheit LRS arbeitet folgendermaßen:

gangssignal 1 von allen ODER-Gattem PS. Wie be- 65 Die synchronen Daten auf den Signalträgem β, β, ₇,

schrieben, ist der übliche Zyklus damit beendet Auf die durch Abtasten der Veibindungsleitimgen Gl,

diese Weise zeigen die Drähte 6, 7 ein gesamtes kon- Gl.. .Gn und durch Erfassen der Signalelemente.

stantes Ausgangssignal 1 unabhängig von der Anzahl wie es in der Schaltungsgruppe CSC (Fig. 1) durch-

geführt wird, erhalten werden, werden auf Drähten 13, 14, 15 (Fig. 2) zu dreien der numerischen Integratoren IN geleitet, die die jeweiligen Signale in der unter Bezugnahme auf Fig. 4 beschriebenen Weise integrieren. Nach der ersten Übergangsperiode, wenn eine Abtastung kommt, rufen die Integratoren IN vom Abschnitt SR des Leitungsspeichers MG (Fig. 2) während der kurzen Zeitspanne I, (F i g. 3) auf Drähten 4,16,17 (F i g. 2) die von derselben Vcrbindungsleitung während des vorhergehenden Zyklus angekommenen erfaßten Signale zurück, und vom Abschnitt Rl auf Drähten 18, 19, 20 die Zustände I, II, 111 ... X (Fig. 4), die während dieses vorhergehenden Zyklus erreicht worden sind. Während der nächsten kurzen Zeitspanne i_;; (Fig. 3) verarbeiten die Integratoren das einlaufende Signal, wie bereits dargelegt, und während der nächsten kurzen Zeitspanne /_s geben sie an den Abschnitt RI des Leitungsspeichers MG (Fig. 2) auf den Drähten 18, 19, 20 den neu erreichten Zustand. Gleichzeitig übermittein Drähte 5, 21, 22 an die Zähler CT die Ausgangssignale, die, wie dargelegt wurde, 0 oder 1 sein können.

Nach der anfänglichen Übergangsperiode, wenn diese Signale einlaufen, rufen die Zähler CT vom Abschnitt SR des Leitungsspeichers MG während der kurzen Zeitspanne t_L (Fig. 3) auf den Leitungen 4, 16, 17 (Fig. 2, 5) von derselben Verbindungsleitung während des vorhergehenden Zyklus angekommene abgetastete Information sowie vom Abschnitt RCT auf Drähten 3, 23, 24 den vom selben Zähler während des vorhergehenden Zyklus erreichten Zählerstand ab. Während der kurzen Zeitspanne t,._: (F i g. 3) berechnen sie das eingehende Signal, wie bereits unter Bezugnahme auf Fig. 5 beschrieben wurde, und während der kurzen Zeitspanne t_s (Fig. 3) übermitteln sie an den Abschnitt RCT (F i g. 2) des Leitungsspeichers MG die berechnete Gesamtsumme über eine Mehrzahl von Drähten 6, 25, 26. Diese Summe wird außerdem über Drähte 7, 27, 28 zu den Komparatoren CMP geleitet, von denen zwölf an Anzahl da sind und die in direkte Entsprechung mit den vier Binärzahlen jedes der Abschnitte MSl, MSl, MS3 des Leitungsspeichers MS gebracht sind. Die Komparatoren CMP können also idealerweise in drei Abschnitte CAiPl, CMPZ und CMP3 eingeteilt werden. Die auf den Drähten 7, 27 und 28 auslaufenden Zahlen von jedem der drei Zähler CT werden den vier Stellungen N1', Nl', N3', ΛΓ4' jedes der drei Abschnitte CMPl, CMPl, CMP 3 parallel zugeleitet.

Die von den Integratoren IN ausgehenden Signale erreichen außerdem auf Drähten 8, 9, 10 die Abschnitte MSl, MSl bzw. MS3 des Speichers MS. Diese Abschnitte empfangen außerdem, wie bereits erwähnt, den Veibugsleitungskode, der über den Draht 11 vom Abschnitt CD des Leitungsspeichers MG einläuft, und die schließliche Änderung, die auf dem Draht 12 vom Abschnitt CV dieses Speichers einläuft. Der Betrieb der drei Abschnitte von MS ist bereits unter Bezugnahme auf Fig. 6 beschrieben worden, es erscheinen also die Binärzusammenstellungen, die den die Dauer der Signalimpulse oder Pausen anzeigenden Schwellen entsprechen und vom festgestellten Kode bestimmt sind, auf Drähten 29, die vom Band Fl ausgehen, wenn von IN eine 1 eintrifft, oder vom Band IZ ausgehen, wenn von IN eine 0 eintrifft.

Die Komparaloren CMP vergleichen dann die bei NV, NT, N3', N4' jedes der drei Abschnitte von den Zählern CT her eintreffenden Zahlen mit den vom Speicher MS über die Drähte 29 einlaufenden Zahlen.

ίο Wenn die Summe des von den Zählern CT durchgeführten Zählvorgangs, die bei den Komparatoren CMP eingeht, gleich der von der ersten Schwelle Nl abgegebenen Zahl ist, erscheint ein Signal 1 auf einem Draht 30, der zur zentralisierten Steuereinheit AC läuft. Empfangen die Zähler CT andere Signale der gleichen Art, so wird die Summe weiter erhöht und das Signal 1 bleibt so lange auf dem Draht 30, wie die zweite Schwelle NZ noch nicht erreicht worden ist, was dann zu einem Signal 1 auf einem Draht 31 führt usw. bis zur letzten Schwelle. Die zentralisierte Steuereinheit AC enthält dann eine Angabe über die Länge der auf den Signalträgern \, β, γ vorliegenden Signale.

Die Signale 1 oder 0 werden von den Integratoren

IN über die Drähte 8, 9, 10 zur zentralisierten Steuereinheit AC geleitet, die diese Werte 1 oder 0 der Signale mit der von den Komparatoren CMP kommenden Längenangaben der Signale assoziiert. Auf diese Weise verfügt die Steuerschaltung AC über die

für die nächsten Vorgänge erforderlichen Elemente, beispielsweise für die Kriterienidentifizierung. Die Signalübertragung von den Komparatoren CMP zur zentralisierten Steuereinheit AC kann über eine einfache direkte, aus jedem der Komparatoren heraus-

kommende Drahtverbindung erfolgen, nämlich die Drahtverbindungen 30, 31 und die weiteren in der Figur nicht numerierten Drahtverbindungen, oder indem für jeden Komparatorabschnitt eine an sich bekannte, üblicherweise »Prioritätskodierer« bezeich- nete Schaltung eingefügt wird, die die Gruppe der aus jedem der Abschnitte CMPl, CMPZ, CMP 3 ausgehenden vier Zahlen in eine ternäre Zahl umwandelt, die in kodierter Weise den Schwellenpegel Nl, NZ /V 3 oder /V 4 angibt, der durch die von den Zählern CT zugeleitete Summe erreicht wird. Dieser Prioritätskodierer ist in der Zeichnung nicht angegeben, da er an sich bekannt ist.

Das beschriebene System ist durch geeignete Zeitgebereinheiten für einen synchronen Betrieb mit dem

Abtastrythmus eingerichtet. Solche Einheiten sind nicht eingezeichnet, sie sind jedoch dem Fachmann an sich bekannt. Desgleichen sind zur größeren Übersicht die speziellen Schaltungen nicht eingezeichnet, die das Eingeben und Abrufen in den bzw. aus dem Leitungsspeicher MG der Signale und Ergebnisse der von den Integratoren IN und den Zählern CT durchgeführten Operationen und das Abrufen vom Speicher AfG, das vom Speicher MS bewirkt wird, durchführen.

Beim beschriebenen Lesespeicher MS handelt es sich um einen im allgemeinen als »ROM* bezeichneten Festwertspeicher bzw. einen als »PROM* bezeichneten programmierbaren Festwertspeicher.

Hierzu 4 Blatt Zeichnungen

Claims (5)

Patentansprüche: 24 099

1. Verfahren für den Empfang und die Identifizierung von auf drei Signalträgern einlaufenden abgetasteten Signalen in einer elektronischen Fernmelde-, insbesondere Fernsprechvermittlungsanlage, mit zentralisierten logischen Schaltungen, dadurch gekennzeichnet, daß zuerst zur Veimeidung von Störsignalen die emp- j ο fangenen Signale integriert, dann die Länge der empfangenen Signale gemessen und schließlich diese Länge mit vom Verbindungsleitungskode festgelegten Signallängen verglichen werden, wobei diese Vorgänge nach dem an sich bekannten Prinzipien der Zeitteilung durch ein einziges System durchgeführt werden, das in Synchronismus mit der Abtastperiode sämtlichen an die Vcrmittlungsanlage angeschlossenen Verbindungslcitungen zugeordnet wird.

2. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, gekennzeichnet durch eine Gruppe von numerischen Integratoren (//V), die jeweils einem der Signalträgcr (\, β, γ) mit programmierbarer Empfindlichkeit zugeordnet sind; durch eine Gruppe von Zählern (CT), die jeweils einem der Signalträger f \, β, γ) zugeordnet sind und die Zahl der ankommenden Signalerfassungen des gleichen Typs addieren, bei einem Wechsel des Signals auf Null zurückschalten und bei Erreichen ihrer maximalen Kapazität, wenn die Abtastzahl der Signale des gleichen Typs die maximale Kapazität übersteigt, automatisch stehen bleiben: durch einen Leitungsspeicher (MC), der allen Schaltungen des Systems zügehörig ist und sowohl die von den Integratoren (IN) als auch die von den Zählern (CT) erbrachten Resultate sowie die im darauf bezogenen Opcrationszyklus erhaltenen Signale bei jeder Operation speichert und an die Integratoren und die Zähler die gespeicherten Signale und Ergebnisse zur Ermöglichung der sequentiellen Verarbeitung neuer Signale zurückgibt, wobei der Speicher (MG) weiterhin jeder Signalabtastung den Verbindungsleitungskode und die schließliche entsprechende Änderung hinzufügt; und durch einen Komparator (CMP) der Dauer der empfangenen Signale mit durch den Kode und die entsprechende Änderung festgelegten Signaldauern, wobei der Komparator ein Signal abgibt, wenn die empfangene Signaldauer gleich oder länger als jede einzelne Signaldauer ist, die vom Kode festgelegt ist.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß jeder der numerischen Integratoren (W) aus einer sequenzbetriebenen Schaltung mit vielen Zuständen (I, II... X) besteht, deren Zustandsfortschreitnng als Ff)IgP durch das einlaufende erfaßte Signal, durch den im vorhergehenden Zyklus erreichten Zustand und durch das. im vorhergehenden Zyklus empfangene Signal bestimmt wird und die ihr Ausgangssignal entsprechend der Änderung des eingehenden Signals nur dann ändert, wenn sie ;ingangsscitig eine programmierte Anzahl von aufeinandcrfolgenden Abtastungen des geänderten Signals empfangen hat; und daß jeder der numerischen Integratoren (W) mit dem Leitungsspeicher (MG) zusammenarbeitet, indem er von ihm für jede einlaufende Abtastung sowohl den vom Integrator im vorhergehenden Zyklus erreichten Zustand als auch das im Speicher (MG) in diesem vorhergehenden Zyklus gespeicherte abgetastete Signal abnimmt und an den Speicher nach jeder Verarbeitung den neu erreichten Zustand und das zuletzt abgetastete empfangene Signal abgibt.

4. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Zähler (CT) in Kombination bestehen aus einer Summierschaltung (2'), die zur im vorherigen Arbeitszyklus erreichten Summe eine 1 addiert, einer ersten Gruppe von Schaltungen (DO PS), die das automatische Anhalten am maximalen Kapazitätswert der von der Summierschaltung ausgehenden Summe bewirken, wenn die Zahl der Abtastungen des gleichen empfangenen Signals die maximale Kapazität der Summierschaltung übersteigt, und aus einer zweiten Gruppe von Schaltungen (CFR, RS), die die Summierschaltung bei jedem Wechsel des eingehenden Signals auf Null zurückschaltet, wobei die Zähler in den Leitungsspeicher (MG) das letzte empfangene Signal und die letzte Summe einspeichern und im nächsten Zyklus das gespeicherte Signal und die gespeicherte Summe abrufen.

5. Schaltungsanordnung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß ein Lesespeicher (MS) aus drei Abschnitten (MSl, MSl. MSi) besteht, von denen jeder einem Signalträger (η, β, γ) zugeordnet ist und jeder in eine Destimmte Anzahl von Flächen (Zl, Zl... Zn) unterteilt ist, die aus einem ersten und einem zweiten Band (Fl, Fl) zusammengesetzt sind, die fest, jedoch willkürlich von außen veränderbar eine Gruppe von vier Binärzahlen (Nl, Nl, N 3, N 4) speichern, welche für das erste Band (Fl) die vom Kode und den schließlichen Veränderungen festgelegten Impulsdauern und für das zweite Band (F 2) die entsprechenden Pausendauern angeben, und daß der Lesespeichei (MS) auf jedes von den Integratoren ([N) eingehende Signal hin ausgangsseitig die Gruppe vor vier Binärzahlen abgibt, die in eines der Bändei (Fl, Fl) einer der Flächen (Zl. Zl... Zn) eingeschrieben ist, die durch den gesamten Verbindungsleitungskode, die schließliche Änderung unc das kommende Signal adressiert ist.