DE2445594A1 - Verfahren zur herstellung integrierter schaltungen - Google Patents
Verfahren zur herstellung integrierter schaltungenInfo
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Description
Verfahren .zur Herstellung integrierter. Schaltungen.
Die Erfindung betrifft ein Verfahren zur Herstellung von integrierten Schaltungen, insbesondere von integrierten Schaltungen
mit Feldeffekttransistoren mit einer isolierten Steuerelektrode
(Gate) aus aufgewachsenem polykristallinen Siliziume
Die Herstellung von solchen, integrierten Schaltungen ist bekannt
und beispielsweise in "der Druckschrift IT. Paggin, !D. Sein:
Silicon Gate. Technology, ■ Solid-State Electronics, Per garn on Press
(1970) Vol. 13, S. 1125 beschrieben. Zuerst wird beispielsweise
ein p-Typ SiIiziumsubstrat oxidiert, wobei eine verhältnismäßig
dicke Siliziumdioxidschicht auf diesem Substrat entsteht. Ein
typischer Wert -für die Dicke dieser Schicht ist 1 /um. In diese
Qxidschbht werden Löcher für die späteren Source-, Drain- und
Gratebereiche der Transistoren geätzt. Dann wird eine Gate-Oxid-Schicht
aufgebracht, die beispielsweise 120 nmdick ist. Darauf
wird eine polykristalline Siliziuraschicht abgeschieden, die beispielsweise
0,5 bis 0,8 /um dick ist. Mit einem weiteren Atsschritt
wird diese Schicht aus polykristallinem Silizium strukturiert, d.h. es werden die Gateelektroden und eine erste leiterbahnebene
hergestellt. Durch diese strukturierte Schicht aus polykristallinen)
Silizium werden sowohl die Gatebereiohe als auch die
Source- und Drainbereiche der späteren Transistoren bestimmt. Eine
!abgliche ungenaue Justierung der Masken bei den genannten Ätzschritten
beeinträchtigt die spätere Struktur nicht, da die Source- und Drainbereiche bis zu diesem Verfahrensschritt noch nicht eindiffundiert
worden sind, diese Bereiche werden geometrisch erst "
festgelegt, wenn die Gatebereiche hergestellt sind, diese Herstellungstechnik ist unter dem Hamen Selbstjustierendes Gate bekannt
.
VPA 9/710/4156
60981 S/0580
BAD ORIGINAL
«a. 23 ο».
-I-
Die äünne Gateoxidschicht wird nun im Bereich der Source- und
Drainbereiche mittels einer Ätztechnik entfernt. Mittels einer
Diffusionstechnik v/erden nun diese Drain- und Sourcebereiche stark dotiert, so daß sie den entgegengesetzten Leitungstyp
gegenüber dem Substrat besitzen. Jetzt wird eine Schicht aus Siliziumdioxid aufgebracht, beispielsweise durch eine Oxidation von Silan (SiH.) bei ca. 4000C. In diese Schicht, die im
folgenden Zwischenoxid genannt wird, werden nun Fenster eingeätzt, so daß Verbindungen zu den Leiterbahnen-aus polykristallinem
Silizium bzw. zu den Gat eel ektr öden und zu den eindiffundierten
Source- und Drainbereiehen entstehen. Mit einer weiteren Maskentechnik werden nun metallische Leiterbahnen,
beispielsweise aus Aluminium, aufgedampft, so daß die Source-, Drain-und Gatebereiche in der vorgesehenen Weise mit anderen
Schaltungselementen elektrisch verbunden werden.
Man erhält also eine Struktur, deren Querschnitt beispielsweise wie in der Figur 1 dargestellt aussehen kann: In ein
beispielsweise p-dotiertes Siliziumsubstrat 1 sind die Source- und Drainbereiche 2, 3 eindiffundiert. Zwischen diesen Bereichen
und auf dem Substrat liegt die Gateelektrode 4 aus polykristallinem Silizium, die gegenüber dem Substrat durch
den Gateisolator 5 isoliert ist. Auf dieser Struktur liegt
eine Siliziuradioxidschicht, das Zwischenoxid 61, 62, 63, 64, in das im Bereich von Source, Drain und Gate Fenster geätzt
sein können. Auf diesem Zwischenoxid liegen metallische Leiterbahnen
71» 72, 73 j die beispielsweise aus Aluminium aufgedampft
sein können. In der Figur 1 ist die Leiterbahn 71 mit dem Source- bzw. Drainbereich 2 elektrisch verbunden,
die Leiterbahn 73 roit dem Drain- bzw. Sourcebereich 3>
die Leiterbahn 72 mit dem Gate 4. Die auf dem Zwischenoxid liegenden
metallischen Leiterbahnen stellen dabei ein Leitersystem dar, die vom Zwischenoxid abgedeckten Leiterbahnen
aus polykristallinen Silizium, in der Figur das Gate, stellen das andere Leiterbahnsystem dar. Sie werden also vom Zwischenoxid
gegeneinander isoliert.
Eine dünne Schicht an der Oberfläche des Zwischenoxids kann
mit Phosphor dotiert sein, damit läßt sich das Zv/ischenoxid
60981570580
·\ττ>\ Q//fi
passivieren, wie aus .der eingangs erwähnten Druckschrift S.
1129, letzter Absatz, bekannt ist.
Diese Phosphordotierung bringt jedoch Schwierigkeiten, wie eigene Untersuchungen gezeigt haben: Der Kontaktwiderstand
zwischen Leiterbahnen und diffundierten Bereichen, d.h. Source- und Drain, wird verändert. Ebenso wird der Kontaktwiderstand
zwischen metallischer Leiterbahn und Bahnen aus polykristallinem Silizium verändert.·Außerdem wird die Einsatzspannung
der Feldeffekttransistoren verändert. Andererseits weisen die metallischen Leiterbahnen im Bereich der
Fenster im Zwischenoxid sehr leicht Risse oder Bruchstellen
auf, wenn die Phosphordotierung zu gering ist, da sich in diesem Falle sehr scharfe Kanten an den Rändern der Fenster
im Zwischenoxid ergeben.
Aufgabe der Erfindung ist es, diese Schwierigkeiten zu beheben, so daß integrierte Schaltungen mit Feldeffekttransistoren
mit einer isolierten Steuerelektrode (Gate) aus polykristallinem Silizium mit hoher Ausbeute hergestellt werden
können. Diese Aufgabe wird durch ein Verfahren gelöst, wie es im Oberbegriff des Patentanspruches 1 genannt ist, welches
erfindungsgemäß entsprechend dem Kennzeichen dieses Anspruches
ausgebildet ist.
Gemäß der Erfindung wird also das Zwischenoxid in voller Dicke
oder an seiner Oberfläche mit 5 bis 9 Gew.$ Phosphor dotiert*
Dieser Dotierungsbereich weist folgende Vorteile auf: Metallische Leiterbahnen, z.B. Aluminiumleiterbahnen, können
auch über Stufen im Zwischenoxid, die bis zu 2 /um erreichen,
fehlerfrei aufgedampft werden. Damit ergeben sich also an den Fenstern im ZwischaDxid keinerlei Risse in den Leiterbahnen.
In diesem Dotierungsbereich ist der Kontaktwiderstand zwischen
diffundierten Bereichen, d.h. Source und Drain, und den metallischen Leiterbahnen nahezu konstant. Bei einer Dotierung im
Bereich zwischen 5 bis 9 Gew.$ Phosphor erhält man eine besonders
hohe Ausbeute für fehlerfreie Kontaktierungen zwischen dem Leiterbahnsystem aus polykristallinem Silizium und dem
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„ 2 4 A 5 5 9 4
anderen Leiterbahnsystem aus Metall, z.B. Aluminium. Dabei
weisen die Kontaktwiderstände besonders günstige. Werte auf.
Der maximale Wert der Ausbeute wird bei einer Phosphordotierung von ca. 7 Gew.^ erreicht. Für die Einsatzspannung
der Feldeffekttransistoren lassen sich, auch bei einer Dicke des Gateojcids von 120 nra, im Dotierungsbereich von 5 bis 10
Gew.^ Phosphor Werte über 1,1 V erreichen. Die Einaatzspannung wurde aus der Steilheitskurve der Feldeffekttransistoren
bei einer Substratvorspannung yon -5 V ermittelt.
Bei einer höheren Dotierung fällt die Einsatzspannung steil ab, so wurde beispielsweise bei einem Phosphorgehalt von 15
Gevi.fo eine Einsatzspannung zwischen -4 bis -6 V gemessen.
Dieser Verlauf der Einsatzspannung kann dadurch verständlich
werden, daß Phosphor aus dem Zwischenoxid in den Gateisolator diffundiert. Innerhalb des Dotierungsbereiches der
Erfindung wirkt der Phosphor als Getter für störende positive
Ionen, z.B. Fa -Ionen, die eine häufige Verunreinigung darstellen.
Demgemäß steigt die Einsat^spannung mit zunehmender Dotierung langsam an. Wird aber eine kritische Phosphor-Konzentration
überschritten, beginnen Polarisierungseffekte, die die Einsatzspannung stark beeinflussen.
Die Einsatzspannung von Transistoren mit sehr dicken Gateisolatoren,
beispielsweise mit einer Dicke von 1, 2 /Um, bleibt nahezu unbeeinflußt von der Phosphordotierung.
Aufgrund der Erfindung wird erreicht, daß mindestens 93 fo
der hergestellten Halbleiterbausteine (Chips) fehlerfrei sind, und daß die Einsätζspannung von Feldeffekttransistoren
mit dünnen Gateisolatoren über 1,1V liegt.
Durch eine Temperung in Formiergas, d.h. in einem Gemisch aus
Stickstoff und Wasserstoff, wird eine Austemperung von Oberflächenzuständen
erreicht, dabei kann die Einsatzspamiung noch um 0,1 V erhöht werden. Durch eine Teraperung in Wasserstoff
kann die Einsatζspannung um etwa 0,2 bis 0,25 V erhöht
werden.
TOA 9/710/4156 ■ 6098 1 B/0580
Bei einem Ausführungsbeispiel der Erfindung war das Substrat
p-dotiert, beispielsweise mit Bor.
Source und Drain waren n~äotiert beispielsweise mit Phosphor.
Auf einem Chip mit einer Fläche von 4}4 ' 4}1 mm wurden insgesamt
15160 Transistoren untergebracht.
4 Patentansprüche
1 Figur
1 Figur
VPA 9/710/4156
609815/0 5 80
Claims (4)
1. !Verfahren zur Herabellung integrierter Schaltungen, insbesondere
für integrierte Schaltungen mit Feldeffekttransistoren
mit einer isolierten Steuerelektrode (Gate) aus polykristallinen) Silizium, wobei diese Schaltungen ein ei?stes
Leiterbahnsystem aus polykristallinem Silizium und ein
zweites Leiterbahnsystem aus Metall besitzen, wobei diese
Leiterbahnsysteme durch ein Zwischenoxid gegeneinander isoliert werden, dadurch gekennzeichnet , daß das Zwischeno-xid (61, 62, 63, 64) aus Siliziumdioxid hergestellt wird und zumindest an seiner Oberfläche, die dem
zweiten Leiterbahnsystem (71> 72, 73) zugewandt ist, mit
Phosphor im Bereich zwischen 5 bis 10 Gew.$ Phosphor dotiert wird.
Leiterbahnsystem aus polykristallinem Silizium und ein
zweites Leiterbahnsystem aus Metall besitzen, wobei diese
Leiterbahnsysteme durch ein Zwischenoxid gegeneinander isoliert werden, dadurch gekennzeichnet , daß das Zwischeno-xid (61, 62, 63, 64) aus Siliziumdioxid hergestellt wird und zumindest an seiner Oberfläche, die dem
zweiten Leiterbahnsystem (71> 72, 73) zugewandt ist, mit
Phosphor im Bereich zwischen 5 bis 10 Gew.$ Phosphor dotiert wird.
2« Verfahren nach Anspruch 1, dadurch gekennzeich net , daß die Dotierung in einem Bereich zwischen 6 und
9 Gew.$ Phosphor erfolgt.
3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch g e
kennzeichnet , daß die Schaltungen) mit Gateisolatoren (5)j die dicker ala 120 nm sind, hergestellt werden,
kennzeichnet , daß die Schaltungen) mit Gateisolatoren (5)j die dicker ala 120 nm sind, hergestellt werden,
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch g e
kennzeichnet , daß die Schaltungen in Cormiergas oder Wasserstoff mindestens 30 Minuten lang in einem
Temperaturbereich zwischen 40O0G und 5000C getempert werden.
kennzeichnet , daß die Schaltungen in Cormiergas oder Wasserstoff mindestens 30 Minuten lang in einem
Temperaturbereich zwischen 40O0G und 5000C getempert werden.
VPA 9/710/4156 6.09815/0580
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3218309A1 (de) * | 1982-05-14 | 1983-11-17 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von integrierten mos-feldeffekttransistoren mit einer aus metallsiliziden bestehenden zusaetzlichen leiterbahnebene |
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|---|---|---|---|---|
| DE2040180B2 (de) * | 1970-01-22 | 1977-08-25 | Intel Corp, Mountain View, Calif. (V.St.A.) | Verfahren zur verhinderung von mechanischen bruechen einer duennen, die oberflaeche eines halbleiterkoerpers ueberdeckende isolierschichten ueberziehenden elektrisch leitenden schicht |
| US3833919A (en) * | 1972-10-12 | 1974-09-03 | Ncr | Multilevel conductor structure and method |
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- 1974-09-24 DE DE19742445594 patent/DE2445594A1/de active Pending
-
1975
- 1975-08-28 GB GB3546475A patent/GB1514288A/en not_active Expired
- 1975-09-18 IT IT2737375A patent/IT1042658B/it active
- 1975-09-22 FR FR7528930A patent/FR2286504A1/fr active Granted
- 1975-09-25 JP JP11592675A patent/JPS5160175A/ja active Pending
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| DE3218309A1 (de) * | 1982-05-14 | 1983-11-17 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von integrierten mos-feldeffekttransistoren mit einer aus metallsiliziden bestehenden zusaetzlichen leiterbahnebene |
Also Published As
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| JPS5160175A (ja) | 1976-05-25 |
| IT1042658B (it) | 1980-01-30 |
| FR2286504B1 (de) | 1978-04-07 |
| GB1514288A (en) | 1978-06-14 |
| FR2286504A1 (fr) | 1976-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OHW | Rejection |