DE2420064C2 - Schaltungsanordnung zur Fehlererkennung bei digitalen Parallel-Serien-Wandlern - Google Patents

Description

Die vorliegende Erfindung betrifft eine Schaltungsanordnung zur Fehlererkennung bei digitalen Parallel-Serien-Wandlern.

Es gibt verschiedene Möglichkeiten um digitale Parallel-Signale in Seriensignale umzusetzen. In den Fig. la bis c sind verschiedene bekannte Parallel-Serien-Wandier dargestellt.

In Fig. la ist die einfachste Anordnung dargestellt, bei der die Eingangssignale 51, 52, ...Sn eine synchronisierte und isochrone Beziehung zu dem Ausgangssignal 5£/haben und bei der keine Speicheranordnungen vorgesehen sind, in F i g. 1 b ist eine Anordnung dargestellt, bei der die Eingangssignale 51, 52 ... Sn kurzzeitig in η Puffers; sichern gespeichert und dann in Serienform gebracht werden. In diesem Fall haben die Signale 51, 52 ...Sn zueinander eine feste Beziehung in Phase und Frequenz. In Fig. Ic ist die Möglichkeit dargestellt, die Signale 51, 52 ... Sn mit Hilfe eines n-stufigen Schieberegisters in die Serienform zu bringen.

Wenn eines oder mehrere der Eingangssignale einen konstanten Wert gleich der logischen 0 oder 1 haberr, ergeben sich Wellenform wie sie in F i g. 2 dargestellt sind. Ein ähnliches Ergebnis erhält man in den meisten Fällen, wenn ein Fehler in einer mit einem der π Kanäle verbundenen Anordnung auftritt. In jedem der in F i g. I dargestellten Beispiele gibt es für jedes Eingangssignal einen gesonderten Kreis (UND-Schaltungen 1, 2, 3 in Fi g. la; Kippschaltungen 5,6,7 und UND-Schaltungen 8, 9, 10 in Fig. IB; Stufen 12, 13, 14, 15 im Schieberegister in F j g. 1 c).

Bedenkt man, daß die meisten der Fehler derart sind, daß sie konstant eine logische 1 oder 0 am Ausgang des entsprechenden Kreises erzeugen, so ergibt sich als Resultat eines Fehlers in einem Schaltkreis für ein bestimmtes Eingangssignal immer eine bestimmte Position mit dem Wert logisch I oder 0 in dem Ausgangssignal. Die augenfälligste Methode zur Feststellung solcher fehlerhaft arbeitenden Anordnungen besteht darin, daß ein Detektor zur Feststellung von Einschwingsignalen an dem Ausgang des letzten Schaltelementes für jedes der Eingangssignale vorgesehen ist. Diese Methode ist durchführbar, wenn die statistischen Eigenschaften des Eingangssignals bekannt sind. Auf jeden Fall bedeutet aber ein solches Verfahren einen erheblichen Aufwand von Schaltkreisen für jedes Eingangssignal, so daß das System unwirtschaftlich ist, insbesondere wenn die Zahl der Eingangssignale (/?) groß ist.

Bei einem anderen System werden die 1 oder

0-Fo|gen im Ausgangssignal durch digitale Verfahren mit einer Periode festgestellt, die gleich Mn der Bitfrequenz ist. Für ein solches System braucht man komplizierte Kreise, die wiederum sehr teuer sind.

Der Erfindung liegt die Aufgabe zugrunde, eine Anordnung zur Fehlererkennung bei digitalen Parallel-Serien-Wandlern zu schaffen, die mit einfachen Mitteln eine sichere Erkennung ermöglicht

Dies wird erfindungsgemäß dadurch erreicht, daß an den Ausgang des parallel-Serien-Wandlers ein Bandpaßfilter angeschlossen ist, daß dieses Filter einen schmalbandigen Durchlaßbereich mit einer Mittenfrequenz hat, die gleich der Bitfrequenz des Ausgangssignals geteilt durch die Anzahl der Paralleleingänge des Wandlers ist und daß an den Ausgang des Filters eine Schwellwertanordnung angeschlossen ist, die erst beim Überschreiten eines voreingestellten Wertes der Signalleistung des Filters ein Ausgangssignal als Fehlersignal abgibt

Diese Anordnung kann bei allen Anordnungen eingesetzt werden, die Parallel-Serien-Wandler verwenden.

Die Erfindung wird nun anhand eines Ausführungsbeispieles in Verbiadung mit den Fig.3 und 4 näher erläutert Beim Auftreten der obengenannten abnormalen Zustände enthält das Ausgangssignal eine Komponente der Frequenz /O/n, wobei /0 die Bitfrequenz des Signals am Ausgang des Parallel-Serien-Wandlers ist und η die Zahl der Paralleleingänge des Wandlers, beziehungsweise der Pufferspeicher. Eine solche Komponente kann mittels eines Filters festgestellt werden,

J5 das eine entsprechende Mittenfrequenz fO/n und Bandbreite hat, die entsprechend den statistischen Merkmalen des Ausgangssignals des Wandlers festgelegt wird. Am Ausgang des Wandlers 16 (F i g. 3) tritt ein Signal auf, das eine Ziffernfrequen/ /0 hat An diesen Ausgang ist ein Filter 17 angeschlossen, dessen Durchlaßband B um die Frequenz f0/n liegt. Wenn die an das Band ßdes Filters angelegte Signalleistung mit 5 bezeichnet wird und die Leistung der Frequenzkomponente f0/n, die bei einer der oben beschriebenen abnormalen Zustände auftritt, mit A, so erzeugt das Auftreten einer solchen Lage eine Änderung der Signalleistung (in Dezibel) am Ausgang des Filters 17, die durch die nachfolgende Gleichung bestimmt ist:

IQlOg₁₀

BS

(D

Wenn das Durchlaßband des Filters entsprechend dimensioniert ist, kann eine solche Änderung durch eine Schwellwertanordnung 18 festgestellt werden, deren Schwellwert so eingestellt ist, daß sich eine Änderung der Ausgangsgleichspannung der Anordnung ergibt, wenn die durch die Endgleichung (1) gegebene Leistungsänderung auftritt.

In Fig.4 ist die erfindungsgemäße Anordnung ausführlicher in Verbindung mit einem Bitfrequenz· wandler dargestellt. Der Bitfrequenzwandler enthält den Frequenzteiler 19, die Kippschaltungen 20 bis 23, den Frequenzteiler 24, die UND-Schaltungen 25 und 28

hi und die ODER-Schaltung 29, Das Eingangssignal und der entsprechende Schreibtakt mit der Bitfrequenz // werden an die Eingänge der Kippschaltungen 20 bis 24 bzw. an dem Teiler 19 angelegt. Der Teiler erzeugt

ipulse, die das Einschreiben des Eingangssignals in die ippsehaltungen 20 bis 23 steuern. Das Auslesen der ippschaltungen wird über den Teiler 24 gesteuert, an tn der Lesetakt mit der Frequenz /¹O angelegt ist Das 4sgangssignal SU hat also die Bitfrequenz /0, Dieses asgangssignal wird über einen Widerstand 30 an ein lter angelegt, das die Induktivitäten 31 und 35, die apazitäten 32 und 36, dsn Transistor 34 und die iderstände33 und 37 enthält. Im normalen Betriebszuind ist der Pegel des an die Basis des Transistors 38 igelegten Signals nicht ausreichend, um den Transistor in den leitenden Zustand zu schalten. Damit liegt der Kollektor des Transistors 38 auf Erdpotentiel, und dur Transistor 41 ist gesperrt.
Sollte einer der oben beschriebenen abnormalen Zustände des Signals auftreten, so steigt der Pegel des an die Basis des Transistors 38 angelegten Signals, der Transistor schaltet durch, und es fließt ein Strom und lädt den Kondensator 39. Dadurch wird der Transistor 41 gesättigt, und dieser Zustand wird als Alarmsignal ausgewertet

Hierzu 3 Blatt Zeichnungen

Claims (1)

1. Patentanspruch;

   Schaltungsanordnung zur Fehlererkennung bei digitalen Parallel-Serien-Wandlern,dadurch gekennzeichnet, daß an den Ausgang des Parallel-Serien-Wandlers (16, Fig,3) ein Bandpaßfilter (17) angeschlossen ist, daß dieses Filter einen schmalbandigen Durchlaßbereich mit einer Mittenfrequenz hat, die gleich der Bitfrequenz des Ausgangssignals geteilt -durch die Anzahl der Paralleleingänge des Wandlers ist und daß an den Ausgang des Filters eine Schwellwertanordnung (18) angeschlossen ist, die erst beim Überschreiten eines voreingestellten Wertes der Signalleistung des Filters ein Ausgangssignal als Fehlersignal abgibt