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Verfahren und Schaltung zum Erkennen von Frequenzen Die Erfindung
betrifft ein Verfahren und eine Schaltungsanordnung zum Erkennen von diskreten Frequenzen
mittels einer phasenverriegelten Regelsohleife (Phase-Locked-Loop , im folgenden
PLL genannt).
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Der Erfindung lag das Problem zugrunde, ein Verfahren zu entwickeln,
mit dem sich diskrete Frequenzen zuverlässig aus einem Frequenzgemisch erkennen
lassen und ferner eine Schaltung zu entwerfen, mit der das Verfahren erfolgreich
angewendet werden kann.
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Bei der bekannten sogenannten Zählmethode, bei der die Periodendauer
der Frequenzen ausgezählt wird, können Zähler durch Kombination optimal für jedes
gegebene Problem ausgelegt werden, so daß eine schnelle Messung erfolgen kann. Sie
haben die Eigenschaft, leicht digital programmierbar zu sein. Allerdings hat diese
Methode den großen Nachteil, sofort auf Fremdsignale, die dem Eingangssignal überlagert
sind, zu reagieren. Es werden nämlich die Nulldurchgänge von Sinuskurven bei Umwandlung
in Rechteckimpulsfolgen verschoben, wenn überlagerte Frequenzen existieren. Somit
ist keine exakte Auswertung mehr möglich.
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Als weitere Methode zur Frequenzerkennung ist die PLL-Methode bekannt.
Bei ihr werden die Frequenz und auch die Phasenlage
eines regelbaren
Oszillators mit der Frequenz bz. Phasenlage eines Eingangssignals in ein festes,
definiertes Verhältnis gebracht. Folgt die Oszillatorfrequenz der Eingangsfrequenz,
so sagt man, das Eingangssignal ist mit dem Oszillatorsignal "verriegelt" oder die
Schaltung ist "eingerastet".
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Bei der PLL-Methode wird nicht die Dauer einzelner Schwingungsperioden
ausgewertet, es gelangt vielmehr der Grundwellengehalt zur Auswertung, so daß Störspitzen
keine Verfälschungen bewirken.
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Die bekannte PLL-Methode hat den Nachteil, daß bei ihr der spannungsgesteuerte
Oszillator für jeden Bereich mit je einem Regler eingestellt werden muß. Ferner
sind Schwankungen der Oszillatorleerlauffrequenz durch Temperatur- und Spannungsänderungen
nicht zu vermeiden.
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Die geschilderten Nachteile werden erfindungsgemäß dadurch vermieden,
daß zur Lösung des eingangs genannten Problems für eine Spannungsregelung anstelle
eines sonst üblichen spannungsgesteuerten Oszillators ein im Teilverhältnis spannungsgesteuert
variierbarer, von einer Festfrequenz gespeister Frequenzteiler verwendet wird.
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Das erfindungsgemäße Verfahren vermeidet nicht nur die Nachteile bekannter
PLL-Methoden, sondern es bringt darüber hinaus die Vorteile leichter digitaler Programmierbarkeit
und schneller Messung.
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Weiterhin erlaubt das erfindungsgemäße Verfahren in vorteilhafter
Weise, Frequenzen eines Frequenzgemisches auf zwei verschiedenen Wegen zu erkennen,
wobei zur Steuerung des Teilerverhältnisses
eines Frequenzteilers
einmal ein analoges, im anderen Fall ein digitales Signal verwendet wird.
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Es ist hervorzuheben, daß das erfindungsgemäße Verfahren in seiner
Allgemeingültigkeit nicht auf das nachstehend beschriebene Ausführungsbeispiel auf
dem Gebiet des Verkehrsfunks beschränkt ist.
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Mit Hilfe der Zeichnung wird die Erfindung zunächst allgemein und
dann anhand eines Ausführungsbeispieles beschrieben.
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Es zeigen: Fig. 1 ein Blockschaltbild zur-Frequenzerkennung unter
Verwendung von digitalen Steuersignalen, Fig. 2 Schaltung zum Erkennen von diskreten
Frequenzen mittels einer phasenverriegelten Regelsohleife (PLL), Fig. 3 Blockschaltbild
zur Frequenzerkennung unter Verwendung eines analogen Steuersignals.
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Das zu erkennende Eingangssignal E und das Ausgangssignal eines spannungsgesteuerten
Frequenzteilers 101 - bei Bedarf kann es auch ein Frequenzvervielfacher sein - liegen
als Digitalsignale an den Eingängen eines Phasenkomparators 100, der z.B.
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aus einem quivalenzglied bestehen kann.
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Am Eingang des Frequenzteilers 101 liegt eine konstante Signalfrequenz
fF. Durch Multiplikation dieser Frequenz mit einem geeigneten Faktor a verhält man
die Eingangs frequenz fE am Phasenkomparator 100. Zur Verdeutlichung der Erfindung
sei als Beispiel der Fall a = 1 angenommen. In diesem Fall wird der 10
Frequenzteiler
101 so programmiert, daß er die konstante Signalfrequenz fF z.B. durch 9 oder durch
11 teilt, je nachdem, welche Binärinformation er über einen Steuereingang vom Phasenkomparator
100 erhält.
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Wenn die Schaltung verriegelt ist, wird der Frequenzteiler 101 gleich
häufig die Binärinformationen 0 und 1 erhalten, und er wird im Mittel durch 10 teilen.
Erhält er nicht gleich häufig die Binärinformationen 0 und 1, teilt er nicht mehr
im Mittel durch 10, jedoch wird er sehr schnell zum verriegelten Zustand mit einem
mittleren Teilverhältnis von 1:10 hingezogen, wie im folgenden Anwendungsbeispiel
dargelegt wird.
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Es ist zu betonen, daß der allgemeine Erfindtgsgedanke, wie er im
Kennzeichen des Anspruchs 1 offenbart wird, nicht auf das folgende Anwendungsbeispiel
beschränkt ist.
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Bei diesem Ausführungsbeispiel handelt es sich um ein Verfahren und
eine Schaltung zur Bereichskennung auf dem Gebiet des Verkehrsfunks. Es besteht
die Aufgabe, zu erkennen, ob verschiedene Bereichsfrequenzen, die in einem bestimmten
Teilerverhältnis zu einer Sendefrequenz von 57 kHz stehen, in einem Frequenzgemisch
enthalten sind.
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Die Sendefrequenz von 57 kHz wird über einen Schmitt-Trigger 4 einem
Vier-Bit-Frequenzteiler 1 zugeführt, der so programmiert ist, daß er die Sendefrequenz
durch 15 oder durch 11 teilt, je nachdem, welches Potential an einem Steuereingang
B liegt. Trägt der Steuereingang B ein binäres Signal 1, teilt der Frequenzteiler
durch 13, beim Steuersignal B = 0 teilt er durch 11.
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Die so gewonnene Frequenz gelangt vom Ausgang des Vier-Bit-Frequenzteilers
1 an den Eingang eines Sechs -Bit -Frequenzteilers 2, der in Verbindung mit einer
voreinstellbaren Logikschaltung so aufgebaut ist, daß er die ankommende Frequenz
je nach Bereichseinstellung durch 50, 42, 34, 50, 26 oder 22 teilt. Die Bereichseinstellung
geschieht mit Hilfe eines Drehwählers 14, dessen Kontakte in bestimmter Weise mit
den Eingängen von vier verschiedenen NAi-Gattern 15 verbunden sind, über deren Ausgänge
die vier Steuereingänge G, H, I, J des Sechs-Bit-Frequenzteilers 2 angesteuert werden.
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Die Ausgangsfrequenz am Sechs-Bit-Frequenzteiler 2 wird einem Zwei-Bit-Frequenzteiler
5 zugeführt, der sie durch vier teilt.
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Das am Ausgang L liegende Signal wird an den einen Eingang eines Antivalenzgliedes
6 gelegt.
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Das Bereichskennsignal BK, von dem ermittelt werden soll, ob es eine
bestimmte Bereichskennfrequenz enthält, wird über einen Schmitt-Trigger 5 dem zweiten
Eingang M des Antivalenzgliedes 6 zugeführt.
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Über den Ausgang des Antivalenzgliedes 6 wird der Steuereingang B
des Vier-Bit-Frequenzteilers 1 angesteuert.
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Sind die Momentanwerte der beiden Signale an den Eingängen des Antivalenzgliedes
6 gleich, erhält der 4-Bit-Frequenzteiler 1 über den Steuereingang B die Information
B = 0, und er ist so programmiert, daß er in diesem Fall die Sendefrequenz von 57
kHz durch 11 teilt. Sind die Momentanwerte der beiden Signale nicht gleich, erhält
der Vier-Bit-Frequenzteiler 1 die Information B = 1, und er teilt dann die Sendefrequenz
durch 15.
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Wenn der Vier-Bit-Frequenzteiler 1 im zeitlichen Mittel durch 12 teilt,
d.h. an B ein Tastverhältnis 1:1 herrscht, dann steht an L die gewählte Bereichskennfrequenz
in symmetrischer Rechteckform.
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In den nachfolgenden Betrachtungen soll die Funktionsweise des Verfahrens
näher erläutert werden. Dazu werden folgende Bezeichnungen eingeführt: sei eine
am Eingang M liegende Frequenz, fL sei eine am Ausgang L liegende Frequenz, fl und
f2 seien die beiden Grenzfrequenzen am Ausgang L,die durch die Teilerverhältnisse
des Vier-Bit-Frequenzteilers 1 bestimmt sind, und es gelte fl # fL#f2 MitCH2werde
die Phasendifferenz zwischen zwei Flanken gleicher Richtung der Signale an M und
L bezeichnet, wobei als Bezugsperiode die der tieferen Frequenz im Bereich - W bis
+ # genommen werde..
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Wenn die beiden Frequenzen an M und L nahezu gleich groß sind, dann
entsteht am Steuereingang B ein Signal mit der doppelten Frequenz und einem Tastverhältnis|#|zu
# -|#| . Dieses Tastverhältnis hat am Ausgang L eine Frequenz
zur Folge.
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Die Phasendifferenz 9 ändert sich während einer Periode der Schwebungsfrequenz
£M - fL um den Winkel 27E, und es gilt in guter Näherung
d#/dt =2
#(fM - f2) - 2 (f1 - f2) |#| Diese Differentialgleichunghat die Lösung:
Unter den Bedingungen f # fM > zum f2und = 1 |#| strebt der Ausdruck für # für
große Zeiten t gegen den Grenzwert
da der Exponentialtern der obigen Lösung gegen null konvergiert.
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Stellt man die Grenzfrequenzcn fi und f2 so ein, daß die Frequenz
deren arithmetisches Mittel ist,
dann ergibt sich für die Phasendifferenz 9 der Wert # = 2 Es sind noch die möglichen
Fälle zu betrachten, bei denen die Frequenz fM außerhalb des Bereichs liegt, der
durch die Grenzfrequenzen f1 und f2 gebildet wird, d.h. die Fälle fM < f2 f2
und fi zum Wenn gilt fM ( f2, dann strebt 9 nicht gegen den konstanten Term
weil letzterer negativ ist und somit Y =-(lgilt, wodurch der Exponentialterm für
große Zeiten t nicht gegen null konsvergiert.
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Wenn gilt fl < fM, dann ist der konstante Term
und # nimmt wieder einen negativen Wert an, was wiederum ein Konvergieren des Exponentialterms
gegen null verhindert.
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Es ist also zusammenfassend festzustellen, daß die PLL-Schaltung nur
dann einrasten kann, wenn der Exponentialterm in der obigen Differentialgleichung
für große Zeiten t gegen null konvergiert. Dies ist nur dann der Fall, wenn gilt
# = |#| und f2.
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fl Rom Wenn die Frequenzen t und fL nicht in der gleichen Größenordnung
liegen, ist am Steuereingang B das Tastverhältnis über eine fI-Periode gemittelt
nahezu 1:1. Man erhält dann
und eine Nachsteuerung und ein Einrasten der PLL-Schaltung kann nicht stattfinden.
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Wenn die PLL-Schaltung eingerastet ist, dann wird zur weiteren Auswertung
eine Information benötigt, daß dieser Zustand erreicht ist.
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Der Sechs-Bit-Frequenzteiler 2 ist als l/n-Teiler geschaltet und
kann, wie oben beschrieben, auf die für den Verkehrsfunk erforderlichen Teilerverhältnisse
eingestellt erden.
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Der Zwei-Bit-Frequenzteiler 3 ist ein Dualzähler mit den Ausgängen
K und L. Am Ausgang K steht eine Rechteckfolge (Tastverhältnis
1:1)
mit einer doppelt so großen Frequenz wie am Ausgang L. Jede Flanke der Rechteckfolge
an L fällt mit einer Flanke der Rechteckfolge an K zusammen.
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Die Rechteckfolgen an den Ausgängen K und L werden an die beiden Eingänge
eines Antivalenzgliedes 7 gelegt, und man erhält an dessen Ausgang eine Rechteckfolge
mit der gleichen Frequenz wie an L, jedoch gegenüber letzterer um 90° phasenverschoben.
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Wenn die PLL-Schaltung eingerastet ist, hat die am Eingang M liegende
Frequenz gegenüber der Reohteckfolge am Ausgang des Antivalenzgliedes 7 in diesem
Ausführungsbeispiel eine Phasendifferenz von 180°.
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Diese beiden Signale werden auf die Eingänge des Antivalenzgliedes
8 gelegt, und man erhält am Ausgang den Dauerzustand 1.
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Der Ausgang des Antivalenzgliedes 8 ist mit einem Integrierglied aus
einem Widerstand 9 und einem Kondensator 10 verbunden.
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An dem Kondensator 10 steht bei eingerasteter PLL-Schaltung das gleiche
Signal wie am Ausgang des Antivalenzgliedes 8.
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Bei nicht eingerasteter PLL-Schaltung sind die Frequenzen an M und
L, und somit an den Eingängen des Antivalenzgliedes 8, unterschiedlich, und es gelten
die gleichen Überlegungen wie oben an dem Antivalenzglied 6. Am Kondensator 10 stellt
sich die Hälfte des Spannungswertes ein, der dem logischen Zustand entspricht.
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Wie schon angedeutet, läßt das erfindungsgemäße Verfahren auch eine
Ansteuerung mit Analogsignalen zu. Dies werde an dem Blockschaltbild der Fig. 3
erläutert.
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Das zu erkennende Eingangssignal E und das Ausgangssignal eines spannungsgesteuerten
Frequenzteilers 101 liegen an den Eingängen eines Phasenkomparators 100. Das Ausgangssignal
des Phasenkomparators gelangt in üblicher Weise auf einen Tiefpaß 102, an dessen
Ausgang als analoges Signal eine Gleichspannung steht, deren Wert eine Funktion
der Phasendifferenz der beiden Eingangssignale des Phasenkomparators 100 ist. Die
Höhe dieser Gleichspannung beeinflußt die Impulsdauer eines Monoflops 10). Das Setzen
des Monoflops 105 wird durch ein Signal von dem Ausgang eines spannungsgesteuerten
Frequenzteilers 101 bewirkt. Damit ist die Impulsfrequenz gleich der Frequenz am
soeben beschriebenen Ausgang. Uber den Ausgang des Monoflops 103 wird während einer
Impulsdauer der Zahlvorgang blockiert, so daß die Ausgangsfrequenz außer von der
Eingangsfrequenz noch von dem obigen Signal abhängt.