DE2408126A1

DE2408126A1 - Schnellcodiersystem

Info

Publication number: DE2408126A1
Application number: DE19742408126
Authority: DE
Inventors: Yukihiko Minejima; Haruo Tsuda; Masahiro Yamashita
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1973-02-22
Filing date: 1974-02-20
Publication date: 1974-09-12
Also published as: JPS5738051B2; DE2408126B2; US4068229A; CA1008968A; DE2408126C3; JPS49111571A; GB1459525A

Description

PATENTANWALT¹:
DR. CLAUS REINLÄNDER DIPL.-!NG. KLAUS BERNHARDT

D-8 München 60 ■ Orthstraße 12 · Telefon (089) 832024/5

Telex 5212744 · Telegramme Interpatent O / η Ο Λ O C

β/193

Fujitsu Limited

BO.1015, Kamikodanaka liakahara-ku, -Kawasaki Japan

Schnellcodiersystem

Priorität: 22. Februar 1973 Japan 48-21645

Zusammenfassung

Sine Schnellcodierung kann ausgeführt werden, indem ein erster und ein zweiter Codierer vorgesehen werden, wobei die speziellen, von einem Abtast- und Haltekreis zugeführten Eingangsbits zuerst in dem ersten Codierer als eine erste Phasencodierung und dann nochmals in dem zweiten Codierer als eine zweite Phasencodierung codiert werden. Der erste Codierer ist so aufgebaut, daß die Codierergebnisse die Erzeugung einer Anfangsbezugsspannung des ersten Bits zur Codierung in dem zweiten Codierer regeln, um die Annahme zu machen, daß die notwendige Bitzahl des ersten Codierers bereits in dem zweiten Codierer codiert war. Darüber hinaus wird sichergestellt, daß die Codierfehler in dem ersten Codierer innerhalb des überlappten Codierbereiches durch die Codierung der Codierbits des ersten Codierers innerhalb des Codierbereichs des zweiten Codierers, der mit dem des ersten Codierers überlappt ist, korrigiert werden können.

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Die Erfindung betrifft eine Ausbildung eines Systems eines Codierers, um ein analoges Signal in ein digitales Signal umzusetzen, insbesondere eines Codierers, der für eine Schnellcodierung geeignet ist.

Es ist bereite ein Codierer als ein System für eine Schnellcodierung, das später im einzelnen beschrieben wird, vorgeschlagen worden, wobei der Codierer in zwei Codiereinrichtungen aufgeteilt ist, die über einen analogen Speicherkreis (Abtast- und Haltekreis) miteinander verbunden sind. Dieser Codierer soll eine etwa doppelte Codiergeschwindigkeit im Vergleich mit einem einzelnen Codierer nur durch Hinzufügen eines analogen Speicherkreises und einiger anderer Kreise haben.

In diesem Falle ist die Gesamtzahl der zu codierenden Bits die Summe der Zahlen der Bits der geteilten jeweiligen Codiereinrichtungen. Um Codiercharakteristiken zu erhalten, die für einen Codierer mit allen zu codierenden Bits ausreichend sind, ist es notwendig, die Genauigkeit der geteilten jeweiligen Codiereinrichtungen bis zu der Genauigkeit zu bringen, die von den ganzen Bits erhalten werden soll, während es erforderlich ist, daß auch der analoge Speicherkreis strenge Charakteristiken hat, wodurch der wesentliche Nachteil erhalten wird, daß die Realisierung dieses Codierers schwierig wird.

Die Aufgabe der Erfindung besteht darin, den vorstehend erwähnten Fachteil des herkömmlichen Systems zu vermeiden, und der Grundaufbau nach der Erfindung besteht in einem Schnellcodiersystem, das eine erste Codiereinrichtung und eine zweite Codiereinrichtung aufweist und welches das von dem Abtast- und Haltekreis zugeführte Eingangssignal in der ersten Codiereinrichtung während der ersten Codierstufe und dann in der zweiten Codiereinrichtung während der zweiten Codierstufe codiert, wobei gemäß der Erfindung ein Rückkopplungscodierer wenigstens als zweite Codiereinrichtung vorgesehen ist,der so ausgebildet ist, daß er ι

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die Bits von dem signifikantesten Bit bis zu dem m-ten Bit in der ersten Codiereinrichtung und die Bits von dem

m'-ten Bits bis zu dem am wenigsten signifikanten Bit codiert, wobei m> m' in der zweiten Codiereinrichtung gilt, und der das in der zweiten Codiereinrichtung vorgesehene. Decodiernetzwerk .am Ende der ersten Codierstufe betätigt, um den Decodierausgang als Codierergebnisse der ersten Codiereinrichtung zu erhalten und gleichzeitig den Decodierausgang zur Bezugsspannung für das erste Bit der codierten Bits zu machen, die der zweiten Codiereinrichtung zugeteilt sind.

Die Erfindung wird nachfolgend beispielhaft anhand der Zeichnung beschrieben, in der sind

Fig. 1 ein Blockschaltbild einer Ausführungsform eines herkömmlichen Codiersystems,

Pig. 2 ein Zeitdiagramm der Operation des Codiersystems nach Pig. 1,

Pig. 3 ein Blockschaltbild einer Ausführungsform, der Erfindung und

Pig. 4 und 5 ein Operationszeitdiagramm und ein Diagramm zum Erläutern der Ausführungsform der Pig. 3.

Pig. 1 ist ein Blockschaltbild eines Codierers, der bereits als System eines Sehnellcodierers vorgeschlagen worden ist. 11 ist ein Eingangsanschluß für ein analoges Signal, 12 ist ein Abtast- und Haltekreis, 14 und 22 sind Komparatoren, 15 und 23 sind PCM-Signalausgangsanschlüsse, 16 und 24 sind logische Speicherkreise zum Ausführen der logischen Operation der jeweiligen PCM-Ausgänge und zum Speichern der Ergebnisse, 17 und 25 sind Decodierernetzwerke, 13 und 21 sind Abtast- und Haltesignaleingangsanschlüsse. Diese Teile bilden jeweils Codiereinrichtungen 29 und 30.

Diese Codiereinrichtungen 29 und 30 bilden nämlich jeweils aufeinanderfolgende Yergleichs-Rückkopplungscodierer, die nachfolgend einfach mit Rückkopplungscodierer bezeichnet

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werden. 18 ist der Ausgangsänschluß des Decodierernetzwerkes der Codiereinrichtung 29, 19 ist ein Abtast- und Haltesignalausgangsanschluß des Abtast- und Haltekreises 12, 20 ist ein analoger Speicherkreis, 26 ist ein Speicherkreis zum zeitweiligen Speichern des PCM-Ausgangssignals der Codiereinrichtung 29, 27 ist ein Signalumsetzer, um die PCM-Ausgangssignale der Codiereinrichtungen 29 und 30 zu koppeln und als ein Reihen-PCM-Ausgangssignal abzugeben, und 28 ist ein Reihen-PCM-Signalausgangsanschluß. Der Aufbau nach Mg. 1 bildet als Ganzes einen Codierer.

Fig. 2 ist ein Beispiel eines Zeitdiagramms, wenn eine Codierung von 4 Bits bei dem oben erläuterten System als Ganzes ausgeführt wird, wobei jeweils 2 Bits in der jeweiligen Codiereinrichtung codiert werden.

Die Wirkungsweise des Codierers des oben erwähnten Systems wird nachfolgend unter Bezugnahme auf die Fig. 1 und 2 beschrieben.

Bei der Codierung von 4 Bits sind Anordnungen getroffen, um jeweils 2 Bits den jeweiligen Codiereinrichtungen 29 und 30 in Fig. 1 zuzuteilen und die codierten PCM-Ausgangssignale in Reihen-4-Bits durch den Signalumsetzer umzusetzen.

In Fig. 2 zeigt (A) die Wellenform des Abtast- und Haltesignaleingangsanschlusses 13, (B) die Wellenform an dem entsprechenden Anschluß 21, (C) die Wellenform an dem PCM-Signalausgangsanschluß 15, (D) die Wellenform an dem entsprechenden Anschluß 23 und (E) die Wellenform an dem Reihen-PCM-Signalausgangsanschluß 28.

Das analoge Eingangssignal wird in dem Abtast- und Haltekreis 12 während der Abtastzeit ts1 abgetastet und gehalten, wie in Fig. 2(A) gezeigt ist, und 2 Bits von A1 und A2, wie in Fig. 2(C) gezeigt ist, werden in dem Netzwerk 14,

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16, 17 mit der Rückkopplungsschleife von 2 Bits in der Codiereinrichtung 29 während der Codierzeit TC1 codiert.

Der Halte-Abtast-T'iert und der Ausgang des Decodierernetzwerkes 17 werden nach der Codierzeit TC1 jeweils dem Abtast- und Haltesignalausgangsanschluß 19 und dem Decodierernetzwerkausgangsanschluß 18 für die Subtraktion in dem analogen Speicherkreis 20 zugeführt. Das Ergebnis dieser Subtraktion wird die Restspannung des Codierprozesses nach der Codierung von 2 Bits und wird in dem analogen Speicherkreis 20 des weiteren während der nächsten Abtastzeit ts2 abgetastet und gehalten, wie in Pig. 2(B) gezeigt ist. Das abgetastete und gehaltene Codier-Rest-Analog-Signal wird der Codiereinrichtung zugeführt und die verbleibenden 2 Bits von A3 und A4 werden, wie in Pig. 2(D) gezeigt ist, in der zweiten Codiereinrichtung während der nächsten Codierzeit TC2 codiert.

Gleichzeitig werden zu dieser Zeit die ersten beiden Bits von B1 und B2 zu dem nächsten analogen Eingangssignal in der ersten Codiereinrichtung 29 codiert, wie in Pig. 2(C) gezeigt ist. Das PCM-Ausgangssignal der Codiereinrichtung wird in dem Speicherkreis 26 bis zur nächsten Teilcodierperiode gespeichert. Wenn das PCM-Ausgangssignal der Codiereinrichtung 30 abgeglichen ist, werden die codierten Ausgänge, die für die beiden Teilcodierperioden (A1, A2, A3j A4) erhalten werden, zu einem Reihen-PCM-Signal mit insgesamt 4 Bits in einer Abtastperiode in dem Signalumsetzer 27» wie in Pig. 2(E) gezeigt ist, gemacht, äas zu dem Ausgangsanschluß 28
ausgesandt wird.

Die Codiercharakteristiken (Signal-zu-Quantisierungsrauschen-Charakteristiken) dieses Systems, das, wie oben erwähnt, bereits vorgeschlagen wurde, erfordern eine Genauigkeit zum Codieren von mehr als 4 Bits als

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Codiergenauigkeit der Codiereinrichtung 29 für 2 geteilte Bits, wenn versucht wird, die Genauigkeit von 4 Bits bei der Codierung von 4 Bits zu erhalten, auch wenn das System in zwei Codiereinrichtungen aufgeteilt ist, denen jeweils 2 Bits zugeteilt sind. Dies bedeutet, daß, da die ah dem analogen Speicherkreis 20 hinzugefügten Restspannung der Codierung bis zu dem endgültigen 4-ten Bit (Minimalschritt) in der Codiereinrichtung 30 zugeteilt ist, es erforderlich ist, daß die Genauigkeit der Restspannung hoch genug ist, um bis zu dem endgültigen 4-ten Bit zu codieren, was erfordert, daß der Ausgang des Decodiernetzwerkes der Codiereinrichtung 29 eine Genauigkeit zum Codieren von mehr als 4 Bits und einen Fehler der Genauigkeit von mehr als dem endgültigen Schritt hinsichtlich eines unbegrenzten Bereiches des !Comparators aufweist, wobei die Genauigkeit des Decodiernetzwerkes usw. in der Codiereinrichtung 29.zu einer Verschlechterung der Charakteristiken führt.

In gleicher Weise muß der analoge Speicherkreis Charakteristiken aufweisen, um die Genauigkeit des endgültigen Schrittes in der gleichen Weise wie bei der Codiereinrichtung zu erhalten. Die Verschlechterung der Charakteristik aufgrund der Codierfehler der Codiereinrichtung 29, die Änderung des Gewinns und die Temperatur- und leistungsdrift des analogen Speicherkreises erscheinen als Codierfehler bei der Bitkopplung der geteilten jeweiligen Codiereinrichtungen (zwischen zweitem und drittem Bit in dem Beispiel der Fig. 1 und 2). Um die Codiergenauigkeit des Codierers als Ganzes zu erhalten, ist es demgemäß notwendig, daß die jeweiligen Charakteristiken der Kreise auf weniger als die Genauigkeit des endgültigen Bits herabgedrückt werden, was erlaubt, daß ein Codierer mit hoher Genauigkeit nur mit 'sehr strengen Charakteristiknormen ausgeführt werden kann, die bei allen jeweiligen Kreisen des Codierers angewendet werden.

Im Gegensatz dazu ermöglicht die Erfindung, die den Vorteil der beinahe doppelten Codiergeschwindigkeit wie im Falle

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des oben erwähnten Codiersystems im Vergleich, mit einem einzelnen Codierer beibehält, daß die Codierfehler korrigiert werden, indem der Codieraufbau des oben erwähnten Codiersystems etwas geändert wird, und ermöglicht die

Realisierung von Codiercharakteristiken mit hoher Genauigkeit, auch wenn die Eorm für die Codierfehler der Codiereinrichtung 29, für die Änderung des Gewinns und für die Temperatur- und leistungsdrift des analogen Speicherkreises 20 innerhalb des Korrekturbereiches der Codierfehler verringert wird.

Das"in der ersten Codiereinrichtung 29 nach Pig. 1 erhaltene PCM-Ausgangssignal wird so angeordnet, daß der Anfangscodierzustand der zweiten Codiereinrichtung 30 eingestellt wird, und der Codierbereich des endgültigen Bits der Codiereinrichtung 29 wird so angeordnet, daß er den Codierbereich der Codiereinrichtung 30 überlappt, wodurch es möglich wird, die Codierfehler in dem überlappten Codierbereich in der Codiereinrichtung 30 zu korrigieren, wobei die Anordnungen die erforderliche Genauigkeit der Codiereinrichtung 29 und des analogen Speicherkreises in großem Umfang verringern und eine hohe Genauigkeit für den Codierer als Ganzes relativ leicht ergeben.

Fig. 3 zeigt die Ausbildung der bevorzugten Ausführungsform der Erfindung. 31 ist ein Eingangsanschluß für ein analoges Signal, 32 ist ein Abtast- und Haltekreis, der z.B. aus einem Diodenschalter und einem Haltekondensator besteht, 33 und 39 sind jeweils ein Abtast- und Haltesignaleingangsanschluß der Codiereinrichtungen 49 und 50 und 35 und 42 sind PCM-Signalausgangsanschlüsse. Die Codiereinrichtungen 49 und 50 bestehen jeweils aus Komparatoren 34 und 40, logischen Speicherkreisen 36 und 43, um die logische Operation der PCM-Ausgänge auszuführen und die Ergebnisse zu speichern, und Decodiernetzwerken 37 und Die Codiereinrichtungen 49 und 50 sind über den analogen Speicherkreis 38 aus einem Abtast- und Haltekreis und über

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-S-

die parallelen PCM-Signalausgänge 41 verbunden. In diesem Schaltbild sind die beiden Codiereinrichtungen 49 und als Rückkopplungscodierer dargestellt, jedoch ist es ausreichend, wenn wenigstens die Codiereinrichtung 50 ein Rückkopplungscodierer ist,

In I"ig. 3(B) sind des weiteren 45 ein Speicherkreis zum zeitweiligen Speichern des PCM-Signalausgangs der Codiereinrichtung 49, 46 ein Kopplungskreis zum Zoppein der PCM-Ausgangssignale der Codiereinrichtungen 49 und 50, 47 ein Signalumsetzer zum Abgeben des gekoppelten PCM-Ausgangs signals als ein Reihen-PCM-Signal und 48 ein Reihen-PCM-Signalausgangsanschluß. Diese Teile bilden als Ganzes einen Codierer. In diesem Schaltbild sind beide Teilcodierer 49 und 50 als Rückkopplungscodierer dargestellt, jedoch ist es auch ausreichend, wenn wenigstens die Codiereinrichtung 50 ein Rückkopplungscodierer ist.

Pig. 4 ist ein Zeitdiagramm dieser Ausführungsform, das einen Fall zeigt, bei dem mit der Gesamtzahl der Codierbits von 4 wie in dem Falle der Ausführungsform in Pig. die Zuteilung von 2 Bits und 3 Bits zu den jeweiligen Codiereinrichtungen ausgeführt wird, jedoch ist die Erfindung darauf nicht beschränkt.

Die codierten Bits, die der Codiereinrichtung 49 zugeteilt sind, können nämlich allgemein als Bits von dem signifikantesten Bit bis zu dem m-ten Bit genommen werden und die der Codiereinrichtung 50 zugeteilten Bits können als Bits von dem m'-ten Bit bis zu dem am wenigsten signifikanten Bit genommen werden, wobei m> m¹ gilt. Pig. 5 zeigt die Fehlerkorrektur bei dea Codierprozeß des Codierers der Ausführungsform in Fig. 3.

Nachfolgend wird die Arbeitsweise des Codierers der Ausführungsform nach der Erfindung unter Bezugnahme auf die Fig. 3, 4 und 5 beschrieben.

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Beim Codieren von 4 Bits ermöglicht die Zuteilung von jeweils 2 Bits und 3 Bits zu den Codiereinrichtungen und 50 in Fig. 3 und die Kopplung der codierten PCM-Ausgangssignale an den Koppelkreis 46, um ein 4-Bit-Signal zu erzeugen, die Korrektur von Fehlern und dann wird das Signal in ein 4-Bit-Reihen-PCM-Signal in dem Signalumsetzer 47 umgesetzt

t.

In Pig. 4 zeigen (F) die Wellenform an dem Abtast- und Haltesignaleingangsanschluß 33, (G-) die Wellenform an dem entsprechenden Anschluß 39, (H) die Ausgangswellenform des Decodierernetzwerkes 44 der Codiereinrichtung 50, (I) die Wellenform an dem PCM-Signalausgangsanschluß 35, (J) die Wellenform an dem entsprechenden Anschluß 42 und (K) die Wellenform an dem Reihen-PCM-Signalausgangsanschluß 48.

Das analoge Eingangssignal wird durch ein Zeitgebersignal OCIK während der Abtastzeiten ts3, ts3* undts3" an dem Abtast- und Haltekreis 32 abgetastet und während der Zeiten TC3> TC3¹ und TC3" gehalten, wie in Fig. 4(F) gezeigt ist.Dann wird das Signal über den Eingangsanschluß an den Eingang des Differentialverstärkers 341 des Komparators 34 angelegt. Die Bezugsspannung von dem Decodiernetzwerk 37 wird an den anderen Eingang des Differentialverstärkers 341 angelegt. Der Ausgang des Differentialverstärkers 341 wird deshalb in der Polarität umgekehrt, je nachdem ob der Abtast- und Halteeingang größer als die Bezugsspannung ist oder nicht. Der Ausgang des Differentialverstärkers 341 wird der Triggereingang des Flip-Flop-Kreises 342. Bei der Synchronisierung auf den Zeittakt BCIK wird deshalb der Flip-Flop-Kreis 342 auf "1" oder "0ⁿ entsprechend der Polarität des Ausgangs des Differentialverstärkers 341 eingestellt. Der Ausgang des Flip-Flop-Kreises 342 wird an den Eingang des Speicherkreises 45 in Fig. 3(B) über den Ausgangsanschluß 35 als erster Bitcodierausgang und auch an den Eingang des logischen

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Speicherkreises 36 gegeben. Der logische Speicherkreis besteht aus Flip-Flop-Xreisen 361 und 362. Dies ist der Fall, bei dem eine Codierung von 2 Bits der ersten Codiereinrichtung zugeteilt wird und bei dem im allgemeinen die Zahl der Elip-Flop-Kreise des Speicherkreises.36 der Zahl der zugeteilten Bits entspricht. An die Flip-ZLop-Kreise 361 und 362 wird die Einstellzeitgabe jeweils durch die Takte D1 und D2 in Reihe gegeben. Wenn deshalb dort der Codierausgang des ersten Bits von dem Anschluß konrat, wird demgemäß der Flip-Elop-Kreis 361 auf "1" oder "0" eingestellt. Das Decodiernetzwerk 37 besteht aus einem Widerstandsnetzwerk 373, wobei eine konstante Spannung Ys über Schaltkreise 371 und 372 zugeführt wird, die eingestellt sind, um eine Sehaltsteuerung entsprechend d.en Zuständen der ZLip-ZLop-Kreise 361 und 362 des logischen Kreises 36 auszuführen. Demgemäß wird einer der vier Arten der Spannung entsprechend den Schaltzuständen der Schaltkreise 371 und 372 als Ausgangs spannring des Widerstandsnetzwerkes 373 ausgewählt, welche die Bezugsspannung für die Codierung des nächsten Bits wird, das an den Eingang des Differentialverstärkers 341 des Konrparators 34 angelegt werden soll. Wenn dann das zweite Bit in der Codiereinrichtung 49 codiert wird, wird der 3?lip-ϊΊορ-Kreis 362 entsprechend dem Codierausgang eingestellt und gleichzeitig wird der Codierausgang entsprechend den 2 3its von al und a2 in dem Schieberegister 45 der Pig. 3(3) während der Zeit TC3 gespeichert, wie in Fig. 4(1) gezeigt ist. Wie vorstehend erwähnt wurde, erfordert die Erfindung nicht, daß die Codiereinrichtung 49 ein Rückkoppliingscodierer ist, und diese kann als allgemeiner Codierer betrachtet werden, um die Codierung von 2 Bits a1a2, b1b2, o1c2 .... jeweils während der Zeiten TC3, 5C3' und TC3" ... auszuführen.

In der Zwischenzeit wird der gehaltene Abtastwert des Abtast- und Haltekreises 32 auch dem analogen Speicherkreis 38,so 'trie er ist, zugeführt und wird am Ende der

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Codierung der Codiereinrichtung 49 für die Codierung in der Codiereinrichtung 50 durch ein Ze it gäbe signal JDCLK.1 in dera analogen Speicherkreis 38 für die Abtastzeiten tsA, ts4^f, ts4" ... abgetastet und während der jeweiligen Codierperioden TC4, TC4', TC4" ... gehalten.

G-leichzeitig werden z.B. während der Periode TC3 die PCK-Signalausgänge der codierten 2 Bits der Codiereinrichtung als parallele PCM-Signalaus'gänge von deia logischen Speicherkreis 36 über leitungen 41 an den Eingang der Codiereinrichtung 50 abgegeben, um die Plip-Flop-Kreise 431 und 432 des logischen Speicherkreises 43 der Codiereinrichtung 50 durch die Zeitgabe des Taktes DCIK1 vor dera Start des Codierens in der Codiereinrichtung 50 (am Ende des Codierens der Codiereinrichtung 49) einzustellen.

Das Decodiernetzwerk 44 hat Schaltkreise 441 und 442 zusätzlich zu den jeweiligen Elementen der Schaltkreise 443 und 444 und ein Widerstandsnetzwerk 445 entsprechend 'den Teilen des Decodiernetzwerkes 37 der Codiereinrichtung 49 und führt dieselben Operationen wie das Decodiernete— werk 37 aus. Bei dieser Ausführungsform sind die Zahl der Flip-Plop-Kreise des logischen -Netzwerks 43 und die Zahl der Schaltkreise des Decodiernetzwerkes jeweils 4, ' da die Gesamtzahl der zu codierenden Bits 4 ist, aber die Erfindung ist darauf nicht beschränkt. Wie oben erwähnt wurde, wird bei der Erfindung am Ende des Codierens der Codiereinrichtung 49, da in diesem Falle 2 Bits für die Codierung in der Codiereinrichtung 49 zugeteilt sind, eine der 4 Bezugsspannungen von dem Decodiernetzwerk entsprechend den Codierergebnissen eingestellt, wie dies in Pig. 4(H) gezeigt ist.

An die Eingänge des Differentialverstärkers 401 des Komparators 40 der .Codiereinrichtung 50 werden demgemäß das Signal von. dem analogen Speicherkreis 38, der das Abtast- und Halteeingangssignal der Codiereinrichtung 49, so wie es ist, hält, wie in Pig. 4(G-) gezeigt ist, und das Signal

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des Decodiernetzwerkes 44 angelegt, das, wie in Fig. 4(H) gezeigt ist, das PCM-Ausgangssignal, das in der Codiereinrichtung 49 codiert wurde, codiert und als Bezugsspannung des ersten Bits der Codiereinrichtung 50 am Ende der Codierung in der Codiereinrichtung 49 einstellt, wenn zwei Bits bereits in der Codiereinrichtung 50 codiert worden sind. Wie in Fig. 4(G-) gezeigt ist, führt das Ausgangssignal des analogen Speicherkreises 38, das zu den Abtastzeiten ts4, ts4^f, ts4" ... abgetastet und gehalten wird, die Codierung von 3 Bits von z.B. a2, a3 und a4 während der Periode TC4 aus, wie in IPig. 4(J) gezeigt ist, und zwar in den netzwerken 40, 43 und 44 der Codiereinrichtung 50 mit der Rückkopplungsschleife von 2 Bits zuzüglich eines Überflußbits zur später zu beschreibenden Fehlerkorrektur in demselben Vorgang, wie es für die Codiereinrichtung 49 für die jeweiligen Codierperioden von TC4, TC4¹, TC4" ... beschrieben wurde. G-leichzeitig wird zu dieser Zeit die Codierung des nächsten analogen Eingangssignals für die ersten 2 Bits b1 und b2, wie in Fig.4(I) gezeigt ist, in der ersten Codiereinrichtung 49 ausgeführt. Der 3-Bit-Codierausgang von der zweiten Codiereinrichtung wird an den Eingang des Schieberegisters 46 in Fig. 3(B) angelegt.

Unter Bezugnahme auf Fig. 5 auf der Grundlage der Fig. 3(3) wird nachfolgend die Wirkung der Erfindung beschrieben, daß nämlich die Codierfehler der Codiereinrichtung 49 und die Codierfehler aufgrund einer Änderung in dem analogen Speicherkreis 38 korrigiert werden können, indem die Ausgänge der Codiereinrichtungen 49 und 50 gekoppelt werden.

In Fig. 3 (B) sind 45 und 46 Schieberegister, die aus Flip-Flop-Kreisen bestehen, um jeweils die Reihencodierausgänge von den Codiereinrichtungen 49 und 50 in parallele codierte Signale umzusetzen.

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47 ist eine Ausführungsform des Kopplungskreises, um den Ausgang des signifikantesten Bits und das zweite Bit von dem Schieberegister 45 mit dem Ausgang von dem ersten Bit, das in das am wenigsten signifikante Bit von dem Schieberegister 46 codiert wird, zu koppeln. Diese Ausführungsfortn kann als ein Addierkreis einfach mit Addier funkt ion betrachtet werden, der aus Inverterkreisen 471, 472, 473 und 474, ODER-T orkre is en 475, 476, 477 und 478, JTOR-Torkreisen 479 und 480, EXKIUSIV-ODER-Torkreisen 481 und 482, einem UND-Torkreis 483 und Flip-Flop-Kreisen FF1, FF2, FF3 und FF4 besteht.

48 ist auch ein Schieberegister, das aus Flip-Flop-Kreisen besteht, um den gekoppelten Parallelcodierausgang in einen Reihencodierausgang umzusetzen. Ein codierter 4-Bit-Ausgang wird von dem Anschluß T3 erhalten.

Wie in Pig. 5 unterW gezeigt ist, wird, wenn die Bezugsspannungen in der Codiereinrichtung 49 so angesehen werden, daß sie als R1, R2 und R3 zu dem Abtast- und Halteeingangssignal gegeben werden, das Abtast- und Haltesignal, das durch die ausgezogene Linie von V1 gezeigt ist und dem Eingang der Codiereinrichtung 49 zugeführt wird, zu 0, 0 codiert. Deshalb werden die Flip-Flops 431 und 432 der Codiereinrichtung 50 jeweils auf 0, 0 eingestellt und die Bezugsspannungen von 0, 0 werden durch das Decodiernetzwerk 44 eingestellt, wie dies bei X in Fig. 5 gezeigt ist. Bei dem herkömmlichen Codiersystem wird der Codierbereich durch die zweite Codiereinrichtung 50 der Bereich, der bei A in Fig. 5 gezeigt ist, während bei der Ausführungsform der vorliegenden Erfindung durch die Überlappung des endgültigen -Bits der ersten Codiereinrichtung 49 mit dem ' erstenBit der zweiten Codiereinrichtung 50 der Codierbereich den überlappten Abschnitt mit der ersten Codiereinrichtung 49 aufweist, wie bei B gezeigt ist.

In der Codiereinrichtung 50 ergibt deshalb die Codierung 1, 0, 1 mit den Bezugsspannungen R5 und R6, die des weiteren in dem Codierbereich der Fig.5 bei Y(a) angegeben sind,

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wobei von der Anfangsbezugsspannung R4 der Pig. 5 unter Σ

1 O ? 1 ausgegangen wird. An den Anschlüssen u2 , u2 , L2 , L2

und L2 des Kopplungskreises 47 der Fig. 3(B) tritt demgemäß die logik von O, 0, 1, 0, 1 auf und mit der Addition von 00 und 101 werden die Flip-Flop-Kreise bis IT4 auf 0101 eingestellt.

Unter Bezugnahme auf die Fälle der Fehlerverursaehung können zuallererst Fehler auftreten, wenn sich in der Codiereinrichtung 49 das Abtast- und Halteeingangssignal des mit einer ausgezogenen Linie bezeichneten Pegels von Y1 im Zustand von DS des unbegrenzten Bereiches des Komparators 34 oder in dem Zustand von DY bei Mehtübereinst iramung des dynamischen Bereichs der zweiten"Codiereinrichtung 50 befindet.

Die 'Codierung von V1 in diesem Bereich in der ersten Codiereinrichtung 49 zu 0, 1 stellt die Bezugsspannung auf 0, 1 ein, wie in Fig. 5 bei X gezeigt ist. Die Codierung in der zweiten Codiereinrichtung 50 führt zu 0, 0, 1 in dem Codierbereich B¹ der Fig. 5 bei Y(b), wobei von der Anfangsbezugsspannung R7 mit den weiteren Bezugsspannungen R8 und R9 gestartet wird, die an dem Ausgang des Decodiernetzwerkes 44 abgegeben werden, wodurch das PCH-Ausgangssignal 0, 1, 0, 1 erzeugt wird, indem die Summe des Ausgangssignals der ersten Codiereinrichtung 49 und des Ausgangssignals der zweiten Codiereinrichtung 50 an'dem Kopplungskreis 46 abgenommen wird, wie dies in Fig. 5 bei Z gezeigt ist, was bedeutet, daß Fehler aufgrund des unbegrenzten Bereiches des Komparators 34 oder der Ifichtübereinstimmung des dynamischen Bereiches der zweiten Codiereinrichtung 50 usw. korrigiert worden sind.

Auch wenn der Codierausgang 0, 0 für das Eingangssignal erzeugt wird, das z.B. in dem Codierbereich A nicht vorhanden ist, wird nämlich beim Codierprozeß des zweiten Bits der ersten Codiereinrichtung 49, wie in Fig. 5 bei ¥ gezeigt ist, die Codierung des zweiten Bits wiederum in dem

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Codlerbereich. B durch das erste Bit der zweiten Codiereinrichtung 50 ausgeführt, was den Ausgang des Kopplungskreises 46 unvermeidbar zu einem Signal macht, das bezüglich der Fehler korrigiert ist.

Als eine zweite Fehlerursache wird der Einfluß durch die Temperatur-und die Leistungsdrift DF und die Gewinnänderung G-T in dem analogen Speicherkreis 38 angesehen. Wenn das Abtast- und Halteeingangssignal T1 der ersten Codiereinrichtung 49 zugeführt wird, wird es zu 0, 0 codiert, wie'in Fig. 5 bei Vf gezeigt ist, falls die oben erwähnte erste Fehlerursache in der ersten Codiereinrichtung nicht vorhanden ist.

V1 wird als mit gestrichelter Linie dargestellter Pegel Y1' als Abtast- und Halteeingangssignal der zweiten Codiereinrichtung 50 zugeführt, die durch die Temperatur- und die Leistungsdrift DF und die G-ewinnänderung G-Y in dem analogen Speicherkreis beeinflußtwird. Wie in Fig. 5 bei X gezeigt ist, wird die Bezugsspannung 0, 0 in dem Decodiernetzwerk 44 der zweiten Codiereinrichtung 50 eingestellt und das Codierergebnis ist 1, 1, 0 in Fig. 5 bei Y(a), wobei der Codierbereich bei der Anfangsbezugsspannung R4 von X mit äen weiteren gegebenen Bezugs spannungen B.5 und R1O beginnt wodurch das PCM-Ausgangssignal 0, 1, 1, 0 erzeugt wird, das die Summe des Ausgangssignals S1, S2 der ersten Codiereinrichtung und des Ausgangesignals S2', S3» S4 der zweiten Codiereinrichtung ist, wie in Fig. bei Z gezeigt ist. Dies ist dieselbe Codierung wie bei der Zuführung des Abtast- und Halteeingangssignals Y1' zu der ersten Codiereinrichtung 49 vom Beginn an. Da die in dem analogen Speicherkreis 38 verursachte Änderung im stetigen Betrieb konstant ist, korrigiert die Berücksichtigung der Änderung die Änderung äquivalent.

Wenn die Summe der binären codierten Ausgangesignale der ersten und der zweiten Codiereinrichtungen 49 und 50 an dem Kopplungskreis 47 abgenommen wird, wie in Fig. 5

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gezeigt ist, kann der Ausgang mit der Spannung der zweiten Codiereinrichtung 50 als Bezug erhalten werden.

Wenn die Codierung in der ersten Codiereinrichtung 49 zu 1, 1 wird und wenn der erste Code der zweiten Codiereinrichtung 50 1 ist, werden die Codes S1, S2, S3 und S4-dieselben wie das Ausgangssignal, wenn die Codierung der ersten Codiereinrichtung 0, 0 wird, wie in Fig. 5 bei Z gezeigt ist. Demgemäß wird eine Fehlerkorrektur möglich, indem eine Anordnung getroffen wird, um den Kopplungskreis 47 zu betätigen, um die Ausgangssignale 1, 1, 1, 1 nur in diesem Falle zu haben.

Das UND-Tor 483 in dem Kopplungskreis 47 führt diese Funktion aus und die Ausgangslogik des UND-Tors 483 ist so ausgebildet, daß sie 1 aufweist, wenn die Anschlüsse u2 und u2 beide logisch "1" sind, d.h. wenn der codierte Ausgang S1, S2 der Codiereinrichtung 49 1, 1 ist, wodurch alle Flip-Flop-Kreise FF1 bis FF4 auf "1" über ODER- Torkreise 476 bis 478 eingestellt werden.

Wie oben erwähnt wurde, wird das PCM-Ausgangssignal der Codiereinrichtung 49 in dem Schieberegister 45 bis zu der nächsten Codierperiode gespeichert und wird durch den Kopplungskreis 47 gelesen,.wenn das PCM-Ausgangssignal der Codiereinrichtung 50 in dem Schieberegister 46 abgeglichen ist, um die Codierfehler zu korrigieren, die in der Codiereinrichtung 49 und dem analogen Speicherkreis verursacht werden, außer in dem überlappten Codierbereich. Die PCM-. Ausgangssignale, die über die beiden Teilabtastperioden erhalten werden, werden in ein paralleles PCM-Signal mit insgesamt 4 Bits und einer Abtastperiode umgesetzt. Des weiteren wird das Signal von dem Ausgangsanschluß Ts als Reihen-PCM-Ausgangssignal al, a2, a3 und a4, wie in Fig. 4 bei (K) gezeigt ist, bei der Signalumsetzung durch das Schieberegister 48 abgegeben.

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Wie im einzelnen beschrieben wurde, zeigt Pig. 1 einen Codierer, bei dem mit dem Decodiernetzwerk, das durch das codierte Ergebnis der Codiereinrichtung 29 als eine Teilung eines Codierers betätigt wird, um den analogen Ausgang entsprechend den codierten Bits der Codiereinrichtung 29 abzugeben, der analoge Speicherkreis die Differenz zu dem Abtast- und Haltesignal ergibt, das der Codiereinrichtung 29 zugeführt wird, um das Rest-Abtast- und Haltesignal in der nächsten Codiereinrichtung 30 zu codieren, während bei dem Codierer nach der Erfindung, der als Ausführungsform in Pig. 3 gezeigt ist, das Decodiernetzwerk 44, das durch das codierte Ergebnis der Codiereinrichtung 49 betätigt werden soll, die vor den analogen Speicherkreis geschaltet ist, in der Codiereinrichtung 50 angeordnet ist, die hinter den analogen Speicherkreis geschaltet ist, um den analogen Speicherkreis einfach zum Abtasten und Halten des Eingangssignals zur Verfügung zu haben, wobei die Zuführung zu dem Eingang des Komparators der Codiereinrichtung 50 so ausgeführt wird, daß der Ausgang des Decodiernetzwerkes auf der Basis des codierten Ergebnisses der Codiereinrichtung verglichen wird, wodurch dieselbe Wirkung wie die Differenz erhalten wird, die durch den analogen Speicherkreis des Codierers der Pig. 1 abgenommen wird.

Dies vermeidet die Subtraktionsoperation in dem analogen Speicherkreis. Der Decodierausgang wird so angeordnet, daß er durch die Genauigkeit des Decodiernetzwerkes der Codiereinrichtung 50 bestimmt wird. Der Codierbereich in der Codiereinrichtung 50 ist derart angeordnet, daß er überlappt ist, um die Korrektur der Codefehler in dem überlappten Codierbereich durch den Kopplungskreis 47 zu ermöglichen.

Deshalb können die strengen Charakteristiken, die in der Codiereinrichtung 29 und dem analogen Speicherkreis 20 des Codierers der Pig. 1 erforderlich sind, verringert

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ORIGINAL INSFECTED

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werden, wobei der Yerringerungsbereich der Charakteristiken entsprechend dem überlappten Bereich des Codierbereichs der Codiereinrichtung 50, die jeweiligen Charakteristiken der Codierfehler der Codiereinrichtung 49, die Codierfehler aufgrund der Mchtübereinstimmung der dynamischen Bereiche der Codiereinrichtungen 49 und 50, die Temperatur- und Leistungsdrift und die Gewinnänderung des analogen Speicherkreises verringert werden, indem im Vergleich mit dem Codierer der 3?ig. 1 einige Kreise zusätzlich vorgesehen werden.

Die Charakteristiken des Codierers als Ganzes hängen von den Codiercharakteristiken der Codiereinrichtung 50 in dem Bereich mit einer Fehlerkorrekturmöglichkeit in der Codiereinrichtung 50 ab und der Anstieg der Genauigkeit der Codiereinrichtung 50 ergibt eine .relativ einfache Realisierung einer hohen Geschwindigkeit und einer hohen Genauigkeit des Codierers als Ganzes.

Obwohl ein Rückkopplungscodierer für die erste Codiereinrichtung verwendet wird, die vor den analogen Speicherkreis bei der Ausführungsform der Erfindung geschaltet ist, kann jede Art einer Codiereinrichtung als erste Codiereinrichtung verwendet werden.

Bei der vorstehenden Ausführungsform ist die Codierung mit 4 Bits als Beispiel zur Beschreibung der überläppten Codierung des zweiten Bits in den Codeeinrichtungen 49 und 50 beschrieben. Dies ist ein Fall von m = m^f = 2 bei der vorstehenden allgemeinen Betrachtung, jedoch ist selbstverständlich die Erfindung nicht auf die Ausführungsform mit 4 Bits beschränkt.

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Claims

Patentanspruch

Schnellcodiersystem mit einer ersten Codiereinrichtung und einer zweiten Codiereinrichtung, die das Eingangssignal codiert, das von dem Abtast- und Haltekreis in der ersten Codiereinrichtung während der ersten Codierstufe und dann in der zweiten Codiereinrichtung während der zweiten Codierstufe zugeführt wird, dadurch gekennzeichnet, daß ein Rückkopplungscodierer in wenigstens der zweiten Codiereinrichtung vorgesehen ist, der so susgebildet ist, daß er die Bits von dem signifikantesten Bit bis zum m-ten Bit in der ersten Codiereinrichtung und die Bits von dem m'-ten bis zu dem am wenigsten Signifikaten Bit in der zweiten Codiereinrichtung codiert, wobei w > tn^f gilt, und daß das De codiernetz werk, das in der zweiten Codiereinrichtung vorgesehen ist, am Ende der ersten Codierstufe arbeitet, um den Decodierausgang als Codierergebnisse der ersten Codiereinrichtung zu erhalten und gleichzeitig diesen De codier ausgang zv. einer Bezugsspannung für das erste Bit der codierten Bits zu machen, die der zweiten Codiereinrichtung zugeteilt sind.

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