DE2325259A1

DE2325259A1 - Schaltung zur driftkompensation einer rueckgekoppelten sequentiellen codierschaltung

Info

Publication number: DE2325259A1
Application number: DE2325259A
Authority: DE
Inventors: Haruo Kaneko; Yoshio Katagiri; Tomonori Okada
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1972-05-18
Filing date: 1973-05-18
Publication date: 1973-12-06
Also published as: GB1432998A; FR2185000B1; JPS4916363A; FR2185000A1; SE378492B; US3816825A; CA983172A; NL7306952A

Description

Schaltung zur Driftkompensation einer rückgekoppelten sequentiellen Codierschaltung

Die ERfindung betrifft eine Schaltung zur Driftkompensation einer rückgekoppelten sequentiellen Codierschaltung, in der ein analoges Signal in ein pulsecodemoduliertes Signal unter Verwendung eines Codes mit η Bits pro Wort (n ist eine· positive ganze Zahl) codiert wird.

Es sind eine Reihe von Codiersystemen, die nach dem Prinzip der Pulscode-Modulation (PCM) arbeiten, bekannt; es gibt Parallel-, Serien- oder-Kaskadencodierer sowie Kombinationen dieser Systeme. Infolge der Entwicklung von Hochgeschwindigkeits-Codierern, die in der Lage sind, Breitbandsignale zu verarbeiten und der rapiden Entwicklung elektronischer Komponenten mit Hochgeschwindigkeitsverhalten kann man nun auch relativ leicht äußerst schnelle und empfindliche Vergleicher, herstellen. Daher widmet man nun auch den rückgekoppelten sequentiellen Codierern wieder mehr Aufmerksamkeit.

Eines der bisher vorgeschlagenen sequentiellen rückgekoppelten Codiersysteme . ist das Doppelabtastsystem (siehe Kuroyanagi/

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Yuki, "Investigation of Sequential Feedback Type Segment Encoders and Consideration for? the Encoding Systems" , erschienen in: Kenkyu Jitsuyooka Hookoku (Research and Development for Practical Use), Bd. 18, Nr. 6, S. 1399 bis 1415 (1969)). Bei diesem System werden anstelle der Codierung von η Bits innerhalb einer Abtast- und Halteperiode mit Hilfe eines einzigen Abtast- und Haltekreises nunmehr verschiedene Signalverarbeitungsschritte vorgenommen. Das am Eingang zur Verfügung stehende analoge Signal wird zunächst von einem ersten Abtast- und Haltekreis abgetastet und eine (erste) bestimmte Zeitspanne lang gespeichert; es wird dann eine Gruppe von Bits, die durch die höh erwert igen Bits gebildet wird μηα zu der η'.. Bits gehören (n'.< n) von einem ersten Coder während der ersten Abtast- und Halteperiode codiert; dann wird die Differenz zwischen dem Signal am Ausgang eines - örtlichen Decoders im ersten Coder und dem Signal am Ausgang des ersten Abtast- und Haltekreises ermittelt und ihrerseits wiederum in einem zweiten Abtast- und Haltekreis abgetastet und ferner eine (zweite ) bestimmte Zeit lang gespeichert. Dann wird eine Gruppe von niedrigerwertigen Bits, zu der n'„ Bits gehören (n'„ = η - η'.) in einem zweiten Coder codiert. Schließlich werden die Signale an dem Ausgang des ersten und des zweiten Coders derart miteinander kombiniert, daß man als Ausgangssignal das aus η Bits bestehende codierte Signal erhält.

Bei diesen Codierern ist die Zeit des Codierens, die einem abgetasteten Signal, das codiert werden soll, zugeordnet werden kann, im Vergleich mit· derjenigen bei herkömmlichen sequentiellen Rückkopplungseodierern fast doppelt so groß. Daher sind die Anforderungen an Hochgeschwindigkeits-Ansprechverhalten der Vergleicher und ähnlicher verwendeter Baueinheiten weniger schwerwiegend und man erhält selbst dann erheblich höhere Codiergenauigkeiten s $ wenn man·Codierschaltungeri verwendet, die mit denjenigen identisch sind, wie sie in anderen Systemen verwendet werden. Da jedoch beim Doppel-Abtastsystem zwei Codierschaltungen getrennt vorgesehen sind, hat es den Nachteil, daß dann

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wenn der maximale und der, minimale Pegel des residuellen analogen Signals in der ersten Codierschaltung sich gegenüber dem. maximalen bzw. minimalen Pegel des Analogbereiches am Eingang der zweiten Codierschaltung infolge einer unterschiedlichen Drift in beiden Codierschaltungen verschiebt, deutlich markierte Stufenfehler auftreten, die den Verschiebungen der Pegel entsprechen. Dadurch wird die Signal/Rausch-Charakteristik des Systems erheblich beeinträchtigt. .

Aufgabe vorliegender Erfindung ist es, diese Nachteile zu vermeiden und eine Schaltung zur Driftkompensation einer rückgekoppelten sequentiellen Codierschaltung zu schaffen.

Erfindungsgemäß wird das dadurch gelöst, daß das 1. bis η ·-te Bit Cn^ ist eine poiitive ganze Zahl kleiner als n) des n-Bit-Codes durch Codierung in einer ersten Codierschaltung getjonnen werden, die einen ersten Abtast- und Haltekr'eis ,der das analoge Signal abtastet und speichert, einen ersten Vergleicher, der das abgetastete analoge Signal mit einem ersten analogen Bezugssignal vergleicht und .an seinem Ausgang das 1. bis n.-te Bit des codierten Signals abgibt, sowie einen ersten örtlichen Decoder, der das 1. bis n.-te Bit decodiert und daraus das erste analoge Bezugssignal ableitet, aufweist, und daß ferner das (n. - η + l)-te bis n-te Bit des n-BitrCodes (n, ist eine positive ganze Zahl keiner n^) durch Codierung in einer zweiten Codierschaltung gewonnen werden, die eine Subtraktionsschaltung, die die Differenz zwischen dem abgetasteten analogen Signal und dem ersten analogen Bezugssignal bildet und ein analoges Differenzsignal abgibt, einen zweiten Abtast- und Haltekreis, der das analoge Differenzsignal abtastet und. speichert, einen zweiten Vergleicher, der das abgetastete Differenzsignal mit einem zweiten analogen Bezugssignal vergleicht und an seinem Ausgang das Cn^ - n, + 1) bis n-te Bit des codierten Signals abgibt, sowie einen zweiten örtlichen Decoder, der das Cn₁ -- n_ + l)-te

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bis n-te Bit decodiert unddaraus das zweite analoge Bezugssignal ableitet, aufweist, und daß die Ausgangssignale der ersten Codierschaltung und der zweiten Codierschaltung in einem logischen Netzwerk zu einem zeitseriellen Pulscode-Modulations-Signal verknüpft werden unddaß ferner eine Überwachungsschaltung vorgesehen ist, die feststellt, ob eine Koinzidenz der von der ersten Cbdierschaltung abgegebenen Cn₁ - n~ + l)-ten bis η,-ten Bits und der von der zweiten Codierschaltung abgegebenen (η. - n„ + l)-ten bis n.-ten Bits vorliegt und ein die Koinzidenz bzw. Nichtkoinzidenz anzeigendes Signal an eine Driftkompensationsschaltung abgibt, die in Abhängigkeit vom Ausgangssignal der Überwachungsschaltung ein Driftkompensationssignal erzeugt, das zur Kompensation der Drift zwischen der ersten Codierschaltung und der zweiten Codierschaltung zu dem Differenzsignal hinzuaddiert wird.

Ein Ausführungsbeispiel der Erfindung wird im folgenden unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Es stellen dar:

Fig. 1 ein Blockschaltbild eines Ausführungsbeispiels;

Fig.' 2 und 3 schematische Darstellungen der Driftzustände des Ausführungsbeispiels;

Fig. 4 ein Blockschaltbild einzelner Baueinheiten des Ausführungsbeispiels ; - "

Fig. 5 ein Schaltbild einer im Ausführungsbeispiel nach Fig. 1 verwendeten Subtraktionsschaltung;

Fig. 6 ein Schaltbild eines im Ausführungsbeispiel nach Fig. verwendeten örtlichen Decoders.

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Wie aus Fig. 1 zu ersehen, gelangt das an der Eingangsklemme eingehende analoge Signal von einer an die Eingangsklemme 17 eines ersten Abtast- und Haltekreises 5, der Bestandteil der ersten Codierschaltung 3 ist. Das an dessen Ausgangsklemme abgegebene Signal gelangt dann an die Eingangsklemme 19 eines ersten Vergleichers 6 und gleichzeitig an die Eingangsklemme '25 einerSubiTaktionsschaltung 8 3 die Bestandteil einer zweiten Codierschaltung 4 ist. Das von der Ausgangsklemme 2 3 eines ersten örtlichen Decoders 7 abgegebene Signal gelangt an die Eingangsklemme 20 des ersten Vergieichers 6 und gleichzeitig an die Eingangsklemme 26 der Subtraktionsschaltung 8. Die Codierung

Gruppe von Bits, zu der das 1. bis n.-te Bit gehört, erfolgt in einem an sich bekannten sequentiellen Rückkopplungscoder, dessen Bestandteile der erste Vergleicher 6 und der erste örtliche Decoder .7 sind. Solche Coder sind in der US-Patentschrift 3 419 819, insbesondere in deren Fig.!ausführlich beschrieben, so daß im vorliegenden Zusammenhang auf weitere Erläuterungen dazu verzichtet werden kann. Der erwähnte Abtast- und Haltekreis kann nach Fig. 2 dieser US-Patentschrift realisiert v/erden; er is* aus einem Vierdiodengatter (RC ^RC₇) und einer Darlingtonschaltung (Q₁, Q₂) aufgebaut.

Das codierte Ausgangssignal an der Ausgangsklemme -21 des Vergieichers gelangt an die Eingangsklemme 22 qes ersten örtlichen Decoders' 7 und gleichzeitig an die Eingangsklemme 47'eines logischen Netzwerkes 16.

Von der Ausgangsklemme 24 des örtlichen Decoders 7 gelangen die niedrigerwertigen (weniger signifikanten) n„ Bits in der Gruppe der höherwertigen Bits (1. bis n<. -tes Bit), also das (n^ - Ti₃- + l)-te bis n^-te Bit) an die Eingangsklemme 37 der Überwachungsschaltung 13, die in noch zu beschreibender Weise zur Überwachung dieser n,, Bits dient und daher im folgenderr als n_-Bit-Überwachungsschaltung bezeichnet wird.

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Die Subtraktionsschaltung 8 gibt an ihrer Ausgangsklemme 2 8 ein Differenzsignal ab, das gleich der Differenz des Signals am Ausgang des ersten Abtast- und Haltekreises 5 und des (decodierten) Signals am Ausgang des ersten örtlichen Decoders 7 ist. Dieses Differenzsignal gelangt an die Eingangsklemme 29 eines zweiten Abtast-' und Haltekreises 9. Dort wird das Differenzsignal durch Abtastimpulse abgeta .stet, die zum Differenzsignal am Ausgang der Subtraktionsschaltung 8 in entsprechender Phasenbeziehung stehen. Das Signa'l am Ausgang des .zweiten Abtast- und Haltekreises 9 gelangt von der Ausgangsklemme 30 an die Eingangsklemme 31 eines zweiten Vergleichers 10 und gleichzeitig an die Eingangsklemme .4 2 eines Pegeldetektors 14. An die Eingangsklemme 3 2 des zweiten Vergleichers 10 gelangt das (decodierte) Signal von der Ausgangsklemme 3 5' des zweiten örtlichen Decoders 11. Die Codierung der Bits, die zur Gruppe der niedrigerwertigen Bits, die von dem (n^ - n„ + l)-ten bis. zum η-ten Bit gebildet wird, gehören, erfolgt im zweiten Vergleicher 10 und im zweiten örtlichen Decoder 11 mit Hilfe des bekannten sequentiellen Rückkopplungscodierverfahrens. Der zweite Vergleicher 10 und der zweite örtliche Decoder 11 bilden einen zweiten Coder für diese Gruppe · Der codierte Ausgang des zweiten Vergleichers 10 gelangt von dessen Ausgangsklemme 3 3 an die Eingangsklemme 3 4 des zweiten örtlichen Decoders 11 und gleichzeitig an die Eingangs klemme 48 des logischen Netzwerkes 16. Die n„ höherwertigen (signifikanteren)Bits der zweiten Gruppe von niedrigerwertigen (weniger signifikanten) Bits, also die Bits (η. - η« + D bis η. aus der Gruppe, die durch das (n. - n_ +1) bis n-te-Bit gebildet wird, gelangen als Ausgang des Decoders 11 von .dessen Ausgangsklemme 36 an die Eingangsklemme 38 der n~-Bit-Überwachungsschaltung ~13. Die n_ Bits enthaltenden Signale an den durch die Ausgangsklemmen 24· bzw. 36 der örtlichen Decoder 7 bzw. 11 gebildeten Ausgängen der ersten bzw. zweiten'Codierschaltung 3 bzw. 4, die der n₃~Bit-Überwachungsschaltung 13 über· deren

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Eingangsklemmen 37 bzw. 3 8 zugeführt werden, werden-wie folgt gewonnen. Die n~ Bits sind in Speichern, z.B. in D-Flip-Flops, die Bestandteil der örtlichen Decoder 7 bzw. 11 sind, gespeichert. Die Ausgänge der Speicher werden durch entsprechende Abtastimpulse abgetastet, die von einem Steuerimpulsgenerator erzeugt werden, der ebenfalls jeweils Bestandteil der örtlichen Decoder 7" bzw.." 11 ist. Die n₃" Bit-überwachungsschaltung 13 dient dazu, eine Koinzidenz oder Nicht-Koinzidenz der n- .Bits zu überwachen,d ie in der Gruppe der höherwertigen Bits (1. bis n-tes Bit) die niedrigerwertigen und in der Gruppe der niedrigerwertigen Bits((n. - n„ + l)-tes bis n-tes Bit) die höherwertigen Bits sind. Sie wird z.B. in Form einfacher "EXKLUSIV-ODER^tl-Verknüpfungsglieder realisiert. ER-gibt sich zwischen der ersten Codierschaltung 3 und der zweiten Codierschaltung M- keine Drift, d.h. funktionieren beide Codierschaltungen normal, dann gibt die n„-Bit-Überwachungsschaltung 13 kein Ausgangssignal ab. Besteht dagegen zwischen beiden Codierschaltungen eine Drift, dann gibt sie - im Gegensatz zu der soeben erwähnten Situation - ein Ausgangssignal mit je nach Zustand der Drift positiver oder negativer Polarität ab.

Dieses Überwachungssignal gelangt von der Ausgangsklemme 3 9 an die Eingangsklemme HO einer Schaltung 12 zur Erzeugung eines Driftkompensationssignals. Der Pegeldetektor 14 hat die Funktion, die Abweichung des Ausgangs des zweiten Abtast-, und Hallekreises 9 von dem Bereich, in dem der durch den Vergleicher 10 und dem zweiten örtlichen Decoder 11 gebildete zweite Coder codiert (encoding range), festzustellen. Der Pegeldetektor gibt kein Ausgangssignal ab, wenn der AiEg ang des Abt as t- und Haltekreises 9 noch innerhalb dieses Codierbereiches liegt; er gibt hingegen ein Ausgangssignal mit positiver (oder negativer) Polarität ab, wenn eine Abweichung in Richtung positiven

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(oder negativen) Pegels vorliegt. Das Ausgangssignal des Pegeldetektors 14 gelangt von dessen Ausgangsklemme 4 3 an die Eingangsklemme 44 der Schaltung 12 zur Erzeugung des Driftkompensationssignales. Diese Schaltung 12 gibt von ihrer Ausgangsklemme das Driftkömpensationssignal an die Eingangsklemme 27 der Subtraktionsschaltung 8 ab; sie erzeugt das Driftkömpensationssignal unter Verwendung der von der n.-Bit-Überwachungsschaltung 13 und dem Pegeldetektor 14 abgegebenen Signale. Eine Zeitsteuerschaltung 15 gibt nach einer bestimmten Zeitspanne von ihr.er Ausgangsklemme ein Verriegelungssignal an die Eingangsklemme 41 des Pegeldetektors 14 ab; die Zeitspanne x^ird vom Anschalten der Energieversorgung des Systems an gemessen und leg%ⁿcßn Pegeldetektor 14 fest. Die codierten Signale am Ausgang der ersten Codierschaltung 3, die das 1. bis n., -te Bit darstellen und die Signale am Ausgang der zweiten Codierschaltung 4, die das Cn₁ - n~ + D-te bis n-te Bit darstellen, werden in dem logischen Netzwerk 16 einer geeigneten logischen Verknüpfung einschließlich eines Transfers der Geschwindigkeit unterzogen. Man erhält so an der Ausgangsklemme 49 des logischen Netzwerkes 16 und damit an der·Ausgangsklemme 2 das normale Ausgangssignal, in dem das 1. bis n-te Bit kombiniert sind.

Bei dem beschriebenen Ausführungsbeispiel kann man, wenn die Drift in der Subtraktionsschaltung vernachlässigbar ist, das Driftkompensationssignal auch dem zweiten Abtast- und Haltekreis 9 zuführen. Man kann auch sowohl den Pegeldetektor 14 als auch die Zeitsteuerschaltung 15 weglassen, wenn die durch diese Weglassung bedingte Abnahme der Wahrscheinlichkeit einer Driftfeststellung und die relativ lange Zeitspanne bis zum Erreichen eines stabilen Betriebszustandes toleriert werden können-.

Im folgenden wird die Driftkompensation im Detail unter Bezugnähme auf die Fig. 2 und 3 beschrieben: Der Einfachheitha'lber wird

dabei davon ausgegangen, daß η = 5, η. = n^ = 3 und η₃ = 1 ist. Das bedeutet, daß das 1. bis 3. Bit (erote Gruppe

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der höherwertigen Bits) in der ersten Codierschaltung 3, das 3. bis 5. Bit (zweite Gruppe der niedrigerwertigen Bits) in der zweiten Codierschaltung 4, und das 3. Bit, das in beiden Gruppen enthalten ist, in beiden Codierschaltungen codiert wird.

Die Fig. 2(A), (B), (C) und (D) zeigen verschiedene Driftzustände für das analoge Signal am Eingang der zweiten Codierschaltung 4 im Vergleich mit dem decodierten Signal am Ausgang des zweiten örtlichen Decoders 11, der zu der zweiten Codierschaltung gehört. Fig. (A) zeigt die zeitliche Beziehung zwischen dem decodierten Signal am Ausgang (Ordinate) des zweiten örtlichen Decoders und dem entsprechenden codierten Ausgang; Fig. 2(B) bis (D). zeigen im Vergleich dazu die analogen Signale am Eingang des zweiten Codierers in drei Zuständen, nämlich ohne-Drift (Normalzustand) in Fig. 2(B), mit Drift in.Richtung positiven Pegels in Fig. 2(C.) und mit Drift in Richtung negativen Pegels in Fig. 2 (D). B₃₁ ist das 3. Bit am Ausgang der ersten Codierschaltung, B„„ das 3. Bit am Ausgang der zweiten Codierschaltung, B₁^ bzw. B₁- das 4. bzw. 5. Bit am Ausgang der zweiten Codierschaltung. Es ist ersichtlich, daß vier Drift-

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zustände, die in Fig. .2 mit 1 bis 4 bezeichnet sind,

festgestellt werden müssen, um entsprechende. Driftkompensationssignale zu erzeugen. . " . -

Fig. 3 zeigt die Beziehungen zwischen dem 3. Bit am Ausgang der ersten Codierschaltung (B₃₁), dem 3. bis 5. Bit (B₃₂₃B₄, Br) am Ausgang der zweiten Codierschaltung und der Polarität der Driftkompensationssignale. Wird der Driftz,ustand 1 oder

2 festgestellt, dann wird die Polarität des Driftkompensationssignals negativ bestimmt; wird hingegen Driftzustand mit 3 oder 4 festgestellt, wird die Polarität des Driftkompensations- signals als positiv festgestellt. In den restlichen Fällen tfeibt das Driftkompensationssignal unverändert bzw. konstant.

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Da die Feststellung der Driftzustände 1 oder 4 vorwiegend nahe der Zeitspanne zwischen dem Anschalten der Energieversorgung des Systems bis Erreichen des stabilen Betriebszustandes benötigt wird, ist es wünschenswert, die Funktion einer Feststellung der Zustände 1 oder 4 mit Hilfe einer Zeitsteuerschaltung in der bereits erwähnten Weise zu verriegeln. Man kann auch die Polarität des Driftkompensationssignals mit Hilfe eines dafür vorgesehenen Inverters in Abhängigkeit davon invertieren, ob es der Subtraktionsschaltung "oder dem . zweiten Abtast- und Haltekreis 9 zugef-ü-'hrt werden soll.

Fig. 4 zeigt die Schaltung 12 zur Erzeugung des Driftkompensationssignals , die n„-Bit-Überwachungsschaltung 13, den Pegeldetektor 14 und die Zeitsteuerschalturig 15 (vgl. auch Fig. 1) im Detail. Die codierten 3. Bits B_Q1 (von der ersten Codier- · schaltung 3) und B„„ (von der zweiten Codierschältung 4) gelangen an die Eingangsklemmen 37 bzw. 38 der diesem 3/ Bit zugeordneten ng-Bit-Überwachtungsschaltung 13. Mit J. «. 131 und 134- sind Torschaltungen bezeichnet. Sie werden durch öffnungsimpulse geöffnet, die der Klemme 101 zugeführt werden und deren Frequenz gleich der Abtastfrequenz und deren Dauer gleich der der Abtastimpulse ist. An der Ausgangsklemme 39 erhält man ein Signal "1", wenn B₃₁ "0" und B₃₂ "1!! ist, in allen anderen Fällen das. Signal "0". Ferner gelangt das analoge Signal am Eingang des zweiten Coders an die Eingangsklemme 42 des Pegeldetektors 14. Es passiert eine Torschaltung 141 und gelangt an die Differentialverstärker 142 und 143, in denen es mit jeweils mit einer Bezugsspannung verglichen wird. Die Torschaltung ist offen, wenn, von der Zeitsteuerschaltung 15 kein Verriegelungssignal abgegeben und über die Klemme 41 zugeführt wird; dann erreicht das analoge Signal am Eingang die Differentialverstärker 142 und 143. Die Torschaltung 141 ist geschlossen, sobald ein Verriegelungssignal vorhanden ist. Dann erreicht das analoge Signal am Eingang ('Klemme 42) die Diffeentialverstärker 14 2 und 143 nicht. Die Ausgänge der Differentialverstärker 142 und 143 gelangen an die durch die über die Klemme 100 züge-

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leitete Abtastfrequenz jeweils geöffneten Torsehaltungen IM4 und 145. Der Pegel der Bezugsspannung im Differentialverstärker 14 2 entspricht dem höchsten Pegel des Codierbereiehes der zweiten Codierschaltung. Man erhält an der Ausgangsklemme 43 das Ausgangssignal "1"(bzw. "0"), wenn der Pegel des analogen Signals am Eingang höher bzw. niedriger als dieser höchste· Pegel ist. Der Pegel der Bezugsspannung des Differentiaiverstärkers 143 entspricht dem niedrigsten Pegel des Codierbereiehes der zweiten Codierschaltung. Man erhält an der Ausgangsklemme 43 das Ausgangssignal "1" (bzw. "0"), wenn der Pegel des analogen Signales am Eingang niedriger(bzw. höher) als dieser niedrigste Pegel ist. In der Schaltung 12, die der Erzeugung des Driftkompensationssignals dient, erfolgt mit Hilfe des ODER-Verknüpfungsgliedes 121 die logische Aufsummierung der Signale an der Ausgangsklemme 3 9 der-n--Bit-Überwachungsschaltung 13 und an der Ausgangsklemme 4 3 des Pegeldetektors 14. In einem weiteren ODER-Verknüpfungsglied 12 2 erfolgt eine weitere logische Auf summierung des an der Klemme 39' der η,,-Bit-Überwachungsschaltung an die Eingangsklemme 40' der Schaltung 12 zur Erzeugung des Driftkompensationssignals abgegebenen Signals und des von der Ausgangsklemme 43' des Pegeldetektors 14 an die Eingangsklemme 44' der Schaltung 12 abgegebenen Signals. Das Flip-Flop wird von den Signalen an den Ausgängen der ODER-Verknüpfungsglieder 121 und 122 angesteuert. Der wirkliche und der komplementäre Ausgang des Flip-Flops 12 3 gelangen an die Eingangsklemmen eines Differentialverstärkers 124. Der Ausgang des Differentialverstärkers 124 gelangt an die Integratorschaltung 125, die aus Kapazitäten und Widerständen aufgebaut ist. Man erhält so das Driftkompensationssignal an der Ausgangsklemme 45. Bei Einschalten der Energieversorgung des Systems nimmt die elektrische Ladung der Kapazität der aus C- und R-Gliedern aufgebauten Integratorschaltung 151, der Bestandteil der Zeitsteuerschaltung 15 ist, in Abhängigkeit von der Zeit zu. Der Ausgang

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der Integratorschaltung 151 gelangt an einen Differentialverstärker 152, in dem ein vorbestimmter Bezugs-pegel eingeprägt ist. Oberschreitet das Signal am Ausgang der Integratorschaltung 151 den Bezugspegel im Differentialverstärker 152, dann gibt dieser über seine Ausgangsklemme 4 6 an die Klemme 41 des Pegeldetektors 14 das Verriegelungssignal ab, das die Torschaltung 141 sperrt.

Fig. 5 zeigt die Subtraktionsschaltung 8 im Detail. Sie wird durch einen Differcntialverstärker 51 und einen negativ rückgekoppelten Verstärker 52 gebildet. Die Bezugszeichen 25 bis bezeichnen die Ein- bzw. Ausgänge wie in Fig. 1.

Fig. 6 zeigt die konkrete Ausführung des örtlichen Decoders (oder 11). Sie weisen Speicherschaltungen 601, 602,..., 60n auf, die beispielsweise als Flip-Flops in Darlington-Schaltung aufgebaut sind-; ferner sind als Schalter wirkende Dioden 611, 621, 612, 622, ..., 61n, 62n vorgesehen; sie enthalten ferner konstante Stromquellen 631, 632, ..., 63n. -Ferner ist eine aus Widerständen aufgebaute Kettenschaltung 64, wie sie z.B. durch die Widerstände 505 bis 511 nach Fig. 1 der genannten US-Patentschrift 3 419 819 gebildet wird, vorgesehen. Die Bezugszeichen 22 bis '24 (bzw'. 34 bis 36) bezeichnen die Eingangs- bzw. Ausgangsklemmen des örtlichen Decoders 7 (bzw. 11) wie in Fig. 1. 6 6 ist eine Eingangsklemme, der unmittelbar nach Bestimmung des n„-ten Bits ein Ausleseimpuls zugeführt wird, so daß dadurch ein Sginal, das dem Bit n„ entspricht, über die Klemme 34 (bzw. 36) ausgelesen wird.. ·

Die beschriebene Schaltung sorgt also~für, daß der Driftunterschied zwischen den beiden Codierschaltungen derart kompensiert wird, daß die eingangs erwähnten Stufenfehler reduziert werden und daß das Signal/Rausch-Verhältnis des ' doppelt abgetasteten sequentiellen Rückkopplungscodiersystems erhöht wird.

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JAHIDiHDiV⁵S Patentanspruch:

Claims

Patentanspruch

Schaltung zur Driftkompensation einer rückgekoppelten sequentiellen Codierschaltung, in der ein analoges Signal in ein pulscodemoduliertes Signal unter Verwendung eines Codes mit η Bits pro Wort(η ist eine positive ganze Zahl) codiert vjird, dadurch gekennzeichnet, daß das 1. bis n.-te Bit (n, ist eine positive ganze Zahl kleiner als- n) des n-Bit-Codes durch Codierung in einer ersten. Codier schaltung (3) gewonnen werden, die einen ersten Abtast- und Haltekreis (5), der das analoge Signal abtastet und speichert, einen ersten Vergleicher (6), der das abgetastete analoge Signal mit einem ersten analogen Bezugssignal vergleicht und an seinem Ausgang (21) das 1. bis n.vte Bit des codierten Signals abgibt, sowie einen ersten örtlichen Decoder (7), der das 1. bis n.-te Bit decodiert und daraus das erste analoge Bezugssignal ableitet, aufweist,-und daß ferner das (n^ - η +l)-te bis n-te Bit des n-Bit-Codes (n~ ist eine positive ganze Zahl kleiner n^) durch Codierung in einer zweiten Codierschaltung (4) gewonnen werden, die eine Subtraktionsschaltung (8), diedie Differenz zwischen dem

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■~ BAD ORIGINAL

abgetasteten analogen Signal und dem ersten analogen Bezugssignal bildet und ' analoges Differenzsignal abgibt, einen zweiten Abtast- und Haltekreis (9), der das analoge Differenzsignal abtastet und speichert, einen zweiten Vergleicher (10), der das abgetastete Differenzsignal mit einem zweiten analogen Bezugssignal vergleicht und an seinem Ausgang (33) das (n^ ■- n₃ + 1) bis n-te Bit des codierten Signals abgibt, sowie einen zweiten örtlichen Decoder (11), der das (n, - n~ + l)-te bis n-te Bit decodiert und daraus das zweite analoge Bezugssignal ableitet, aufweist, un Haß die Ausgangssignale der ersten Codierschaltung (3) und der zweiten Codierschaltung (U) in einem logischen Netzwerk (16) zu einem zeitseriellen Pulsecode-Modulations-Signal verknüpft werden und daß ferner eine Über- / wachungsschaltung (13) vorgesehen ist, die feststellt, ob"eine Koinzidenz der von der ersten Codierschaltung (3) abgegebenen (n. — n~ + l)-ten bis η,,-ten Bits und der von der zweiten Codierschaltung (U) abgegebenen (n. - n_g + l)-ten bis n^-ten Bits vorliegt.und ein die Koinzidenz bzw. Nichtkoinzidenz anzeigendes Signal an eine Drxftkompensationsschaltung (12) abgibt , die in Abhängigkeit vom Ausgangssignal der Überwachungsschaltung (12) ein Drxftkompensationssignal erzeugt, das zur Kompensation der Drift zwischen der ersten Codierschaltung (3) und der zweiten Codierschaltung (U) zu dem Differenzsignal' hinzuaddiert wird.

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