DE2352331A1 - Verfahren zur herstellung einer mehrschichtigen struktur - Google Patents

Verfahren zur herstellung einer mehrschichtigen struktur

Info

Publication number
DE2352331A1
DE2352331A1 DE19732352331 DE2352331A DE2352331A1 DE 2352331 A1 DE2352331 A1 DE 2352331A1 DE 19732352331 DE19732352331 DE 19732352331 DE 2352331 A DE2352331 A DE 2352331A DE 2352331 A1 DE2352331 A1 DE 2352331A1
Authority
DE
Germany
Prior art keywords
layer
silicon
silicon dioxide
gate
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19732352331
Other languages
English (en)
Inventor
Norio Anzai
Tokio Kodaira
Yasushi Matsui
Akihiro Tomozawa
Masayasu Tsunematsu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of DE2352331A1 publication Critical patent/DE2352331A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/106—Masks, special
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/141—Self-alignment coat gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Weting (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Description

Struktur
Die Erfindung betrifft ein Verfahren zur Herstellung einer mehrschichtigen Struktur9 welche ein Substrat eines Halb= leiters aufxireisto Das Verfahren betrifft insbesondere eine Silieium-Tor-MOS-Bauart-Halbleitervorriehtungo
Bei Halbleitervorrichtungens welche ein isoliertes Tor aufweisen, xirie beispielsweise ©in als HOSfET (Metalloxidhalbleiter-Feldeffekttransistor) bezeichneter MOS (Metall-O3sydsilicium)-Feldeffekttransistor, kommt im allgemeinen ein sehr dünner Siliciumdio2£ydfilia zur Ysireenäungj der eines Isolierbereich bildet„ Aus diesem Grunde kann selbst eine ausgesprochen kleine Spannung9 die in dem Tor erzeugt wirds einen dielektrischen Durchbruch des Sores bewirke»ο Ils Gegenmaßnahme hierzu ifurde das Tor derart geschiltst9 daß eine Oberflächen=Zenerdiode parallel zu dem for geschaltet wird oder daß ein Heihenwiderstand zur-Anwendung kommto Bei"
409820/0 7 21
einem Silicium-Tor-MOS-Feldeffekttransistor, welcher polykristallines Silicium für das Tor verwendet, wurde bisher die entsprechende Maßnahme gegen eine Zerstörung des Tgl'ss angewendet. Es zeigt sich jedoch, daß durch ein derartiges Verfahren das Tor nicht ausreichend geschützt wirä„ Bei der Herstellung öes Silicium=-Tor-M0SEE2 wird is einzelnen ein SiIiciuadioxydfilm auf Quellen™ uaä Senkengebieten selektiv durch Ätssn erzeugt$ wobei das biliciumtor als Maske dient ο Bei der Bildung des Siliciuxators wird, wis in Figur 1(e) gezeigt ist, eine polykristalline SiliciumssiiieJsfc 4a auerst einem Photoatzen uBtersogen9 vroi*suf eins darir-i-csrliegen&e Tor-Siliciumäi©syäschicht 3a geatzt wird ο Di© Sar-Siiieiisidioxydseliicht 3a wird dalier von äev Sei'*ee gssrfcs'u,. was äazm fiibrt, daß die
rliegenüe polylsris^allins SillGimsscliicIi« 4a in Έοΐλ Schrägdaelies (psst r-oof) ca äem Hanfi asr· for-Silici-"2ivorsteht =, Unter -iinem derartigen !iSehrägdaei»"5 das in der Figur mit 4-b bezeichnet ist, Mird es schwierig, in befriedigender- 1-Jeise eine Siliciiamdioajydschicht 8 durch chemische BaaipfabscJaeiäung zu erlasltea^ welches bei dem folgenden Herstellungsschritt durchgeführt wird«. Auch Flecken treten bevorzugt an dieser Stelle konzentriert auf. Weil darüber äinaus das Schrägäaela 4b an seinem vorderen Ende sp^tz verli.iax'B, niEiat äie Konzentration dem elektrischen Feldes an diesem Bereich leicht Eu5 wobei es fernes1 bereits durch einen leichten Stoß von außen odsr eine ähnliche Einwirkung zerfcroehsn wird. Dies© Uachteile führen au KurzscSilußbildungeE* Is seigte sich, daß bei der Bildimg einem Schrägdachs in dem Bilicium-Tor der dielektrische Sureabrueia bevsraugt an dem. Teil euch bei einer niedrigen Torspannung aus obigen Gründen ritt;. Anschließend wurde von der AmsjsldcsTia eine Anzahl Tollstlndigsa Silieimä^Sar— IiQSFET-El ©Ee at en ain nntersogeE, in des die
pasaiingsn isi©in©if
mittels eines 8ps.aKiingsabsshirs»"/®rsuchss iio ¥@πε es sich bai Gi^s^n ^srsuiohsstilek
'4 09B20/0 7 2I
200-Bit-Sehieberegister handelte, betrug der prozentuale Anteil der fehlerhaften Proben 4 bis 5 %· Ein derartiger Yersuch kostet viel Zeito Er vermindert ferner die Ausbeute aufgrund des Testes selbst, wobei er auch kostspielig ist. Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren in Vorschlag zu bringen, bei dem die obigen Nachteile vermieden werden können und bei dem die Notwendigkeit derartiger Versuche vermieden wird.
Die Erfindung soll daher bewirken,- daß 1. die Zerstörungsrate der Tore bei Halbleitervorrichtungen der MOS-Bauart, allgemein der MIS-Bauart, vermindert xvird, daß 2. das für Halbleiterprodukte der MIS-Bauart schädliche Spannungsabschirmungsverhältnis beispielsweise unter einen Wert von 0,1 % für 200-Bit-Schieberegister abgesenkt wird, so daß letztlich der Spannungsabschirmungstest unnötig wird, daß 3· die Torelektrode, ebenso wie eine Verbindungsschicht aus polykristallinem Silicium sowie eine Verbindungsschicht aus Aluminium in einem Silicium-Tor-MOSFET an einem Kurzschluß gehindert werden, sowie daß 4. die Bedingungen für die Oxydation des "Schrägdachs" des Siliciumtors in dem Silicium-Tor-MOSFET geändert werden, so daß die SchwellenT spannung V., der Vorrichtung auf einen erwünschten Wert eingestellt wird.
Der Grundgedanke der vorliegenden Erfindung, mit dem die oben genannten Ziele erreicht werden, äußert sich in einem Verfahren zur Herstellung einer Mehrschichtenstruktur, welche eine Konstruktion aufweist, bei der eine leitende Schicht über einem Halbleitersubstrat von einer isolierenden Schicht eingeschlossen ist, weiche dazwischen angeordnet ist, und bei der die isolierende Schicht unter Verwendung der teilweise gebildeten leitenden Schicht als Maske geätzt ist und das dadurch gekennzeichnet ist, daß die Oberfläche der leitenden Schicht in einem derartigen *1aße zu einem Isolator umge-
A 0 U .: z U / Ü 7 2 9
j! -/ "^ ^i il
■/jEoäslt T-jir-ä3 daß der- äußere Eantenvorsprung(.Schrägdach) der lsi"fe©iid®G Schicht«, x-jie er von einem Seiteaätzen der Selten·= bar-sislie der isolierenden Schicht ia des genanntes JLtzvorgang 3Z2ts'ö'äl2'uj als 'langes in den Isolator umgewandelt "^irdo
3ia "-jsi'jsrss x-jeseatliclies Merkraal der Erfindung äußer-t jieä ic aiasm Yeriaiirea zur Herstellung ©ia@r HebrsGhicb"üfan<= s&rair^nr^ ia der sicspolykriatallia® Silieiumsdiielit Gbsr sia©s Silieiumsubstrat enthalten ists wobei ©ins Siliciuia= äisss/dseiiielit dasrnschengebraclit ist usä für die unter ¥er=- cj'iadnng der teilweise gebildeten Silieinöischieiit als Haske flis Silic-iui3.dio3C7dschicli'b zur Bildung siaer Siliciina= 2o5?sl3lrurod3 geatzt wird9 ¥elclie dadursji gekennzeichnet ist, QcIS öis Oberfläcii® der Siliciiffiischiclit ia siiaeia derartigen 3siß3 ©radiert m^d? daß gia äußer-ar Eaat©svorsprung äercSiliöiiMschiulat9 wie er aufgrund dar te^itsnätzmig des Seiten=- es^siciis dsr Silieiumdio^q^dschieht ia clov.: vorgeaanatsn Ätz= aaiir-itt erzeugt wird9 vollständig zu Siliciumdic^ryd umgefor-mt 771,X-S5 som® daß eine isoliersnde Sciiiclit anschließend bsdeckt i'-iil auSisa gebildet wird, soui© daß äss weiteren Ysrdrahtungen ans Hetall 13 vorbestiiEiaten Gebieten gebildet vierdsc»
Biw bsilisgende Zeichnung dieat der w®itsi®Q Erlä«tsrung ■ΐ·52· Erf iaduago
Pigiar 1(a) und 1(b) zeigsa "di© wsseütiiehsE Bereiche der HOS-Soastrulstion zur Erläuterung der sriisdusgsgsaiäßen Gruacl- ^oistruiitiöa^ wobei in ]?igur 1{ai ©la Vgrtikalsciinitt der Bss^ioh® ia iialle siner Hsrstsllusg gsaaß dem Stsnd ä^r iiiilitiik^ io Figur i(b) ein Fsrtikalsclioitt der Bereiche is. ^all© sis9r Herstellung durch daa ©rfiiSänngsgeaäBs ¥®rfahrea sln^gsstsllt ist c
3±§ Figuren 2{a) uad 2,(h) g®igsa Sehnittaasishtea sur irläutesLiü-g Terscriiedeaer Herstelluagsschritte einer Aus= j^j/iUiiKSCo23 der Erfi<iduii^o
4 0 3 8 2 0 / 0 ν :M)
Die Figuren 3 mit 5 zeigen Diagramme zur Erläuterung der Wirkung der vorliegenden Erfindung, wobei Figur 3 cLi® Beziehung zwischen V.^ und der Oxydationszeit, Figur 4- die Beziehung zwischen V^1 und ^62? Dicke eines Oxydfilms und die Figur 5 die Beziehung zwischen der Verminderung von Y.-j und der Oxydationszeit wiedergebeno
Im folgenden soll die Erfindung im einzelnen ashand bevorzugter Ausfiihrungsbei spiele beschrieben werden=,
Die Figuren 2(a) mit 2(g) zeigen die Herstelluags= schritte im Falle der Anwendung der vorliegenden Erfindung auf die Herstellung eines P-kansligen Silicium-Tor-MQSFETO Die verschiedenen Herstellungsschritte (a) bis (g) sind hierbei die folgendens"
(a) Ein η-leitendes Silieiumsubstrat 1 mit einest spezifischen Widerstand von 5 bis 8ücm wird vorbereitet= Es wird in einer oxydierenden Atmosphäre bei ungefähr 12000G erhitzt» Hierdurch xtfird der erste thermische Oxydatiοnsfilm auf der Oberfläche des Substrats in einer Dicke von 14 000 A gebildete Anschließend wird der Teil des thermischen Oaqrda·= tionsfilms 22 welcher einer Quelles einer Senke und einem zu bildenden Tor entspricht, durch Photoätztechniken entfernte
(b) Die Oxydation wird abermals in der oxydierenden Atmosphäre bei annähernd 12000C durchgeführt, so daß der zweite thermische Oxydationsfilm 5 niit einer Dicke von 1250 bis 1300 i auf der durch den Schritt (a) freigelegten Substratoberfläche gebildet wirdo Der zweite thermische Guydationsfilm wird als Torisolationsfilia verwendete In Berück= sichtigung des Umstands, daß die Schi-jellenspannung J^ durch die dritte thermische Oxydation in dem unten beschriebenes Schritt (e) herabgesetzt wird3 erfolgt eine derartige Korrektur der Dicke des zweiten thermischen Oagrdationsfilms, so daß er um 250 bis 300 A größer ist als im üblichen FaIIe0 Eine derartig größere Dicke ist jedoch nicht in allen lallen sot=
409820/0?2i
wendig. Wenn es zwecks geeigneter Absenkung von Y., erwünscht
υ 11
ist, können die Dicke des Oxydfilms, öie oxydierende Atmosphäre, die Oxydationstemperatur und/oder Cteydationszeit geeignet geändert werden.
(c) Verwendet mao eis chemisches BgsrpiabscheicLungs=- verfahren, so wird Siliciums das aii^eli tiiermische Zersetzung von SiH^ (Monosilan) bei ii.s2®fahr 6000G erzeugt wird, auf der gesamten Oberfläche des gabil&st'eii Substrats mit einer Dicke von annähernd 5 000 1 sbg^seLiedeSo Auf diese ¥sise wird eine polycristalline Silisi'imsciiiciat 4 gebildet,,
ί) Sie polykristalline Plliei^is^eliielit ^- sowie der stjsite uher-iaiseüe 0:;~7aatiöasI"ila. 3 '."srd^a selektiv dux-cli Sl-. Vyoätzen eatfsT-ioty to el ^B Psastsr für Quelle:!=» und Ssrl--:"a~
Bor als Akzeptor sindif fundiert«, so SaS der Quellenbereich uaä der Senkenbereich 6 eststeissns welche p-leitende Diffusionsschichten mit einer Dicke von S 000 1 sind» Bei diesem Scliritt wird sine Silicium-Torelektrode ^!-a von der polykristallinen Siliciumschicht gleichzeitig gebildet« Hierbei wird ein "Schrägdachm 4b an dem seitlichen Kantenbereich der Siliciua-Tor-elektrode aufgrund' dsr seitlichen Ätzung beim Xtaen des zweiten thermischen Os^rdatioosiilias 3 erzeugt«,
(e) Die thermische Oxydation der Oberfläche des Silicium-TorSj deh. die dritte thsriaiscbe Ossydation, xiird Ie eiaer ojcydier-enäen Atmosphäre bei ungefähr 9^-0^G ä'orch= geführt« Hierbei erfolgt die thermische O^rdatioa derarts daß gemäß Figur i(b) der- gebildete tiier-aiscSie O^Ti-stionsfilm 7 sich ias Innere der Siliciusi=2or3lak-::ro4e ^a ersjrsl·:- 'Ken kann" oder daß sich der thermisch os^fdi^rjs i:ei?,l2;. / über den Torfilm 3a erstrecken kann., mil- andereL. vJor-ten i:. elnssi derartigen KaSe5 daß das KScij^l3dF?hc" 4-a voIl?.'GS.niis osrjrdiert wirdo Da? wi© obea eri-jäiintr. di© O.irc"'3.atioc bei ^iner
4 09B20/072®!
71 s 7 Ί % Ii
g. C? vJ /- -3 05 L1 7·=
verhältnismäßig niedrigen Temperatur von 9WC durchgeführt wird3 führt diese Oxidationsbehandlung kaum zu einer Bück= diffusion des Quellenbereichs 5 und des Senkenbereichs 6S so daß lediglich die Schwellenspannung V^ etwas abgesenkt wir-do Biese Absenkung wird jedoeh9 wie bereits -oben erwähnt uurde3 im vorhinein durch die Dicke des Toroscydfilmes ausgeglichene Die Oxydfilme 7 x^erden ferner in den Oberflächen der Quelle und der Senke durch die dritte thermische Oxydationsbehanfllung gebildet»
(f) Das durch die Oacydation von SiH^ bei niedriger Temperatur erzeugte SiOp i-jird mittels einer ehemischen Dampfabscheidung bei ungefähr 4-500C über die gesamte Oberfläche aufgebracht;» Es wird daher ein durch ehemische Bedampfung gebildeter Oxydfilm 8 gebildete, der eine Dicke von annähernd 8 000 S. aufweist =
(g) Der durch chemisch© Dampfabscheider^ gebildet© ö3£ysL-film 8 wird hierbei durch Photoätzen mi"·', Kontakt bohrung© η für den Quellenbereich 5 'und öei: Seaksöbereieh 6 sowie 'das ®or· versehen j wobei die Xontaktbohrtmg für das ^οτ nicht f? abgestellt isto Anschließend wird Aluminium auf die ge seers© Ober-= fläche aufgedampft, und es erfolgt ©ine Verdrahtung in oiaeia vorgeschriebenen Muster durch Photoäta@n0
Durch obige erfiaduagsgemäße Konstruktion lassen sieh die eingangs gestellten Zielsetzungen @rr@ichsn9 wobei fli© im folgenden beschriebenen Wirkungen ersielt werdenο
1o Das "Sohrägdach" 4b i@r poljkristalliaön Silieiiia= schicht wird vollständig in d©a ¥erfahrensEcäritt (e) 02jydierto" Selbst xirenn daher das Siliciuaaiose^diiateria?«. dss durch chemische Dampfabscheidung gebildeten Oxydfilag- 8 unter dem Schrägdach auf unvollständige Wsis® göbilds'S imrä® oder falls !Flecken in diesem Bert.'.ch konzentriert siaäc. kommt es niemals -vor, daß die ΐorspannung direkt an öes
.. 4 09820/072©
Schrägdach anliegt. Der Torbereich wird daher nicht die Ursache für einen dielektrischen Durchbruch„ Darüber hinaus erhält das vordere Ende des "Schrägdaclis" von dem Torberelcii, der ein elektrisch leitender Teil ist3 nicht einen spitzen Winkel, so daß eine Konzentrierung des elektrischen Feldes schwerlich auftritt. Selbst itfenn daher der "Schrägdach"-Bereich durch irgendeine äußere Kraft zerbrochen wird, tritt aufgrund der Anwesenheit des Oxydfilms kaum ein dielektrischer Durchbruch auf«
2« Aus den unter "U . genannten Gründen tritrc eine Torzerstörung seltener auf, wobei der fehlerhafte Prozentsatz in Sp annungsabschirmungsverfahren unter 091 % zu liegen kommt. Dies bewirkt, daß keine Notwendigkeit mehr besteht, den Spannungsabschirmungsversuch durchzuführen, so daß dieser Versuch in Wegfall kommen kann.
3· Die polykristalline Siliciusschxcht der Torelektrode wird durch den thermischen Oxydationsfilm von einer feinen Struktur umgeben. Ein Vergleich mit der Konstruktion gemäß dem Stand der Technik, bei der lediglich das vergleichsweise poröse Siliciumdioxid») welches durch das chemische Dampfabseheidungsverfahren gebildet ist, in Umgebung des polykristallinen Silicium liegt9 zeigt die erfindungsgemäße Ausbildung eine bemerkenswerte Verminderung in der Kurzschlußbildung zwischen einer polykristallinen Siliciumverdrahtung., insbesondere einer zu dem Tor kontinuierlichen Siliciumverdrahtung und der AluminiiMTerdrahtung, welche über das Tor durch den chemisch aus dem Dampf abgeschiedenen Oxydfilm S gebildet ist.
4-«, Aus den Figuren 3 mit 5 ist ersichtlichs daß mit Zunahme der Tiefe der Oberflächenoxydatlon des Schrägdachbereichs der polykristallinen Sillciumschicht von der Torelektrode die SehwellenspaMung V.._^ abnimmt Φ Die Änderung in
V., variiert in Abhängigkeit mit der Oxydationszeit, der
Dicke des Toroxydfilms, insbesondere des zweiten Oxydfilms,
dem Atmosphärenzustand oder der Oxydationstemperatur. V+.,
läßt sich auf einen erwünschten Wert durch geeignete Kombination und Steuerung dieser Bedingungen bringen. Man weiß aus den Kurven der Figuren 3 bis 5, daß eine P-kanalige MOS-Struk-' "Dur einer Sperrbauart; mit einer erwünschten Charaktistik erzeugt werden kann, indem man die Dicke des Oxydfilms oder die
Oxydationszeit auf einem geeigneten Wert hält.
Zusätzlich zu der vorstehend beschriebenen Ausführungsform läßt sich die Erfindung beispielsweise wie folgt abwandeln.
1. Für die Torelektrode wird eine andere Substanz verwendet, welche durch Oxydation in einen Isolator umgewandelt werden kann, wie beispielsweise Molybdän und Wolfram.
2. Für den isolierenden Bereich des Tors wird Siliciuinnitrit (Si-,ΪΤ^) oder ein Mehrschichtenfilm aus beispielsweise einem Schichtstoff aus SiOp und Si,!PL anstelle von SiOp verwendet.
3. Die MOS-Konstruktion ist eine andere als die des
MOSFET.
Die Erfindung läßt sich auf jegliche Halbleitervorrichtung anwenden, welche ein isoliertes Tor aufweist, wobei die Herstellung der Vorrichtung den Verfahrensschritt eines
Ätzens von einem isolierten Bereich unter Verwendung eines
leitenden Bereichs als Maske enthält. Dies bedeutet, daß die Erfindung auf alle Arten von MOS-Strukturen einer Selbstabgleich -B au art angewendet werden kann, beispielsweise auf
Siliciuia-Tor-MOCITET-Anordnungen, Al-MOSFET-Anordnungen sowie MOS-IC-Anordnungen, welche diese als Bestandteile enthalten.
Mit der Erfindung wird somit ein Verfahren zur Herstellung von Metall-Isolator-Halbleiterstrukturen geschaffen, bei
409820/0 72 9
welchem eine isolierende Schicht unter "Verwendung einer leitenden Schicht als Kaske geätzt wird, welche auf einem ausgewählten Gebiet der isolierenden Schicht gebildet ist, wobei eine vorstehende Seitenkante der leitenden Schicht, welche durch ein Seitenätzen der Seitenbereiche der isolierenden Schicht während des Ätzvorganpjes erzeugt wurde, vollständig zu einem Isolator umgewandelt wird, so daß die Zerstörung des Tors der Struktur vermieden wird.
409820/0729

Claims (2)

  1. Patentansprüche
    (lötverfahren zur Herstellung einer Mehrschichtenstruktur mit einer Konstruktion, bei der eine leitende Schicht über einem Halbleitersubstrat mit einem dazwischen eingebrachten isolierenden Film angeordnet 'ist, bei der der isolierende Film unter Verwendung der an einem vorbestimmten Gebiet erzeugten leitenden Schicht als Maske geätzt wird, dadurch gekennzeichnet, daß bei der Herstellung der Mehrschichtenstruktur ein Verfahrensschritt zur Anwendung kommt, bei dem eine Oberfläche der leitenden Schicht in einen Isolator in derartigem Maße umgewandelt wird, daß der äußere Kantenbereich der leitenden Schicht, der aufgrund einer Seitenätzung eines Seitenbereichs der isolierenden Schicht während d es Ätzyorganges für die isolierende Schicht gebildet wurde als Ganzes in einen Isolator umgewandelt wird«,
  2. 2. Verfahren zur Herstellung einer Mehrschichtenstruktur, in der eine polykristalline Siliciumschich"c über einem Siliciumsubstrat mit"einer dazwischen befindlichen Siliciumdioxydschicht erzeugt ist, für welche unter Verwendung der in einem bestimmten Gebiet gebildeten Siliciumschicht als Maske die Siliciumdioxydschicht zur Bildung einer Siliciuin-Torelektrode geätzt ist, dadurch gekennzeichnet, daß eine Oberfläche der Siliciumschicht in derartigem Maße oxydiert wird, daß ein seitlicher Kantenvorsprung der Siliciumschicht, welche aufgrund einer seitlichen Ätzung eines Seitenbereichs der Siliciumdioxydschicht während des Ätzvorganges für die Siliciumdioxydschicht erzeugt wurde, vollständig in Siliciümdioxyd umgewandelt wird, daß anschließend das resultierende Substrat abgedeckt und mit einer Isolationsschicht überzogen wird und daß schließlich metallene Verdrahtungen in vorbestimmten Bereichen gebildet werdeno
    40UÖ2 0/072
    ©er S'e ι ϊ ©
DE19732352331 1972-10-27 1973-10-18 Verfahren zur herstellung einer mehrschichtigen struktur Withdrawn DE2352331A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP47107222A JPS5910073B2 (ja) 1972-10-27 1972-10-27 シリコン・ゲ−トｍｏｓ型半導体装置の製造方法

Publications (1)

Publication Number Publication Date
DE2352331A1 true DE2352331A1 (de) 1974-05-16

Family

ID=14453572

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19732352331 Withdrawn DE2352331A1 (de) 1972-10-27 1973-10-18 Verfahren zur herstellung einer mehrschichtigen struktur

Country Status (10)

Country Link
US (1) US3906620A (de)
JP (1) JPS5910073B2 (de)
CA (1) CA1032659A (de)
DE (1) DE2352331A1 (de)
FR (1) FR2204892B1 (de)
GB (1) GB1428713A (de)
HK (1) HK30179A (de)
IT (1) IT998866B (de)
MY (1) MY7900036A (de)
NL (1) NL179434C (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2554450A1 (de) * 1975-12-03 1977-06-16 Siemens Ag Verfahren zur herstellung einer integrierten schaltung

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5293278A (en) * 1976-01-30 1977-08-05 Matsushita Electronics Corp Manufacture for mos type semiconductor intergrated circuit
DE2858815C2 (de) * 1977-01-26 1996-01-18 Sgs Thomson Microelectronics Verfahren zur Ausbildung eines Feldeffekttransistors in einer Halbleitervorrichtung
US4553314B1 (en) * 1977-01-26 2000-04-18 Sgs Thomson Microelectronics Method for making a semiconductor device
IT1089299B (it) * 1977-01-26 1985-06-18 Mostek Corp Procedimento per fabbricare un dispositivo semiconduttore
US4259779A (en) * 1977-08-24 1981-04-07 Rca Corporation Method of making radiation resistant MOS transistor
US4240196A (en) * 1978-12-29 1980-12-23 Bell Telephone Laboratories, Incorporated Fabrication of two-level polysilicon devices
DE2902665A1 (de) * 1979-01-24 1980-08-07 Siemens Ag Verfahren zum herstellen von integrierten mos-schaltungen in silizium-gate- technologie
US4287661A (en) * 1980-03-26 1981-09-08 International Business Machines Corporation Method for making an improved polysilicon conductor structure utilizing reactive-ion etching and thermal oxidation
US4667395A (en) * 1985-03-29 1987-05-26 International Business Machines Corporation Method for passivating an undercut in semiconductor device preparation
JPH01235254A (ja) * 1988-03-15 1989-09-20 Nec Corp 半導体装置及びその製造方法
US5550069A (en) * 1990-06-23 1996-08-27 El Mos Electronik In Mos Technologie Gmbh Method for producing a PMOS transistor
US6780718B2 (en) 1993-11-30 2004-08-24 Stmicroelectronics, Inc. Transistor structure and method for making same
KR970003837B1 (en) * 1993-12-16 1997-03-22 Lg Semicon Co Ltd Fabrication of mosfet
JP2001291861A (ja) * 2000-04-05 2001-10-19 Nec Corp Ｍｏｓトランジスタ、トランジスタ製造方法
US8435873B2 (en) 2006-06-08 2013-05-07 Texas Instruments Incorporated Unguarded Schottky barrier diodes with dielectric underetch at silicide interface
KR101163224B1 (ko) * 2011-02-15 2012-07-06 에스케이하이닉스 주식회사 듀얼 폴리게이트 형성방법 및 이를 이용한 반도체소자의 제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB967002A (en) * 1961-05-05 1964-08-19 Standard Telephones Cables Ltd Improvements in or relating to semiconductor devices
NL131898C (de) * 1965-03-26
NL6617141A (de) * 1966-02-11 1967-08-14 Siemens Ag
US3764865A (en) * 1970-03-17 1973-10-09 Rca Corp Semiconductor devices having closely spaced contacts
US3798752A (en) * 1971-03-11 1974-03-26 Nippon Electric Co Method of producing a silicon gate insulated-gate field effect transistor
CA910506A (en) * 1971-06-25 1972-09-19 Bell Canada-Northern Electric Research Limited Modification of channel regions in insulated gate field effect transistors
US3775191A (en) * 1971-06-28 1973-11-27 Bell Canada Northern Electric Modification of channel regions in insulated gate field effect transistors
JPS5340762B2 (de) * 1974-07-22 1978-10-28

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2554450A1 (de) * 1975-12-03 1977-06-16 Siemens Ag Verfahren zur herstellung einer integrierten schaltung

Also Published As

Publication number Publication date
HK30179A (en) 1979-05-18
IT998866B (it) 1976-02-20
MY7900036A (en) 1979-12-31
CA1032659A (en) 1978-06-06
NL179434B (nl) 1986-04-01
JPS5910073B2 (ja) 1984-03-06
FR2204892B1 (de) 1976-10-01
NL7314576A (de) 1974-05-01
GB1428713A (en) 1976-03-17
JPS4966074A (de) 1974-06-26
FR2204892A1 (de) 1974-05-24
US3906620A (en) 1975-09-23
NL179434C (nl) 1986-09-01

Similar Documents

Publication Publication Date Title
DE2352331A1 (de) Verfahren zur herstellung einer mehrschichtigen struktur
DE102005024798B4 (de) Verfahren zum Herstellen eines Halbleiterbauelements mit verschiedenen dielektrischen Gateschichten
DE19516339A1 (de) Verfahren zur Herstellung eines Halbleiterbauelementes mit niederohmiger Gateelektrode
DE4420365C2 (de) Halbleiterbauelement-Isolierverfahren und integrierte Schaltungen für eine Speicheranordnung
DE3311635A1 (de) Halbleiterbauelement und verfahren zu dessen herstellung
DE102006019950B4 (de) Halbleitervorrichtung mit dielektrischer Trennung
DE4413815A1 (de) Herstellungsverfahren für eine Halbleitervorrichtung
DE2445879C2 (de) Verfahren zum Herstellen eines Halbleiterbauelementes
DE102006029229A1 (de) Herstellungsverfahren für eine integrierte Halbleiterstruktur und entsprechende integrierte Halbleiterstruktur
DE2546314A1 (de) Feldeffekt-transistorstruktur und verfahren zur herstellung
DE3122437A1 (de) Verfahren zum herstellen eines mos-bauelements
DE10351028B4 (de) Halbleiter-Bauteil sowie dafür geeignetes Herstellungs-/Montageverfahren
DE102009046260B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102004052577B4 (de) Verfahren zur Herstellung einer dielektrischen Ätzstoppschicht über einer Struktur, die Leitungen mit kleinem Abstand enthält
DE19531602C2 (de) Verbindungsstruktur einer Halbleitereinrichtung und ihr Herstellungsverfahren
DE4122712C2 (de) Halbleitervorrichtung mit einer Elektrode vom MIS-Typ
DE19853684A1 (de) Verfahren zur Herstellung eines Lastwiderstands
DE2111633A1 (de) Verfahren zur Herstellung eines Oberflaechen-Feldeffekt-Transistors
DE3888511T2 (de) Verfahren zum Herstellen von elektrischen Kontakten in integrierten Schaltungen.
DE68911778T2 (de) Verfahren zur Herstellung einer Halbleiteranordnung, bei dem auf einer Oberfläche eines Halbleiterkörpers isolierte Leiterbahnen angebracht werden.
DE10242145B4 (de) Halbleiterbauelement mit lokaler Zwischenverbindungsschicht und Herstellungsverfahren
DE2818525A1 (de) Verfahren zum herstellen einer integrierten halbleiterschaltung
DE19834420A1 (de) Halbleitervorrichtung mit isoliertem Gate
DE3784984T2 (de) Verfahren zum Herstellen von Leiterbahnen beim CVD-Metall.
DE102007041191B4 (de) Verfahren zur Herstellung eines MOSFET-Bauteils des Trench Gate-Typs sowie MOS-Feldeffekttransistor

Legal Events

Date Code Title Description
8128 New person/name/address of the agent

Representative=s name: STREHL, P., DIPL.-ING. DIPL.-WIRTSCH.-ING. SCHUEBE

8139 Disposal/non-payment of the annual fee