DE2338388C2

DE2338388C2 - Feldeffekt-Halbleiteranordnung

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Publication number: DE2338388C2
Application number: DE19732338388
Authority: DE
Inventors: Utz G. Dipl.-Ing. Dr. 7000 Stuttgart Baitinger; Otto G. Dipl.-Phys. Dr. Folberth; Werner Dipl.-Ing. 7030 Böblingen Haug; Karl-Eugen Dipl.-Phys. Dr. 7000 Stuttgart Kroell
Original assignee: IBM Deutschland GmbH
Current assignee: IBM Deutschland GmbH
Priority date: 1973-07-28
Filing date: 1973-07-28
Publication date: 1982-04-15
Also published as: FR2239017A1; JPS5419143B2; DE2338388A1; FR2239017B1; CA1005930A; GB1471282A; JPS5040283A

Description

Die Erfindung betrifft eine Feldeffekt-Halbleiteran-Ordnung mit Isolierschicht-Feldeffekttransistoren, die jeweils entsprechend der Kanallänge beabstandet angeordnete Source- und Draingebiete und dazwischen angeordnete isolierte Gate-Elektroden aufweisen, wobei wenigstens ein Isolierschicht-Feldeffekttransistor eine höhere Schwellenspannung hat als die übrigen.

Bei der Auslegung von integrierten Isolierschicht-Feldeffekt-Transistorschaltungen ging man bei den bisher üblichen geometrischen Verhältnissen davon aus, daß die für das Betriebsverhalten außerordentlich entscheidende Schwellenspannung derartiger Bauelemente unabhängig von den Bauelementabmessungen sei. Um demnach Isolierschicht-Feldeffekttransistoren mit verschiedenen Schwellenspannungen auf demselben Halbleiterplättchen herzustellen, mußten bisher zusätzliche Prozeßschritte eingeführt werden. Man brauchte 2. B. unterschiedlich stark dotierte Kanal-Gebiete (US-PS 34 17 464), verschiedene Gate-Dielektrika, verschieden dicke Gate-Isolierschichten, oder an unterschiedlichem Substratpotential liegende Substratbereiche, um unterschiedliche Schwellenspannungen bei Isolierschicht-Feldeffekttransistoren zu erzielen. Dazu waren jedoch in jedem Falle zusätzliche Prozeßschritte erforderlich, z. B. eine Ionenimplantation in den Kanal-Bereich usw. Auf der anderen Seite stellt die Schwellenspannung eines Isolierschicht-Feldeffekttransistors (FET) bei der Auslegung von integrierten Halbleiterschaltungen einen wichtigen Auslegungsparameter dar. Die Bedeutung der Schwellenspannung sei an folgendem Beispiel kurz erläutert. Benutzt man z. B. einen N-Kanal-FET als Schalter, so wird der Stromfluß zwischen Source und Drain nicht behindert, wenn die Gate-Spannung größer ist als die Schwellenspannung VT. Der Stromfluß wird aber unterbrochen, sobald die Gate-Spannung kleiner ist als VT. Jede Maßnahme, die ohne zusätzlichen Aufwand beim Herstellungsprozeß geeignet ist, die Schwellenspannung einzelner Isolierschicht-Feldeffekttransistoren in einem Schaltkreis zusätzlich zu beeinflussen, gibt demnach dem Schaltkreisingenieur einen zusätzlichen Freiheitsgrad beim Entwurf von integrierten Schaltkreisen. Es kann z. B. außerordentlich erwünscht sein, Isolierschicht-Feldeffekttransistoren mit verschiedenen Schwellenspannungen im gleichen zusammenhängenden Schaltkreis zu verwenden, so daß die Transistoren mit niedrigerer Schwellenspannung schon schalten, während die übrigen bei gleicher Gate-Spannung noch im Sperrzustand sein, sich aber bei weiter erhöhter Gate-Spannung zusätzlich einschalten.

Durch die Veröffentlichung im IBM Technical Disclosure Bulletin, Vol. 12, Nr. 9, Februar 1970, Seite 1391, ist es bereits bekannt, daß bei einer Verringerung der Kanallänge L so weit, daß sich die um das Source- bzw. Draingebiet ausbildenden Raumladungszonen im Kanal-Bereich überlappen, ein Absinken der Schwellenspannung einer derartigen Feldeffekttransistorstruktur beobachtet werden kann. Es wurde dort auch bereits vorgeschlagen, diesen »L-Effekt« zur Realisierung von zwei unterschiedlichen Schwellenspannungen für zwei verschiedene Feldeffekt-Bauelemente auf demselben Halbleitersubstrat auszunutzen. Im allgemeinen ist aber davon auszugehen, daß derartige Schwellenspannungsveränderungen aufgrund des L-Effektes prinzipiell die Anwendung von Feldeffekttransistoren mit derart kleinen Dimensionen begrenzen.

Der Erfindung liegt die Aufgabe zugrunde, eine weitere Maßnahme anzugeben, mittels derer ohne zusätzliche Prozeßschritte beim Herstellungsverfahren derartiger Isolierschicht-Feldeffekttransistoren die Schwellenspannung einzelner Transistoren des integrierten Schaltkreises in erwünschter Weise beeinflußbar ist. Eine weitere Aufgabe besteht darin, die durch den genannten L-Effekt bestimmte Anwendungsgrenze im Sinne einer weiteren Verkleinerung der Dimensionen von Isolierschicht-Feldeffekttransistoren nach unten zu verschieben. Ausgehend von einer Feldeffekt-Halbleiteranordnung der eingangs genannten Art wird diese Aufgabe dadurch gelöst, daß die Kanalbreite W des Isolierschicht-Feldeffekttransistors mit der höheren Schwellenspannung so klein ausgelegt ist, daß sich die Raumladungszone unter dem Gate nicht mehr unge-

stört von Randeinflüssen ausdehnen kann. Die Erfindung beruht auf der überraschend gemachten Feststellung, daß auch die Kanalbreite bei einer Verringerung unter die obengenannte Grenze eine Schwellenspannungsbeeinflussung zur Folge hat Diesen Effekt kann > man nun ebenfalls vorteilhaft ausnutzen, um ohne zusätzliche Prozeßschritte Isolie^richicht-Feldeffekttransistoren auf demselben Halbleitergrundkörper herzustellen, die unterschiedliche Schwellenspannungen aufweisen. Diese Festlegung eines W-Wertes fr.r die "i Kanalbrtite bedeutet dabei keine Einschränkung bezüglich des Impedanzwertes des jeweils geforderten Feldeffekttransistors. Wenn letztlich ein Feldeffekttransistor mit einem Wr/L-Verhältnis vorgeschrieben ist, wobei Wr die resultierende Kanalbreite und L die π Kanallänge bedeutet, läßt sich ein solcher Transistor aus der Nebeneinanderanordnung von mehreren Teiltransistoren mit einer durch die gewünschte Schwellenspannung festgelegten Kanalbreite Wbilden.

Eine weitere sehr wichtige Anwendung der Erfindung -'" besteht in der Möglichkeit, den im allgemeinen bei alleinigem Auftreten als störend anzusehenden L-Effekt durch den W- Effekt zu kompensieren. Wenn die Gate-Länge L so klein ist, daß der L-Effekt störend auftritt (VT-Erniedrigung) wird gemäß der Erfindung 2ϊ vorgeschlagen, die Gate-Breite W entsprechend klein zu machen, damit der IV-Effekt ebenfalls zur Auswirkung kommt. Dadurch läßt sich in gewissen Grenzen in vorteilhafter Weise ein Absinken der Schwellenspannung kompensieren. Besteht aber damit die Möglichkeit, 3d die Kanallänge L eines Feldeffekttranistors kiel·(er zu machen, weil man den damit verbundenen L-Effekt durch den in seiner Auswirkung gegenläufigen IV-Effekt kompensieren kann, lassen sich die Kanal-Bereiche von Feldeffekttransistoren in einer integrierten Schaltung i~> erheblich verkleinern, was bei dicht gepackten Anordnungen, z. B. Speichern, einen bedeutsamen Fortschritt darstellt. Darüber hinaus weisen derartige Bauelemente mit kleineren Kanallängen auch kürzere Schaltzeiten auf, so daß man beispielsweise Speicher mit kürzeren w Zugriffszeiten bauen kann.

Weitere Ausbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet

Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert Es zeigt

F i g. 1 eine Draufsicht (F i g. 1 A) sowie Schnittdarstellungen längs und quer (F i g. IC) zur Kanalzone bei einer üblichen Isdierschicht-Feldeffekttransistorstruktur,

Fig.2A und 2B Querschnitte durch einen N-Kanal-FET mit einer im Verhältnis zur Raumladungszonendicke im Gatebereich großen (Fig.2A) bzw. demgegenüber geringen (F i g. 2B) Kanalbreite,

F i g. 3A und 3B die Abhängigkeit der Schwellenspannung von der Kanalbreite in normierter sowie direkter Darstellung,

F i g. 4 eine unter Ausnutzung des W-Effektes aufgebaute Isolierschicht-Feldeffekttransistorstruktur in der Draufsicht (F i g. 4A) sowie in dei Schnittdarstellung (F i g. 4B) mit mehreren nebeneinander angeordneten Teiltransistoren,

F i g. 5A und 5B Darstellungen zur Erläuterung des L-Effektes sowie des W-Effektes,

F i g, 6 eine Darstellung zur Erläuterung der Kompensation des L-Effektes durch den VK-Effekt, und

F i g. 7 die Darstellung einer Isolierschicht-Feldeffekttransistorstruktur im Schnitt längs und quer zum Kanal, wie sie dem detailliert beschriebenen Ausführungsbeispiel zugrunde liegt

Zu den im folgenden erläuterten Figuren ist vorweg folgendes festzustellen. Aus Gründen der klareren Herausstellung des Erfindungsgedankens sind die gegenseitige Anordnung der Dotierungsgebiete sowie die Schichtdicken nicht maßstabsgetreu in der Zeicnnung wiedergegeben. Soweit es sich um Draufsichten auf derartige Halbleiteranordnungen handelt, wurde für die Zwecke der einfachen und übersichtlichen zeichnerischen Darstellung die den Halbleitergrundkörper bedeckende Isolierschicht als durchsichtig angenommen. Schließlich wird die Erfindung anhand von in einem P-Substrat ausgebildeten N-Kanal- Feldeffekttransistoren erläutert, wobei davon auszugehen ist, daß die erfindungsgemäßen Maßnahmen auch bei jeweils vertauschten Leitfähigkeitstypen der einen Feldeffekttransistor bildenden Dotierungsgebiete Anwendung finden können.

Anhand der Fig. IA bis IC soll zunächst für eine übliche N-Kana'-Feldeffekttransistorstruktur erläutert werden, wie der grundsätzliche Aufbau eines derartigen Isolierschicht-Feldeffekttransistors aussieht und entlang welcher Schnittlinien, die zur Erläuterung des L-Effer.-tes bzw. W-Effektes im folgenden herangezogenen Querschnittsdarstellungen vorgenommen sind. In F i g. 1A ist in einem Ausschnitt die Draufsicht auf einen N-Kanal-Feldeffekttransistor dargestellt. In dem P-dotierten Halbleitergrundmaterial bzw. -substrat 1 sind zwei N+ Dotierungsbereiche 2 und 3 in einem die Länge der Kanalzone bestimmenden Abstand L voneinander als Source- bzw. Draingebiete des betreffenden Feldeffekttransistors angeordnet. Wie aus den Fig. IBund 1C zu ersehen ist, ist das Substrat 1 von einer Isolierschicht 4 bedeckt, die im Bereich 5 zwischen dem Source- und Draingebiet 2 und 3 erheblich dünner ist als in den übrigen Bereichen. Der Bereich 5 der erheblich dünneren Isolierschicht wird auch der Gate-Bereich des Feldeffekttransistors genannt. Dieser Gate-Bereich wird von der Gate-Elektrode 6 bedeckt, wobei die Gate-Elektrode einen Metallisierungsbereich darstellt, der sich häufig etwas über das Source- und Draingebiet bzw. allgemein ausgedrückt, etwas über den Gate-Bereich hinaus erstreckt. An die schematisch angedeuteten Anschlüsse 7, 8 und 9 werden die zum Betrieb eines derartigen Feldeffekttransistors erforderlichen Betriebsspannungen für Source, Gate und Drain angelegt. Das Halbleitersubstrat 1 kann ebenfalls auf ein bestimmtes Potential gelegt werden.

Bei der Darstellung von FET-Strukturen stellt eine Schnittdarstellung entsprechend Fig. IB die üblichste Darstellungsform dar. Eine solche Schnittdarstellung läßt die Anordnung der im Halbleitersubstrat 1 vorgesehenen Source- und Draingebiete 2 und 3, ihren die Kanallänge L bestimmenden Abstand sowie die den Halbleitergrundkörper bedeckende Schichtenfolge mit ihren qualitativen Dickenverhältnissen gut erkennen. Zur Erläuterung der Erfindung, die sich auf den Geometrie-Effekt hinsichtlich der Kanalbreite W bezieht wird im folgenden jedoch des öfteren eine Querschnittsdarstellung entlang der Linie IC-IC von Fig. IA gewählt, wie sie in Fig. IC deshalb gesondert herausgestellt ist. Bei dieser etwas unüblichen Querschnittsdarstellung muß man sich deshalb stets der zugehörigen Draufsicht von Fig. IA bewußt sein, d.h. bei einer Darstellung entsprechend Fig. IC ist das Source-Gebiet 2 unterhalb der Zeichnungsebene und das Drain-Gebiet 3 oberhalb der Zeichnungsebene senkrecht zu dieser zu denken. Wie aus Fig. IC

hervorgeht, ist das Maß IVfür die Kanalbreite bestimmt durch den Abstand der Abstufungen der Isolierschicht 4 von der dicken zur dünnen Isolierschicht im Gate-Bereich.

In den F i g. 2A und 2B sind zwei Querschnittsdarstel- ~> lungen entsprechend Fig. IC dargestellt, anhand derer der in der Erfindung ausgenutzte W-Effekt erläutert werden soll. In Fig. 2A ist ein Querschnitt durch einen N-Kanal-FET mit großer Kanalbreite WX im Verhältnis zur Raumladungszonenbreite d\ dargestellt. Legt m man beispielsweise an die Gate-Elektrode 62 des in F i g. 2A dargestellte N-Kanal-FET eine positive Gate-Spannung an, so bildet sich unter dem Gate (im Bereich W1) eine Raumladungszone aus, die um so tiefer reicht, je größer die Gate-Spannung ist. Die untere Begren- H zungsünie dieser Raumiadungszone ist mit iO bezeichnet: physikalisch wird die Ladung der Raumladungszone durch innerhalb des P-Substrats 1 räumlich fest eingebaute negative Akzeptoren A dargestellt. Diese Raumladungszone kompensiert die elektrische Ladung, die sich bei der betreffenden Gate-Spannung auf dem Gate befindet. Bringt man durch eine erhöhte Gate-Sapannung mehr Ladung auf das Gate, so wird diese Ladung durch eine Vergrößerung der Raumladungszone kompensiert. Wird die Gate-Spannung so groß, daß die Schwellenspannung VT erreicht wird, so tritt eine starke Inversion auf, d. h. es entstehen bewegliche Elektronen E im Kanal, und der Transistor wird zwischen Source und Drain leitend. Eine noch stärkere positive Gate-Spannung bewirkt keine weitere Ausdehung der Raumiadungszone mehr, weil die zusätzlichen elektrischen Ladungen auf dem Gate nun durch zusätzliche bewegliche Elektronen E in dei Inversionsschicht kompensiert werden. Fig.2A sleih gerade den Fall dar. daß die Schwellenspannung VTO an der Gate-Elektrode 62 anliegt und damit die Inversion im Kanal auftritt.

Aus der in F i g. 2A für einen üblichen Feldeffekttransistor mit großer Kanalbreite Wl gezeigten Schnittdarstellung ist zu erkennen, daß sich die Raumladungszone ίο im eingentlichen Kanalbereich unter dem Gate-Bereich relativ gleichmäßig mit einer Dicke d\ ausbildet. Ebenso wie unter dem dünnen Oxyd bildet sich auch unterhalb der dicken Isolierschicht 42 eine Raumiadungszone aus. Sie erstreckt sich in die Tiefe d2\ die geringer ist als die Tiefe dl der Gate-Raumladungszone. Es kann festgestellt werden, daß beide Raumladungszonen bis auf die gegenüber der Kanalbreite Wl vernachlässigbaren Obergangsgebiete von der Tiefenerstreckung d 1 nach d 2 praktisch eben verlaufen. so

In F i g. 2B ist ein im wesentlichen gleicher Schnitt wie in F 1 g. 2A dargestellt bei dem der Transistor jedoch bezüglich seines Kanalgebietes so schmal ist daß die Form der RaumlaJungsione unter dem Gate-Bereich, d. h. dem Bereich mit erheblich dünnerer Isolierschicht entsprechend der Breite W2, durch Randeinflüsse gegenüber dem in Fig.2A gezeigten Fall gestört ist Jetzt verläuft die Raumladungszone, deren untere Begrenzung mit 10' bezeichnet ist, unter dem Gate gekrümmt. Diese Krümmung ist um so stärker, je enger das Gate (Maß W2) und je schmaler die Raumiadungszone unter der dicken Isolierschicht 42 (Maß t/2) verglichen mit der Eindringtiefe der Ranmladungszone unterhalb der dünnen Isolierschicht, d. h. dem emgentB-chen Gate-Bereich ist Es wurde nun gefunden, daß bei einer in Fig.2B dargestellten Form der Raumladungszone eine größere Schwellenspannung VTnötig ist um eine Inversion unter dem Gate-Bereich zu erzeugen.

verglichen mit der ungekrümmt sich ausbildenden Raumladungszone in einer FET-Anordnung mit demgegenüber großer Kanalbreite W1 (vgl. F i g. 2A).

In den Fig.3A und 3B ist das Ergebnis von näherungsweisen Berechnungen der Schwellenspannung als Funktion der Kanalbreite W dargestellt. Als wesentliche Parameter gehen dabei in die Rechnung ein das Verhältnis W/d\ und W/d2. W/d\ ist das Verhältnis der Kanalbreite W zur Dicke d 1 der Raumladungszone unter dem Gate. Dabei ist d\ die Dicke der Raumladungszone, die ein Feldeffekttransistor mit gleicher Gate-Dicke, Substratdotierung und Substratspannung jedoch großer Kanalbreite (entsprechend Fig.2A) beim Einsetzen der Inversion hätte. Fener ist W/c/2 das Verhältnis der Kanalbreite W zur Dicke c/2 der Raurniadiingszone unter der dicken Isolierschicht. Beide Parameter geben an, wie stark die Raumladungszone unter dem Gate durch Randeinflüsse gestört ist.

In Fig.3A ist die Abhängigkeit der Schwellenspannung von der Kanalbreite, gemessen in dimensionslosen Einheiten, dargestellt. Dabei bedeuten:

VTO = Schwellenspannung für einen entsprechenden FET mit großer Kanalbreile

¹PS = Bandverbiegung beim Einsetzen der star

ken Inversion bei einer Substratspannung von 0 Volt (gemessen gegen Source)

VFB = Flachbandspannung und

d1,d2 = Dickender Raumladungszonen unter dem Gate bzw. unter der dicken Isolierschicht

Fig. 3B zeigt eine entsprechende Darstellung wie Γ i g. 3A; es ist jedoch die Schwellenspannung VTdirekt in Abhängigkeit von der Kanalbreite W aufgetragen. Das Diagramm von F i g. 3B gilt für den speziellen Fall:

VT = IV
<PS = -VFB d\ = 1μ

Bei dem später im Test ausführlich erläuterten Ausführungsbeispiel ist die Bedingung S= — VFB etwa erfüllt durch die Werte ¹PS= 0,75 V und VFS= -0,8 V.

Aus den genannten Darstellungen ist ersichtlich, daß die Kanalbreite W bei großen Werten keinen Einfluß auf die sich ergebende Schwellenspannung des jeweiligen Feldeffekttransistors aufweist Das ist auch der Grund dafür, daß bei der Auslegung einer derartigen Halbleiterschaltung die für den Betrieb so wichtige Größe der Schwellenspannung als von den jeweiligen Geometrie-Verhältnissen unabhängig angesehen werden konnte. Es ist jedoch zu erkennen, daß bei Unterschreiten einer bestimmten Kanalbreite W die Schwellenspannung VT grundsätzlich nicht mehr als konstant angenommen werden kann, sondern sich mit abnehmender Kanalbreite erhöht Die erfindungsgemäß vorgeschlagene Maßnahme besteht nun gerade darin, diese Abhängigkeit der Schwellenspannung von der Kanalbreite auszunutzen, um bei mehreren an sich gleichartig hergestellten Feldeffekttransistoren durch unterschiedliche Auslegung der Kanalbreiten für diese Feldeffekttransistoren unterschiedliche Schwellenspannungen zu realisieren. Damit lassen sich Schaltkreise verwirklichen, bei denen Transistoren mit niedrigerer Schwellenspannung schon einschalten, während andere Feldeffekttransistoren bei gleicher Gate-Spannung noch sperren und sich erst bei einer weiter erhöhten Gate-Spannung zusätzlich einschalten. Wie später noch näher erläutert werden wird, kann die Ausnutzung des

IV-Effektes zudem in außerordentlich vorteilhafter Weise zur Kompensation des bei kleinen Kanallängen auftretenden und bisher meist als störend empfundenen »L-Effektes« benutzt werden, wodurch eine drastische Flächenverminderung derartiger Feldeffekttransistorstrukturen erreichbar ist.

Aus dem oben gesagten ergibt sich somit, daß man auf dem gleichen Halbleiterkörper Feldeffekttransistoren mit verschiedener Einsatz- bzw. Schwellenspannung herstellen kann, ohne daß zusätzliche Prozeßschritte eingeführt werden müssen. Die Auslegungsbedingung besteht lediglich darin, daß die Kanalbreite Wdes oder der betreffenden Feldeffekttransistoren so klein zu bemessen ist, daß sich die Raumladungszone unter dem Gate nicht mehr ungestört von Randeinflüssen bis zum Einsetzen der Inversion ausdehnen kann. Damit ist aber die Kanalbreite W festgelegt. Die Festlegung der Kanalbreite IV sieht nun zunächst wie eine Einschränkung der dem Schaltungsingenieur zur Verfügung stehenden Freiheitsgrade aus. wenn man berücksichtigt, daß insbesondere für den für das Betriebsverhalten ebenfalls wichtigen Impedanzwert des jeweiligen Feldeffekttransistors das Kanalbreite- zu Kanallängenverhältnis W/L maßgeblich ist. Aus dem letztgenannten Gesichtspunkt, daß nämlich in der Regel für einen FET das W/L-Verhältnis vorgegeben ist, könnte demnach die aus Gründen der Schwellenspannungsbeeinflussung festgelegte Größe der Kanalbreite W wie eine Einschränkung aussehen. Wie in den Fig.4A in der Draufsicht und 4B in einer Schnittdarstellung gezeigt ist. kann man jedoch in vorteilhafter Weise eine Anzahl η von schmalen Einzeltransistoren der jeweiligen Gate-Breite W nebeneinander anordnen, so daß der Gesamttransistor trotz der erzielbaren unterschiedlichen Schwellenspannung gegenüber anderen gleichzeitig hergestellten Feldeffekttransistoren die effektiv resultierende Kanalbreite Wr=TjIVaUfWeISt.

In Fig. 4A ist die Draufsicht auf einen Ausschnitt aus einer Halbleiteranordnung dargestellt, bei der der sich ergebende Feldeffekttransistor mit der resultierenden Kanalbreite Wr aus sieben Einzel-FETs mit jeweils schmalen Kanalbreiten W ausgelegten Einzeltransistoren zusammengesetzt ist. Wie aus 4A ersichtlich ist, sind in einem Siliciumsubstrat 14 im Abstand L gegeneinander angeordnete Dotierungsgebiete 24 und 34 als gemeinsame Source- bzw. Draingebiete vorgesehen. Die Source-, Gate- und Drainmetallisierungen sind mit 74, 64 und 94 bezeichnet. Dabei ist die Source-Metallisierung 74 mit dem Source-Dotierungsgebiet 24 am Kontaktloch 11 und die Drain-Metallisierung 94 mit dem Drain-Dotierungsgebiet 34 am Kontaktloch 12 elektrisch verbunden. Der Gesamttransistor ergibt sich demnach aus der Nebeneinanderanordnung von sieben Einzeltransistoren, deren Gatebereiche der Länge L und der jeweiligen Breite W durch die dünnen Bereiche 54 der Isolierschicht 44 gebildet sind (F i g. 4B). Ebenso wie die Source- und Drainmetallisierungen 74 und 94 ist auch die Gatemetallisierung 64 für den resultierenden Gesamttransistor gemeinsam, wobei allerdings nur die über den dünnen Isolierschichtbereichen 54 liegenden Flächenbereiche der Gatemetallisierung 64 den jeweiligen Kanalstrom beeinflussen können. Selbstverständlich ist das gewählte Ausführungsbeispiel mit sieben nebeneinander angeordneten Teiltransistoren nicht auf diese Zahl beschränkt Vielmehr ist bei einem -vorgegebenen Wr/L-Verhältnis durch L der Abstand des gemeinsamen Source- und Draingebietes 24 bzw. 34 festgelegt- Die Breite W des Gatebereichs eines Einzeltransistors bestimmt sich gemäß den obigen Ausführungen aus der gewünschten Schwellenspannung, so daß der geforderte VKr-Wert eine entsprechend mehrmalige Nebeneinanderanordnung derartiger Einzeltransistoren verlangt.

Es können demnach Feldeffekttransistoren mit zwei oder mehr verschieden großen, weitgehend beliebig wählbaren Schwellenspannungen im gleichen integrierten Schaltkreis- hergestellt werden, ohne daß dafür

ι» zusätzliche Prozeßschritte, wie z. B. Ionenimplantation, verschiedene Isolierschichtdicken im Gatebereich usw. nötig sind. Eine weitere außerordentlich vorteilhafte Anwendung des Erfindungsgedankens besteht darin, Schwellenspannungserniedrigungen bei sehr kleiner Kanallänge, d.h. den L-Effekt, zu kompensieren, Wie aus der eingangs erörterten Literatur bekannt ist, triit beim L-Effekt eine Erniedrigung der Schwellenspannung eines Feldeffekttransistors auf, sobald die Kanallänge L so klein wird, daß sich die Raumladungszonen

2« von Source und Drain unter dem Gate überlappen. Diese Verhältnisse sollen anhand von Fig. 5A dargestellt werden. Fig.5A stellt eine Querschnittsdarstellung entsprechend der vorher beschriebenen Schnittdarstellung von F i g. 1B dar. In einem Halbleitersubstrat 15 sind wiederum in einem Abstand L zwei entgegengesetzt zum Substrat 15 dotierte Gebiete 25 und 35 als Source- und Draingebiete eines Isolierschicht Feldeffekttransistors angeordnet. Der Halbleiterkörper ist im Gebiet zwischen Source und Drain von einer dünnen Isolierschicht 55 bedeckt, über der die Gate-Elektrode 65 angeordnet ist. Macht man die Kanallänge L nun so klein, daß sich die um das Source- und Draingebiet 25 bzw. 35 ausbildenden Raumladungszonen unter dem Gate überlappen, beobachtet man eine Erniedrigung der Schwellenspannung. Die Begrenzung der Raumladungszonen ist in Fig. 5A mit 50 bezeichnet. Dieser beobachtete L-Effekt ist meist sehr störend, weil Transistoren mit kleiner Kanallänge schon bei Gatespannungen leitend werden, bei denen sie eigentlich wie die Transistoren mit größerer Kanallänge gesperrt sein sollten. Andererseits kommt man im Zuge der zunehmenden Integration derartiger Halbleiteranordnungen nahezu zwangsläufig zu stets kleineren Kanallängen, so daß ein gewisser Mindestabstand L als physikalische Grenze derartiger Bestrebungen angesehen werden mußte. Man kann den L-Effekt dem Erfindungsgedanken entsprechend nun dadurch kompensieren, daß man in einem solchen Fall die Kanalbreite W dieser Transistoren so klein macht, daß die Ausbildung der Raumladungszone unter dem Gate durch Randeinflüsse erschwert wird, d. h. daß in diesen Fällen auch der eingangs geschilderte W-Effekt mit seiner gegenläufigen Auswirkung auf die Schwellenspannung zum Tragen kommt

Dem in Fig.5A dargestellten L-Effekt ist daher in F i g. 5B der TV-Effekt gegenübergestellt, d. h. es ist dort eine perspektivische Schnittdarstellung durch einen Feldeffekttransistor dargestellt, dessen Kanalbreite W ebenfalls so weit verringert ist, daß die sich unter dem Gate ausbildende Raumladungszone durch Randeinflüsse deformiert ist und zwar in einer gegenüber Fig.5A entgegengesetzten Krümmungsform. Bei der Kompensation des L-Effektes durch den W-Effekt darf man allerdings nicht ohne weiteres die Ergebnisse aus den Fig.3A und 3B übernehmen, weil diese unter der Annahme berechnet worden waren, daß die Raumladungszone unter dem Gate nur in TV-Richtung, nicht aber in L-Richtung gekrümmt ist Verkleinert man aber

Substratdotierung
Gate-Oxyddicke
Dickes Oxyd
Substratspannung
gegen Source
Drainspannung gegen
Source

Ν_Λ U Ui

5 χ ΙΟ" Atome/cm-· 50 nm 500 nm

VXS = -3V

VDS > OV

gleichzeitig L und W, so ist die Raumladungszone in zwei Richtungen gekrümmt. Die damit erzielten Ergebnisse, sind in F i g. 6 dargestellt. Die Kurve a zeigt die Abnahme der Schwellenspannung mit kleiner werdender Kanallänge L. Die Kurve b gilt für den Fall, daß nicht nur die Kanailänge L, sondern auch die Kanalbreite Win gleichem Maße geändert wird, so daß L— Wist. In diesem Fall nimmt die Schwellenspannung mit kleiner werdender Kanallänge nicht so schnell ab, wie bei der Kurve a. Es ist beispielsweise ersichtlich, daß der L/rfl-Wert am Punkt PX der a-Kurve bei Auswirkung des L-Effektes durch die teilweise Kompensation mittels des W-Effektes entsprechend dem Punkt P2 auf der fo-Kurve halbiert werden kann. Zusammenfassend kann man deshalb feststellen: Das Absinken der Schwellenspannung VT kann durch den L-Effekt in vorteilhafter Weise kompensiert werden, so daß man die Kanallänge L der Feldeffekttransistoren kleiner machen kann. Durch die Verkleinerung des Gates auf einem Halbleiterplättchen wird Platz gespart, was bei dichten Anordnungen, z. B. Speichern, ein außerordentlicher Vorteil ist.

Schließlich sind wegen der kleineren Kanallängen kürzere Schaltzeiten möglich, d. h. man kann z. B. Speicher mit kürzeren Zugriffszeiten aufbauen.

Im folgenden soll ein konkretes Ausführungsbeispiel unter Angabe von speziellen Werten für die jeweiligen Schichtdicken, Dotierungen und Betriebsspannungen erläutert werden. Zur Beschreibung wird auf die F i g. 7A und 7B bezug genommen, in denen Schnittdarstellungen längs und quer zum Kanal entsprechend den Fig. IB und IC dargestellt sind. In einem Siliziumsubstrat 71 der Akzeptordotierung Na = 5 χ ΙΟ¹⁵ Atome/cm³ sind im Abstand L die η-leitenden Source- und Draingebiete 72 und 73 eingebracht. Die Halbleiteranordnung ist bedeckt von einer Isolierschicht 74 der Dicke 500 nm, im Gatebereich 75 jedoch nur 50 nm dick ist. Als Gate-Elektrode 76 ist eine Aluminiummetallisierung vorgesehen. Es handelt sich demnach um einen N-Kanal-FET in einem Siliziumsubstrat mit folgenden Dimensionierungsangaben:

VTO = VFB + WS + (r_o._v/f„_vf„) V2c_Sl- ε,,-q

Setzt man hier neben den im obigen Ausführungsbei- 45 Um die Dicke der Raumladungszone dl unter dem spiel angegebenen Daten die üblichen Zahlen für dicken Oxyd auszurechnen, kann man zunächst aus der Silizium und Siliciumdioxyd ein, nämlich Formel

Wenn die Kanallänge L und die Kanalbreite W so groß sind, daß Randeinflüsse der Raumladungszonen von Source und Drain und vom dicken Oxyd keine Rolle für die Schwellenspannung spielen, d. h. beispielsweise Ζ,= 100μηι und Μ/=100μΐτι, dann läßt sich die Schwellenspannung VTO eines solchen Transistors nach den später angegebenen Formeln berechnen. Unter Zugrundelegung der obigen Daten ergibt sich VTO= 1 V (gemessen gegen Source). Die zugehörige Breite der Raumladungszone unter dem Kanal beträgt dann 1 μπι, vorausgesetzt, es sind keine elektrischen Ladungen im Gate-Oxyd vorhanden. Bei dieser Schwellenspannung von 1 V beträgt an solchen Stellen, wo das Gatemetall 76 das dicke Oxyd 74 überlappt die Raumladungszonendicke unter dem dicken Oxyd etwa 0,5 μηι, d. h.,

VTO = 1V
d\ — 1 μΐη

c/2 = 0,5 μίτι.

Mit diesen Daten lassen sich nun die Schwellenspannungen bei kleineren Kanalbreiten aus dem Diagramm von F i g. 3B entnehmen. Will man demnach in dem gleichen Schaltkreis Feldeffekttransistoren mit einer Schwellenspannung von 1 V und von 1,6 V vorsehen, so müssen die Feldeffekttransistoren mit Schwellenspannung IV eine Breite νν=2μιη haben, während die Transistoren mit VT= 1,6 V eine Kanalbreite von etwa 0,5 μΐΏ haben müssen.

Für die Berechnung des obigen Ausführungsbeispiels wurde folgende Rechnung durchgeführt. Es gilt:

20

25

Flachbandspannung
Bandverbiegung bei
starker Inversion
(Substratspannung
ÖV)

elektrische
Elementarladung
Influenzkonstante
des Vakuums
Dielektrizitätskonstante des Oxids
Dielektrizitätskonstante des Siliziums

VFB = 0,8 V VTO + VSX = VFB + Wt +

/d

50 WlV ^TX

V2E_sre_ogN_AWt

Box

Bs

= 0,75 V

= 1,6 XlO-¹⁹COuL

= 8,86xlO-¹⁴F/cm

= 3,9

= 11,7 die bei der Gatespannung VTO vorliegende Bandverbiegung <ψί unter dem dicken Oxyd ausrechnen zu <yjf=0,53 V.
Mit Hilfe der B and verbiegung tpf ergibt sich dann dl

aus

-Ψ-

^εSi Zq un~t

60

so ergibt sich (mit VSX= - VXS= 3 V) eine Schwellenspannung VTO von etwa 1 V.

Entsprechend läßt sich die Dicke der Raumladungszone unter dem Gate aus der Beziehung

dl = V2{c_s - S₀Iq - NJ(FS+ VSX)
ausrechnen, und man erhält d 1 = 1 um. Obwohl die Erfindung in den Ausführungsbeispielen anhand von N-Kanal Isolierschicht-Feldeffekttransistoren erläutert -wurde, ist sie jedoch darauf nicht beschränkt Sie kann gleichermaßen auf P-Kanal Transistoren Anwendung finden. Soweit die Erstellung einer minimalen Gatebreite W an die Grenzen der photolithographischen Technik stößt, können zur Erzielung eines sehr kleinen !^Wertes in dem

Halbleitersubstrat seitliche Dolierungsgebietc eingebracht werden, deren Abstand sehr klein gemacht werden kann, vgl. z. B. IBM Technical Disclosure Bulletin Vol. 14 No. 1, Juni 1971, Seite 191 oder DE-OS 20 44 792. Weiterhin kann es vorteilhaft sein, die Source- und Draingebicte keilförmig auszulegen, wobei die Abstände der Keilspitzen die Kanallänge L bestimmen. Dabei läßt sich in vorteilhafter Weise ausnutzen, daß die sich um eine derartige keilförmige Struktur ausbildenden Raumladungszonen im Bereich

der Keilspitze einen geringeren Abstand dazu aufweisen, als an den Keilflanken. Man kommt damit zu Strukturen mit einem sehr kleinen L-Wert, bei dem der /.-Effekt erst bei erheblich kleineren L-Abmessungen auftritt. Aber selbst wenn man zu diesen kleineren Ζ,-Werten bei einer derartigen keilförmigen Struktur übergehl, läßt sich die oben erwähnte Kompensation durch den W- Effekt zusätzlich ausführen, so daß insgesamt außerordentlich flächensparende, d. h. hoch integrierte Halbleiteranordnungen möglich erscheinen.

u 4 Blall Zeichnungen

Claims

Patentansprüche:

1. Feldeffekt-Halbleiteranordnung mit Isolierschicht-Feldeffekttransistoren, die jeweils entsprechend der Kanallänge L beabstandet angeordnete Source- und Draingebiete und dazwischen angeordnete isolierte Gate-Elektroden aufweisen, wobei wenigstens ein Isolierschicht-Feldeffekttransistor eine höhere Schwellenspannung hat als die übrigen, iu dadurch gekennzeichnet, daß die Kanalbreite Wdes Isolierschicht-Feldeffekttransistors mit der höheren Schwellenspannung so klein ausgelegt ist, daß sich die Raumladungszone unter dem Gate nicht mehr ungestört von Randeinflüssen ausbilden i> kann.

2. Feldeffekt-Halbleiteranordnung nach Anspruch ■i, dadurch gekennzeichnet, aaß ein Isolierschicht-Feldeffekttransistor mit einem vorgegebenen resultierenden Wert der Kanalbreite Wr aus der Nebeneinanderanordnung von η Teiltransistoren mit der jeweiligen Kanalbreite W gemäß der Beziehung Wr= η · Umgebildet ist.

3. Feldeffekt-Halbleiteranordnung nach Anspruch

2, dadurch gekennzeichnet, daß die π Teiltransistoren ein gemeinsames Source- und/oder Draingebiet sowie eine gemeinsame Gate-Metallisierung aufweisen, wobei die Gate-Metallisierung unterschiedlich dicke Isolierschichtbereiche bedeckt, und unter den von der Gate-Metallisierung bedeckten dünnen Isolierschichtstreifen die schmalen Kanalbereiche der Teiltransistoren vorgesehen sind.

4. Feldeffekt-Halbleiteranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Schwellenspannungsbeeinflussung aufgrund eines J5 sehr kleinen Wertes für die Kanallänge L durch eine Verringerung auch des Kanalbreitenwertes W zumindest teilweise kompensiert ist.

5. Feldeffekt-Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Kanalbereich bezüglich seiner Breite VK durch beabstandete seitlich in das Kanalgebiet hineinreichende Dotierungsgebiete begrenzt ist.

6. Feldeffekt-Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die zu einem Isolierschicht-Feldeffekttransistor gehörenden Source- und Draingebiete keilförmig ausgebildet und die jeweiligen Keilspitzen sich im Abstand L entsprechend der Kanallänge gegenüberstehend angeordnet sind.