DE2337070A1

DE2337070A1 - Mehrphasige logische schaltung mit komplementaeren misfets

Info

Publication number: DE2337070A1
Application number: DE19732337070
Authority: DE
Inventors: Yoshikazu Hatsukano; Tokio Kodaira; Kosei Nomiya; Shuichi Torii
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1972-08-25
Filing date: 1973-07-20
Publication date: 1974-03-21
Also published as: GB1384830A; CH567840A5; NL7309964A; FR2197278A1; FR2197278B1; IT993007B; JPS4940851A

Description

Priorität: 25. August 197?-, Japan. Nr. 8'+574

Mehrphasige logische Schaltung mit komplementären MISFETs

Die Erfindung bezieht sich auf eine mehrphasige logische Schaltung, die mit komplementären MISFETs (Metallisolator-Halbleiter-Feldeffekttransistoren, die auch als Feldeffekttransistoren mit isolierter Gate-Elektrode oder abgekürzt als IGFETs bezeichnen v/erden) arbeiten, und betrifft insbesondere eine mehrphasige logische Schaltung, bei der die Anzahl der verwendeten Transistoren verringert ist.

Generell ist als eine der logischen Schaltungen, die aus MISFETs, typischer Weise aus MOSFETs (Metalloxid-Halbleiter-Feldeffekttransistoren), aufgebaut sind, eine komplementäre MOS-Logikschaltung (C-MOS-Logikschaltung), in der MOSFETs mit P-Kanal und mit N-Kanal kombiniert sind, besonders hervorzulieben.

Im Vergleich mit logischen Schaltungen, die mit Einkanal-MOSFETs (S-MOS) arbeiten, d.h. die aus HOSFETs mit Kanälen des gleichen Leitungstyps aufgebaut sind, v;eist die C-MOS-Logikschaltung Vorteile wie geringeren Leistungsverbrauch und höheres Ausgangspotential auf. Praktische Verwendung finden derartige Schaltungen in elektronischen Armbanduhren und ähnlichen Einrichtungen, bei denen der erstere Gesichtspunkt des geringeren Leistungsbedarfs besonders wichtig ist.

A O 9 B i 2 i 1 Ü 9 U

In Fig. 5 sind die Grundschaltungen der C-MOS-Logikschaltung gezeigt.

Ein gewichtiger Nachteil der dort gezeigten C-MOS-Logikschaltungen besteht darin, daß relativ zu der Anzahl der Eingänge viele Transistoren benötigt werden. So erfordert die NAND-Schaltung in Fig. 5A doppelt so viele Transistoren als sie Eingänge hat. In ähnlicher Weise sind für die NOR-Schaltung der Fig. 5b doppelt so viele Transistoren wie Eingänge nötig. Dagegen kommt die S-MOS-Logikschaltung mit einer Anzahl von Transistoren aus, die nur um eins größer ist als die Anzahl der Eingänge.

Als v/eiterer wichtiger Nachteil der C-MOS-Logikschaltung ist zu erwähnen, daß bei Aufbau der Schaltung inform einer integrierten Halbleiterschaltung die von den Schaltungselementen beanspruchte Fläche groß v/ird. Dies kommt daher, daß ein Halbleitersubstrat (die zweite Gate-Elektrode) entweder des MOSFETs rait P-Kanal oder des mit N-Kanal so geformt sein muß, daß es von dem des jeweils anderen MOSFETs elektrisch isoliert ist. Beispielsweise erfordern es in den NAND- und NOR-Scha1-tungen nach Fig. 5a bzw. 5b die P-Kanal-Transistoren T41 bis T43 bzw. T51 bis T53, daß ihre zweiten Gate-Bereiche von denen der N-Kanal-Transistoren T44 bis T46 bzw. T54 bis T56 elektrisch isoliert sind.

Es ist also zu sagen, daß die grundsätzlichen C-MOS-Logikschaltungen gemäß Fig. 5A und 5B viele Transistoren mit jeweils elektrisch isolierter zweiter Gate-Elektrode erfordern, so daß der Platzbedarf der Transistoren beachtlich groß wird.

Der Erfindung liegt die Aufgabe zugrunde, eine C-MOS-Logikschaltung zu schaffen, die mit einer geringeren Anzahl von Transistoren auskommt. Ferner gehört es zur Aufgabe der Erfindung, eine solche Schaltung vorzusehen, bei der der

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Platzbedarf in einer integrierten-Halbleiterschaltung gering gemacht werden kann. Eine derartige Schaltung soll dabei so beschaffen sein, daß keine Ladungsteilung zwischen einer Lastkapazität und der parasitären Kapazität eines Eingangstransistors auftritt, wie sie an sich mit der Lösung der obigen Aufgabe einhergeht.

Bei der erfindungsgemäßen C-MOS-Logikschaltung sind ein MOSFET mit P-Kanal und ein MOSFET mit N-Kanal in Serie mit einem logischen Schaltungsblock für einen bestimmten logischen Ausdruck zwischen die beiden Klemmen einer Energiequelle eingeschaltet. Die P-Kanal- und N-Kanal-MOSFETs werden von einem ersten Taktimpuls ausgesteuert. Zwischen dem logischen Schaltungsblock und einer Ausgangsklemme der C-MOS-Logikschaltung oder zwischen dem Verbindungspunkt des logischen Schaltungsblocks mit dem P-Kanal-MOSFET und der Ausgangsklemme wird zu Zeiten des ersten Taktimpulses und eines von diesem phasenverschiedenen zweiten Taktimpulses ein Strompfad hergestellt.

Die Erfindung wird in der nachstehenden Beschreibung bevorzugter Ausführungsbeispiele anhand der Zeichnungen im· einzelnen erläutert; in den Zeichnungen zeigen'

Fig. 1 und 2 erfindungsgemäße C-MOS-Logikschaltungen;

Fig. 3 ein Schaltbild für den Fall, daß die Schaltung nach Fig. 1 bei einem dynamischen Vierphasen-Schieberegister angewendet wird;

Fig. 4 ein Impulsdiagramm der in den Schaltungen nach Fig. 1 bis 3 verwendeten Taktimpulse; und

Fig. 5a und 5b (auf die schon Bezug genommen wurde)

die Grundschaltungen der C-MOS-Logikschaltung.

Bei der in Fig. 1 gezeigten C-MOS-Logikschaltung sind mit T4 bis T6 MOSFETs mit N-Kanal bezeichnet, die einen den Ic-

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gischen Ausdruck Vout = VA.VB+VC erfüllenden logischen Schaltungsblock LB1 bilden.

Zwischen einer Lastkapazität CL und einer Energiequelle VDD ist ein Transistor T1 mit P-Kanal eingeschaltet, während zwischen dem logischen Schaltungsblock LB1 und einer Erdklemme ein Transistor T3 mit N-Kanal liegt. Die beiden Transistoren T1 und T3 werden von einem in Fig. 4 gezeigten Taktimpuls 01 ausgesteuert.

Zwischen der Lastkapazität CL und dem logischen Schaltungsblock LB1 liegt ferner ein Transistor T2 mit P-Kanal, der von einem in Fig. 4 gezeigten Taktimpuls 01+2' ausgesteuert wird. Anstelle der Aussteuerung des Transistors T2 mit dem Taktimpuls 01+2 ist es auch möglich, einen weiteren Transistor mit P-Kanal parallel zu dem Transistor T2 zu schalten und die jeweiligen Transistoren durch einen Taktimpuls 01 bzw. einen Taktimpuls 02 auszusteuern, die gemäß Fig. 4 in ihrer Phase voneinander verschieden sind. In federn Fall wird zwischen der Lastkapazität CL und dem logischen Schaltungsblock LB1 während einer Zeitspanne t1+t2 gemäß Fig. 4 ein Strompfad hergestellt. Ferner ist es auch möglich, dem Kanal des Transistors T2 den N-Leitungstyp zu geben und diesen N-Kanal-Trans is tor mit dem invertierten Signal 01+2 des Taktimpulses 01+2 auszusteuern.

Von den oben beschriebenen Transistoren sind diejenigen mit P-Kanal mit ihren zweiten Gate-Elektroden an die Spannungsquelle VDD angeschlossen, während die Transistoren mit N-Kanal mit ihren zweiten Gate-Elektroden geerdet sind (was in Fig. 1 nicht gezeigt ist). Selbst dann, wenn in dem Ausführungsbeispiel nach Fig. 1 der logische Schaltungsblock LB1 aus Transistoren mit P-Kanal aufgebaut wird läßt sich das grundsätzliche Ziel der Erfindung, die Anzahl der Transistoren in der C-MOS-Logikschaltung zu reduzieren,verwirklichen.

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In diesem Fall ist es für den logischen Schaltungsblock LB1 jedoch erforderlich, daß der Anzahl der Eingänge entsprechende Transistoren mit elektrisch isolierter zweiter Gate-Elektrode vorgesehen sind. Der Platzbedarf des logischen Schaltungsblocks wird daher groß.

Die generelle Arbeitsweise der so aufgebauten C-MOS-Logikschaltung wird im folgenden erläutert.

Da gemäß Fig. 4 der Taktimpuls 01 während der Zeitperiode ti auf "O" (einem negativen Potential) liegt, ist der Transistor T1 mit P-Kanal leitend. Der Transistor T3 mit N-Kanal ist während dieser Periode nicht-leitend, so daß die Lastkapazität CL unabhängig von den Werten der Eingangssignale VA bis VC vor-aufgeladen wird. Da während der betrachteten Zeitperiode ti auch der Taktimpuls 01+2 auf "0" liegt, ist der P-Kanal-Transistor T2 leitend, so daß sich die parasitären oder Verbindungs-Kapazitäten der Transistoren T4 bis T6 in Abhängigkeit von den Werten der jeweiligen Eingangssignale VA bis VC aufladen. Ist beispielsweise der Transistor T4 während dieser Zeitperiode leitend, so laden sich die Kapazität an der Source-Verbindung des Transistors T4 und die Kapazität an der Drain-Verbindung des Transistors T5 auf.

Da der Taktimpuls 01 während der darauffolgenden Zeitperiode t2 auf "1" liegt, wird der Transistor T1 mit P-Kanal nichtleitend, während der Transistor T3 mit N-Kanal leitend wird. Da andererseits der Taktimpuls 01+2 auch während dieser Periode auf "0" liegt, bleibt der Transistor T2 mit P-Kanal im leitenden Zustand. Daher hängt es von den Werten der Eingangssignale VA bis VC während dieser Periode t2 ab, ob die in der Lastkapazität CL gespeicherten Ladungen entladen werden. Mit anderen Worten heißt dies, daß das von den Werten der Eingangssignale VA bis VC abhängige Ausgangssignal Vout = VA.VB+VC zum erstenmal während dieser Zeitspanne an einer Ausgangs-

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klemme auftritt.

Im Folgenden sollen die Funktionen der P-Kanal-Transistoren T1+T2 sowie des N-Kanal-Transistors T3 beschrieben werden.

Der Transistor T1 dient dazu, die Lastkapazität CL vor-zuladen. Diese Vor-Aufladung bildet einen im Voraus ablaufenden Arbeitsschritt zur Bestimmung der Ladungsmenge der Lastkapazität CL durch die Eingangssignale VA bis VC.

Der Transistor T2 bildet einen Ladungspfad zum Aufladen der parasitären Kapazitäten innerhalb des logischen Schaltungsblocks LB1 während der gleichen Zeitspanne, in der die Lastkapazität CL1 vorgeladen wird, sowie einen Entladungspfad für den Fall der darauffolgenden Bestimmung der Ladungsmenge der Lastkapazität CL durch die EingangsSignale VA bis VC. Der Transistor T2 dient ferner dazu, Eingang und Ausgang, d.h. den logischen Schaltungsblock LB1 und die Lastkapazität CL, nach der Bestimmung der Ladungsmenge der Lastkapazität CL durch die EingangsSignale VA bis VC zu trennen.

Der Grund, aus dem die parasitären Kapazitäten innerhalb des logischen Schaltungsblocks LB1, wie oben erwähnt, vor-aufgeladen werden, besteht darin, zu verhindern, daß zwischen der Lastkapazität CL und den parasitären Kapazitäten eine Ladungsteilung erfolgt, die den Pegel des Ausgangssignals Vout absenken würde. Ist beispielsweise im Falle der Aussteuerung des Transistors T2 lediglich durch den Taktimpuls 02 nur der Transistor T4 innerhalb des logischen Schaltungsblocks LB1 leitend, so vermindert sich das Ausgangspotential Vout während der Periode t2 auf den Viert CL.VDD/(CL+CS), wobei CS die Summe zwischen der Kapazität an der Source-Verbindung des Transistors T4 und der Kapazität an der Drain-Verbindung des Transistors T5 ist.

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In ähnlicher Weise sind der logische Schaltungsblock LB1 und die Lastkapazität CL aus dem Grund voneinander getrennt, daß die oben genannte Ladungsteilung vermieden wird. Sind beispielsweise sämtliche Eingangstransistoren T4 bis T6 in den Zeitperioden ti und t2 nicht-leitend und ändern sich die Eingangssignale in der darauffolgenden Periode so, daß der Transistor T4 leitend wird, so vermindert sich das Ausgangspotential Vout auf den Wert CL.VDD/(CL+CS).

Der Transistor T3 dient dazu, daß dann, wenn die Transistoren T1 und T2 leitend sind, kein Gleichstrom durch die diese Transistoren enthaltende Serienschaltung fließen kann, während im wesentlichen nur die Ladeströme durch die Schaltung hindurchgelassen v/erden.

Wie oben beschrieben läßt sich bei dem vorliegenden Ausführungsbeispiel die C-MOS-Logikschaltung so aufbauen, daß zusätzlich zu den der Anzahl der Eingänge entsprechenden Eingangstransistoren T4 bis T6 nur drei weitere Transistoren verwendet werden, von denen T1 zur Vor-Aufladung der Lastkapazität CL, T2 zur Vor-Aufladung der parasitären Kapazitäten der Eingangstransistoren, zur Bildung des Entladungsweges für die Lastkapazität und zur Trennung von Eingang.und. Ausgang, sowie T3 zur Unterdrückung von Gleichstrom dient. Selbst wenn die Anzahl der Eingänge wächst, steigt die Anzahl der Transistoren nur um den Zahlenwert des Zuwachses. Dabei brauchen nur die beiden Transistoren T1 und T2 die isolierten zweiten Gate-Elektroden aufzuweisen. Dies gilt auch dann, wenn die Anzahl der Eingänge wächst, so daß der Platzbedarf der logischen Schaltung in integrierter Schaltungsbauweise klein gemacht werden kann.

Gemäß dem in Fig. 2 gezeigten weiteren Ausführungsbeispiel wird die C-MOS-Logikschaltung durch gewisse Modifizierungen der Schaltung nach Fig. 1 erreicht, wobei die Schaltung nach

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Fig. 2 sich von dem vorhergehenden Ausführungsbeispiel dadurch unterscheidet, daß der Transistor T2, der Eingang und Ausgang voneinander trennt, durch einen Übertragungstransistor T12 (mit Übertragungs-Gate) ersetzt ist, der zwischen dem Verbindungspunkt zwischen einem logischen Schaltungsblock LB2 und einem Lasttransistor T11 einerseits sowie der Lastkapazität CL andererseits eingeschaltet ist. Die grundsätzliche Arbeitsweise ist jedoch die gleiche wie bei der Schaltung nach Fig. 1, so daß sich die erneute Beschreibung der Arbeitsweise erübrigt.

Fig. 3 zeigt eine Schaltung, bei der C-MOS-Logikschaltungen gemäß Fig. 1 in Kaskade geschaltet sind. Als Beispiel ist ein vierphasiges dynamisches Schieberegister gezeigt. Bei der Schaltung nach Fig. 3 ist die Arbeitsweise der einzelnen C-MOS-Logikschaltungen in dem Schaltungsteil der ersten Stufe und in dem der zweiten Stufe gleich der Arbeitsweise der Schaltung nach Fig. 1. Die jeweiligen logischen Schaltungen werden jedoch von unterschiedlichen Taktimpulsen gesteuert, und die jeweiligen Arbeitsvorgänge erfolgen zu unterschiedlichen Zeiten. Beispielsweise erfolgt die Vor-Aufladung der Lastkapazität CL in der logischen Schaltung der ersten Stufe während der Zeitperiode ti und in der logischen Schaltung der zweiten Stufe während der Zeitperiode t3«

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Claims

Patentansprüche

1; Mehrphasige logische Schaltung mit komplementären MISFETs (Metallisolator-Halbleiter-Feldeffekttransistoren), gekennzeichnet durch einen von mindestens einem MISFET (T4...T6) gebildeten, einen bestimmten logischen Ausdruck erfüllenden logischen Schaltungsblock (LB1), einen zwischen eine Ausgangsklemme (Vout) der mehrphasigen logischen Schaltung und eine erste Klemme (VDD) einer Energiequelle eingeschalteten MISFET (T1) mit einem Kanal eines bestimmten Leitungstyps, einen zwischen dem logischen Schaltungsblock (LB1) und einer zweiten Klemme (Erde) der Energiequelle eingeschalteten MISFET (T3) mit einem Kanal des entgegengesetzten Leitungstyps, wobei die letztgenannten beiden MISFETs (T1, T3) von einem ersten Taktimpuls (01) aussteuerbar sind, sowie eine Einrichtung (T2), die zwischen dem logischen Schaltungsblock (LB1) und der Ausgangsklemme (Vout) während der Zeitperioden des ersten Taktirapulses (01) und eines davon phasenverschiedenen zweiten Taktimpulses einen Strompfad bildet.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Strompfad-Einrichtung von einem MISFET (T2) gebildet wird, der einerseits an den logischen Schaltungsblock (LB1) und andererseits an den Verbindungspunkt zwischen dem MISFET (T1) mit dem Kanal des einen Lei-

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tungstyps und der Ausgangsklemme (Vout) angeschlossen ist (Fig. 1).
3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Strompfad-Einrichtung von einem MISFET (T12) gebildet ist, der einerseits an den Verbindungspunkt zwischen dem logischen Schaltungsblock (LB2) und dem MISFET (T-11) mit dem Kanal des einen Leitungstyps und andererseits an die Ausgangsklemme (Vout) angeschlossen ist (Fig. 2).
4. Schaltung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch eine in Kaskade nachgeschaltete v/eitere mehrphasige logische Schaltung, wobei ein Eingang des logischen Schaltungsblocks (LB4) einer Stufe an die Ausgangsklemme der logischen Schaltung der vorausgehenden Stufe angeschlossen ist und die beiden MISFETs (T31, T33) der besagten einen Stufe von einem Taktimpuls (03) aussteuerbar sind, das gegenüber dem Aussteuerimpuls (01) der beiden MISFETs (T21, T23) der vorausgehenden Stufe phasenverschoben ist (Fig.3).

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