DE2322931C2

DE2322931C2 - Koppelblock für datenverarbeitende Anlagen, insbesondere Fernmeldeanlagen

Info

Publication number: DE2322931C2
Application number: DE2322931A
Authority: DE
Inventors: Claude Paris Athenes; Pierre Charransol; Jacques Hauri
Original assignee: International Standard Electric Corp
Current assignee: International Standard Electric Corp
Priority date: 1972-05-09
Filing date: 1973-05-07
Publication date: 1983-12-01
Also published as: US3891807A; FR2184155A5; GB1415919A; DE2322931A1; AU5543973A; BE799269A; ES414529A1; IT987130B

Description

Die Erfindung betrifft einen Koppelblock in Form einer integrierten Schaltung mit Koppelblockeingängen, Koppelblockausgängen und je einem steuerbaren Koppelglied zwischen jedem Koppelblockeingang und jedem Koppelblockausgang für datenverarbeitende Anlagen, insbesondere Fernmeldeanlagen.

Ein derartiger Koppelblock kann auch insbesondere in Fernsprechvermittlungsanlagen angewendet werden, die im Zeitmultiplexbetrieb und mit Impulscodemodulation arbeiten. Am Eingang einer solchen Vermittlungsanlage werden die von belegten Leitungen (d. s. Leitungen, von denen Anrufe ausgehen oder auf denen gesprochen wird) stammenden Signale mit einer Frequenz von 8 kHz abgetastet. Jedes Abtastergebnis wird in ein Codezeichen aus 8 Bits umgesetzt. Jedes Codezeichen wird über 8 Adern innerhalb eines sehr kurzen Zeitabschnitts parallel übertragen, wobei ein solcher Zeitabschnitt einen Zeitkanal bildet. Es ist auf diese Weise möglich, beispielsweise 256 Kanäle auf einer Zeitmultiplexleitung zu betreiben. Die Dauer zwischen dem Auftreten zweier aufeinanderfolgender Codezeichen desselben Kanals kann dabei 125 ^is betragen, während der jedem Kanal zugeordnete Zeitabschnitt (Zeitlage) dann eine Dauer von etwa ns hat. Eine ankommende Multiplexgruppe verarbeitet die von 256 Leitungen kommenden Signale. Eine entsprechende abgehende Multiplexgruppe verarbeitet die für diese 256 Leitungen bestimmten Signale.

In der Vermittlungsstelle befinden sich im allgemeinen mehrere ankommende und mehrere abgehende Multiplexgruppen. Im wesentlichen kommt es darauf an, daß die auf einem Zeitkanal einer Multiplexgruppe auftretenden Codezeichen über irgendeinen Zeitkanal einer beliebigen Multiplexgruppe zurückgegeben werden können. Dabei werden Verbindungen im Raumvielfach (Verbindungen zwischen den Gruppen) und auch Verbindungen im Zeitvielfach (Verbindungen innerhalb eines Kanals) hergestellt. Diese Verbindungen werden mittels eines Koppelfeldes hergestellt, welches Speicher und Raumvielfachschalter aufweist. Dieses Koppelfeld kann beispielsweise ein Raumvielfach-Zeitvielfach-Raumvielfach-Typ sein. Ein Verbindungsweg zwischen einem ankommenden Kanal einer ersten Leitung und einem abgehenden Kanal einer zweiten Leitung verläuft über zwei Raumvielfachschalter und einen zwischen diesen Raumvielfachschaltern angeordneten Speicherplatz. Über diese Schalter hat der Speicherplatz Zugang zu ankommenden Multiplexgruppen bzw. zu abgehenden Multiplexgruppen.

Die in einer solchen Anlage benutzten Raumvielfachschalter sind notwendigerweise mit elektronischen Mitteln aufgebaut, da etwa alle 500 ns eine Verbindung hergestellt werden muß.

Es ist selbstverständlich erwünscht, daß diese Schalter eine gedrängte Bauweise haben, wodurch eine höhere Operationsgeschwindigkeit erreicht werden kann, daß

die Schalter ferner eine kleine Wärmeverlustleistung haben, die diese gedrängte Bauweise ermöglicht, und daß selbstverständlich der Preis dieser Schalter se niedrig wie möglich ist

Es sind Multiplexer bekannt, die integrierte Schaltungen aus Feldeffekt-Komponenten benutzen. Ein solcher Multiplexer hat sechzehn Eingänge und einen Ausgang. Ein durch ein 4-Bit-Codezeichen gekennzeichneter Eingang der sechzehn Eingänge kann mit dem einzigen Ausgang während einer sehr kurzen Zeitspanne verbunden werden. Es sind auch Multiplexer mit einem Eingang und sechszehn Ausgängen bekannt. Obwohl eine solche Lösung nicht ohne Interesse ist, ist sie nicht besonders gut an die Bedürfnisse der Vermittlungsanlage angepaßt. Insbesondere ist nachteilig, daß zwei Arten von Schaltungen, nämlich Multiplexer und Demultiplexer, für den Eingangsraumvielfachschalter und den Aufgangsraumvielfachschalter benutzt werden müssen. Darüber hinaus ist die Anzahl der 7uleitungen (sechzehn Eingänge, ein Ausgang, vier Eingänge für die codierte Kennung des Vermittlungseingangs, Eingänge für die Stromversorgung) im Vergleich zu den von einer Schaltung durchgeführten Schaltfunktionen verhältnismäßig hoch, so daß auch zahlreiche Kontaktierungen erforderlich sind. Die Benutzung eines Multiplexers oder eines Demultiplexers mit weniger als sechzehn Anschlüssen kann außer Betracht bleiben, weil die Kosten pro Koppelpunkt dann ungewöhnlich ansteigen würden.

Hieraus geht hervor, daß ein elektronischer Koppelblock, vorzugsweise in der Form einer integrierten Schaltung mit Feldeffekt-Kornponenten, die gewünschten Merkmale der Operationsgeschwindigkeii, der gedrängten Bauweise, des geringen Stromverbrauchs und der verhältnismäßig niedrigen Kosten ermöglicht.

Ein Koppelblock der eingangs genannten Art ist bereits vorgeschlagen worden (französische Patentanmeldung 71 43 195). Dieser Koppelblock weist acht Eingänge und acht Ausgänge auf und kann ein ein- oder mehrstufiges Raumkoppelvielfach verkörpern. Wenn auch die Benutzung mehrerer Koppelstufen bei einer vorgegebenen Anzahl von Eingängen und Ausgängen die Verminderung der Anzahl der Koppelpunkte ermöglicht, so steigt doch die Anzahl der miteinander zu verbindenden Koppelblöcke und damit die Übertragungszeit an. Bei dem vorgeschlagenen Koppelblock nimmt die Informationsübertragung zwischen dem Eingang und dem Ausgang bereits mehr als die Hälfte der Kanalzeitlage ein. Es ist deshalb ausgeschlossen, daß die Übertragung über mehrere Koppelstufen dieses Typs innerhalb einer solchen Kanalzeitlage erfolgt, so daß der vorgeschlagene Koppelblock nur in einstufiger Ausführung praktisch verwendet werden kann

Die Aufgabe der Erfindung besteht nun darin, cnen Koppelblock der eingangs genannten Art zu schaffen, der mehrslufig ausgebildet werden kann und die Informationsübertragung ir. der vorgesehenen Kanalzeitlage ermöglicht. Dies wird durch die in ι Anspruch 1 gekennzeichneten Merkmale erreicht. Dadurch wird der Empfang von der Datensignal-Weitergabe getrennt und das Datensignal schritt- und koppelstufenweise vorwärts übertragen.

Weitere voneilh.iKe Merkmale sind in den Ansprüchen 2 bis 4 gekennzeichnet.

Die Erlindung wird nun anhand von Ausführungsbeispielen näher erläutert. Es zeigt

Fig. 1 eine Schaltungsanordnung für einen Koppelblock gemäß der Erfindung.

F i g. 2 Kurven zur Erläuterung der Arbeitsweise der Schaltungsanordnung gemäß Fig. 1,

F i g. 3 eine bekannte Schaltungsanordnung eines Schieberegisters mit Feldeffekt-Transistoren,
"· Fig.4 Schaltungsartordnungen für einen Serien-Parallel-Umsetzer RRO und einen Pufferspeicher RTQ der Schaltungsanordnung gemäß Fig. 1,

Fig.5 eine allgemeine Schaltungsanordnung einer Schalteinrichtung DEO des Koppelblocks gemäß Fig. 1,

Fig.6 Signalverläufe an bestimmten Punkten in Fig.5,

F i g. 7 eine weitere Schaltungsanordnung für eine Schalteinrichtung DEO des Koppelblocks gemäß F i g. 1 und

Fig.8 Signalverläufe an bestimmten Punkten in der Schaltungsanordnung gemäß F i g. 7.

Zunächst wird anhand der Fig. 1 der Aufbau der

einzelnen Glieder des Koppelblocks erläutert. Diese

-" Erläuterung stützt sich auf die in F i g. 2 gezeigten Kurven, die Steuersignale für die in F i g. 1 dargestellten Schaltungsglieder zeigen.

Der Koppelblock in Fig. 1 weist im wesentlichen

acht Koppelblockeingänge EO bis ET, acht Koppel-

-' blocksusgänge SO bis 57 und acht Schalteinrichtungen DEO bis DEl auf, von denen jede acht Koppelglieder PCOO bis PC07 ... PClO bis PCI! aufweist. Zur Vereinfachung der Beschreibung sind nur der erste Koppelblockeingang und der letzte Koppelblockein-

^J" gang, der erste Koppelblockausgang und der letzte Koppelblockausgang und die zugehörigen Schaiteinrichtungen gezeigt.

Der Koppelblockeingang EO ist mit einem Eingangsspeicher VfO verbunden, der durch ein Taktsignal Φ 6 gesteuert vvird. Wenn dieses Signal vorhanden ist, dann speichert der Eingangsspeicher VFO die an seinem Eingang ankommende Information. Wenn das Taktsignal Φ 6 verschwindet, dann hält der Eingangsspeicher VEO die vorher empfangene Information an seinem ⁴⁽¹ Ausgang/0 aufrecht.

Der Koppelblockeingang E7 ist in der gleichen Weise mit einem Eingangsspeicher VE 7 versehen, der eine Ader / 7 in Übereinstimmung mit der empfangenen und gespeicherten Information unter dem Einfluß des Taktsignals Φ 6 abgibt. Das gleiche erfolgt an den nicht gezeigten Koppelblockeingängen.

Der Koppelblockausgang 50 ist mit einem Ausgangsspeicher CVO verbunden, der durch einen an eine Ader ν 10 angelegten Steuerimpuls VALO gesteuert wird. >" Wenn der Steuerimpuls VALO vorhanden ist, speichert der Ausgangsspeicher CVO die Information, die über ein Koppelglied der Koppelglieder PCOO bis FC07 und über eine Spaltenader LO übertragen worden ist. Wenn der Steuerimpuls VALO verschwindet, gibt der >> Ausgangsspeicher CVO die Information an den Koppelblockausgang 50 ab.

Dem Koppelblockausgang 50 sind folgende Glieder zugeordnet:

^b0 a) eine Adressenader udO, die für die Übertragung einer Adresse aus drei Bits vorgesehen ist; diese drei Bits werden in Serie übertragen und he/eiehnen einen Koppelblockeingang, dem der Koppelblockausgang SO zugeordnet ist;

^h> b) ein Serien-l'arallel-lJmsetzcr RRO, der diese drei Serienbits empfängt und sie dann in einen Parallel-Ccule umsetzt;
c) ein Pufferspeicher RTO, der die Parallelbits vom

Serien-Parallel-Umsetzer RRO empfängt und sie dann zwischenspeichert, so daß der Serien-Parallel-Umsetzer RRO für den Empfang einer neuen Adresse freigegeben werden kann.

Die drei Bits einer Adresse werden in Serie über die Adressenader adO übertragen. Die Adresse wird vom Serien-Parallel-Umsetzer RRO empfangen; wenn die Adresse vom Serien-Parallel-Umsetzer RRO vollständig empfangen worden ist, wird diese Adresse aufgrund des Taktsignals Φ 6 zum Pufferspeicher RTO übertragen. Danach wird die Adresse vom Serien-Parallel-Umsetzer RRO zur Schalteinrichtung DfO übertragen. Die Adresse wird decodiert und macht ein Koppelglied, beispielsweise das Koppelglied PCOO, leitend. Zu diesem Zeitpunkt ist der Serien-Parallel-Umsetzer RR 0 frei geworden. Er kann eine neue Adresse aufnehmen.

Dieser beschriebene Koppelblockteil mit acht Koppelblockeingängen FO bis El und einem Koppelblockausgang 50 mit den Schaltungen RRO, RTO und DEO kann daher den Koppelblockausgang 50 nacheinander mit verschiedenen Eingängen verbinden, ohne daß im Hinblick auf die in Serie gesendeten Adressen eine Unterbrechung auftritt.

Entsprechende Mittel sind dem Koppelblockausgang 57 zugeordnet, nämlich ein Ausgangsspeicher CV7, der zwischen Adern Ll und 57 eingeschaltet und durch einen über eine Ader ν M angelegten Steuerimpuls VAL 1 gesteuert ist, ferner ein Serien-Parallel-Umsetzer RRl und ein Pufferspeicher RTl zum Empfang einer über eine Adressenader ad 1 übertragenen Adresse. Mit entsprechenden Schaltungen sind die anderen, nicht dargestellten Koppelblockausgänge versehen.

Daher werden im selben Zeitpunkt Φ 6 acht Eingangsinformationsbits in den Eingangsspeichern VEO bis VEl gespeichert, und jeder Pufferspeicher RTO bis RTl empfängt eine neue Adresse. In jeder Schalteinrichtung DEO bis DEl breitet sich die Eingangsinformation und die Adresseninformation bis zu den Koppelgliedern aus. Ein Koppelglied schaltet durch und sorgt für die für jede Spaltenader ausgewählte Information. Wenn die Steuerimpulse VALO bis VALl verschwinden, übertragen die Ausgansspeicher CVO bis CV7 die an den Spaltenadern LO bis L 7 anstehenden Informationsbits zu den zugehörigen Koppelblockausgängen 50 bis 57. Wenn die Abtrennung eines Koppelblockausgangs, beispielsweise des Koppelblockausgangs 57, beabsichtigt ist, ist es nötig, den entsprechenden Steuerimpuls VALl aufrecht ?υ erhalten.

Mit derartigen Anordnungen können beispielsweise Koppelfelder mit sechzehn Eingängen und acht Ausgängen hergestellt werden, wenn zwei solcher Koppelblöcke, von denen einer in F i g. 1 dargestellt ist, miteinander verbunden werden, und zwar wenn jeweils die entsprechenden Ausgänge 50 bis 57 dieser zwei Koppelblöcke und die einander entsprechenden Adressenadern adO bis ad7 dieser zwei Koppelblöcke parallel geschaltet werden. Über jeden dieser beiden Koppelblöcke kann der gemeinsame Ausgang 50 beispielsweise mit einer Gruppe von acht Eingängen und insbesondere mit einem gewünschten Eingang in dieser Gruppe verbunden werden. Ein einziger dieser beiden Koppelblöcke wird ein Signal auf seiner Adressenader ν 10 empfangen, so daß der gemeinsame Ausgang 50 schließlich nur mit einem Eingang der zwei mal sechzehn Eingänge verbunden wird.

In ähnlicher Weise kann ein Koppelfeld mit acht Eingängen und sechzehn Ausgängen hergestellt werden, wenn die einander entsprechenden Eingänge der zwei Koppelblöcke parallel geschaltet und die einander entsprechenden Adressenadern der zwei Koppelblöcke parallel geschaltet werden.

Anhand der Fig. 3 wird nun der Aufbau eines Serien-Parallel-Umsetzers oder eines Pufferspeichers näher angegeben. Eine solche Schaltung enthält drei Feldeffekt-Transistoren Ql, QS und Q9. Der Transistor Q9 wird durch ein Taktsignal Φ/gesteuert. Die eine Speicherstufe bildenden Transistoren Ql und Q 8 sind komplementäre Transistoren und werden in Reihe durch eine Spannungsquelle + V gespeist, die geerdet ist. Ihre Gate-Elektroden sind miteinander verbunden und werden angesteuert, wenn der Transistor Q 9 durch das Taktsignal ΦΊ leitend gemacht wird und an seinem Eingang ent ein Signal empfängt. Dieses Signal lädt die Kapazität auf, die durch die Gate-Elektroden der Transistoren Ql und Q 8 und die Substratanschlüsse gebildet wird. Diese Kapazität ist in F i g. 3 durch einen Kondensator cp3 dargestellt. Wenn dieses Signal ent positiv ist, wird der Transistor Q 8 leitend gesteuert, und die Ausgangsader es ist mit Erde verbunden. Wenn dieses Signal eine kleine Amplitude aufweist, so wird der Transistor Q 7 leitend. Die Ausgangsader es führt dann das positive Potential + V. Wenn daher das Taktsignal Φ; vorhanden ist, wird das am Eingang ent vorhandene Datensignal in der durch die Gate-Elektroden der Transistoren Ql und 08 gebildeten Kapazität gespeichert. Dieses Datensignal erscheint dann invers an der Ausgangsader es. Wenn das Taktsignal Φ/verschwindet, sendet die mit den Transistoren Ql und QS gebildete Speicherstufe das gespeicherte Datensignal auch weiterhin.

Anhand der Figur wird nun eine ausführlichere Schaltungsanordnung für den Serien-Parallel-Umsetzer RRO und den Pufferspeicher RTO beschrieben, wobei diese Schaltungsanordnung sich auf die Grundschaltung gemäß F i g. 3 stützt. Die Kette der beiden Transistoren Ql und QS der Schaltungsanordnung in Fig.3 ist in F i g. 4 durch ein Rechteck, beispielsweise durch das Rechteck ETi, gezeigt. Der Eingangstransistor Q9 in Fig.3 ist in Fig.4 jedoch explizit dargestellt. Es sei darauf hingewiesen, daß dieselbe Kette, beispielsweise die Kette ET5\, durch zwei unabhängige Schaltungen gesteuert werden kann, die jeweils mit einem eigenen Transistor ausgestattet sind.

Die verschiedenen Eingangstransistoren werden durch Taktsignale gesteuert, die denen in Fig.6 entsprechen, wobei die Taktsignale Φ~6 Komplementärsignale zu den Signalen Φ 6 sind.

Das erste Bit einer Adresse wird durch die Kette ETi im Takt Φ 2 empfangen. Es wird gespeichert und invertiert wie bereits oben anhand der Kette ETi beschrieben wurde. Das zweite Bit erhält eine Kette ET4 im Takt Φ 4, wobei das erste Bit zur Kette ET2 übertragen wird. Das dritte Bit wird von der Kette ETi im zweiten Takt Φ 2 empfangen. Daher ist das erste Bit nur zweimal invertiert worden. Dies erste Bit findet sich phasenrichtig mit dem Eingangsbit am Ausgang der Kette ET2 wieder. Die zwei anderen Bits sind invertiert und erscheinen am Ausgang der Ketten ETi und ET4. Während des Taktes Φ 6 wird das letzte, über die Kette ETi empfangene Bit zu einer Kette £T51 übertragen. Die bei dieser Übertragung erfolgende zweite Inversion hebt die erste Inversion auf. Dieses Bit, welches sd2 genannt wird, wird dann, sobald es

empfangen worden ist, auf einen Ausgang gegeben, der ebenfalls sd2 genannt wird, über diesen Ausgang wird das Bit unabhängig von der Taktsteuerung einer Kette £T50 zugeführt. Diese Kette gibt dann das Komplementärbit sd2 auf einen Ausgang sd2. Dieser letzte Ausgang wird dann außerhalb des Taktes Φ 6, d. h. während des Taktes Φ 6, zum Eingang der Kette £T51 durchgeschaltet. Damit ist eine wirkliche bistabile Schaltung erreicht, die die Adresseninformation speichert und sie in stabiler Weise festhält, wobei auch das Komplement abgegeben wird.

Es sei darauf hingewiesen^ daß während des Vorhandenseins des Signals Φ 6, d. h. außerhalb des Taktsignals Φ 6, die verschiedenen Koppeltransistoren zwischen dem Serien-Parallel-Umsetzer RRO und dem Pufferspeicher «TO gesperrt sind, so daß dann die irn Pufferspeicher RTO gespeicherten Datensignale nicht durch irgendeine vom Serien-Parallel-Umsetzer RRO stammende Störspannung gestört werden können. Wenn der Serien-Paraliel-Umsetzer RRO ausgelöst ist, ist er für den Empfang einer zweiten Adresse über die Eingangsader adO vorbereitet.

Die Speicherung des zweiten, über die Kette £7" 4 übertragenen Bit gleicht derjenigen, die für das eben beschriebene letzte Bit gilt. Das Bit sdi erscheint am Ausgang sd 1, während das Komplementärbit sd 1 am Ausgang sd 1 auftritt.

Das gleiche gilt auch für das erste Bit, mit der Ausnahme, daß der Ausgang der Kette ET2 mit der Kette ET70 und nicht mit der Kette £T71 (in Analogie zur Kette £T51) verbunden ist. Die Kette ET70 invertiert die logische Operation der bistabilen Schaltung, wodurch der Tatsache Rechnung getragen wird, daß das betrachtete Bit bereits zwei Inversionen statt einer Inversion unterworfen wordenjst. Das Bit sdO erscheint daher airn^ Ausgang sdO, während das Komplementärbit sdO am Ausgang sdO auftritt.

Die drei Bits der Adresse werden daher der Schalteinrichtung DEO parallel und ohne Inversion angeboten. Zu diesem Zeitpunkt wird der Serien-Parallel-Umsetzer RRO zum Empfang der Adresse verwendet, die die nächste Verbindung bestimmt.

Im folgenden wird nun anhand der F i g. 5 und 6 eine Schaltungsanordnung für die Schalteinrichtung DEO in Fig. 1 beschrieben.

In F i g. 5 sind wieder die Verbindungsglieder PCOO bis PC07 und der Ausgangsspeicher CVO erkennbar. Die Koppelglieder PCOO bis PC07 sind zusammen durch eine dreistufige Decodierpyramide PCOO/07 mit acht Eingängen /0 bis /7 und einem Ausgang LO gebildet. In der mit dem Ausgang LO verbundenen dritten Stufe ist ein Paar komplementärer Feldeffekt-Transistoren Q 55 und Q 56 vorgesehen, die durch die Adressenbits sd 2 bzw. sd2 gesteuert werden, die vom Pufferspeicher RTO in F i g. 4 abgegeben werden. Wenn beispielsweise das Bit sd 2 eine logische 1 aufweist, dann ist der Transistor Q 55 leitend. Der Transistor Q 56 wird gesperrt, wenn das Bit sd2 eine logische 0 aufweist. Der Ausgang LO ist dann mi; einem der zwei Paare aus komplementären Feldeffekt-Transistoren der zweiten Stufe verbunden. Es sei angenommen, daß der Ausgang LO mit dem Paar verbunden wird, welches die Transistoren Q 53 und Q 54 aufweist, die durch das Bit sd 1 bzw. durch das Bit sdi gesteuert werden. Diese Bits werden ebenfalls vom Pufferspeicher RTO in Fig.4 abgegeben. Wenn beispielsweise das Adressenbit sdi eine logische 1 aufweist, ist der Transistor Q 53 leitend, während der Transistor Q 54 gesperrt wird. Der Ausgang LO der Decodierpyramide ist unter diesen Bedingungen mit einem der vier Paare aus komplementären Transistoren der ersten Stufe verbunden. Dieses Paar möge beispielsweise dasjenige sein, das aus den Transistoren ζ»51 und Q52 besteht und das durch die Adressenbits sdO und sdO gesteuert wird, die wieder vom Pufferspeicher RTO in Fig. 4 abgegeben werden. Wenn beispielsweise das Bit sdO eine logische 1 aufweist, ist der Transistor Q5t leitend, während der Transistor Q 52 gesperrt ist. Der Ausgang LO der Decodierpyramide ist dann mit dem Eingang /0 verbunden, wobei die Adresse drei Bits hat, die alle eine logische 1 aufweisen. Für alle anderen Kombinationen der drei Adressenbits wird der Ausgang LO der Decodierpyramide mit einem der acht Eingänge /0 bis / 7 verbunden.

Daher sind nach dem Takt Φ 6 die drei Adressenbits an den Steuerelektroden der Transistoren der Decodierpyramide PCOO/07 vorhanden, während die Eingänge /0 bis /7 von den Eingangsspeichern VEO bis VE7 die durchzuschaltende Information erhalten. Die auf der Eingangsader /0 anstehende Information wird zum Ausgang L 0 der Decodierpyramide und daher zum Eingang des Ausgangspeichers CVO übertragen.

Der Ausgangsspeicher CVO ist eine von der Schaltung in Fig.3 abgeleitete Schaltung. Er weist einen Feldeffekt-Transistor Q 5 auf, der als Schalter betrieben und durch ein Speichersignal STO gesteuert wird. Der Ausgangsspeicher CVO weist ferner ein Paar Feldeffekt-Transistoren QX und Q 2 auf, die in Reihe mit einem Paar komplementärer Transistoren Q 3 und Q 4 geschaltet sind. Diese vier Transistoren werden durch eine Spannungsquelle VDD1 gespeist, die geerdet ist. Die G ate-Elektroden der Transistoren Q 2 und Q 3 sind miteinander verbunden und werden durch das auf der Ader L 0 vorhandene Datensignal gesteuert, wenn der Transistor Q 5 durch das Signal STO leitend gesteuert wird. Dieses Datensignal lädt die durch die Gate-Elektroden der Transistoren Q2 und Q3 und deren Substratanschlüsse gebildete Kapazität auf. Diese Kapazität ist in F i g. 5 durch einen Kondensator ep I dargestellt. Der Transistor Qi wird durch einen Steuerimpuls VA L 0 gesteuert, und der Komplementärtransistor Q 4 wird durch das komplementäre Signal VALO gesteuert.

Die Ladespannung der Kapazität cp 1 liegt an den Gate-Elektroden der Transistoren Q2 und Q3 an. Wenn der Steuerimpuls VALO nicht vorhanden ist und daher das Signal VALO vorhanden ist, sind die Transistoren Qi und Q 4, die eine Stromversorgungsschalteinheit bilden, leitend, und dies führt zurück auf den in Fig. 3 dargestellten Fall: wenn die Ladespannung positiv ist, wird der Transistor Q 3 leitend gesteuert, und der Ausgang SO führt dann Erdpotential.

Wenn die Ladespannung der Kapazität ep I negativ ist, ist der Transistor Q 2 leitend, und der Ausgang 5 0 führt das positive Potential VDD1.

Daher wird gemäß den Kurven in F i g. 6 im Takt Φ 6 eine zu übertragende Information zu jeder der Eingangsadern / 0 bis /7 durchgeschaltet, und die drei Adressenbits und die komplementären Bits werden den Koppelgliedern PCOO bis PC07 vom Pufferspeicher RTO zugeführt Das Datensignal durchläuft dann die Decodierpyramide PCOO/07. Das Taktsignal Φ 6 wird abgeschaltet, doch die Daten- und Adressensignale werden durch Speicherung aufrecht erhalten. Das Speichersignal STO wird dem Transistor Q 5 zugeführt, der damit leitend gesteuert wird. Die Kapazität ep I

';■■■ wird dann durch das Datensignal aufgeladen. Das

J > Speichersignal STO hat eine Dauer, die mindestens zum

Durchlaufen des Datensignals durch die Decodierpyra-

^; mide und zur Ladung der Kapazität ep I nötig ist.

Das Speichersignal STO verschwindet dann. Der

Transistor Q 5 wird gesperrt. Demzufolge ist die |;, Ladespannung der Kapazität ep I unabhängig von |.£ irgendwelchen möglichen Schwankungen des Aus- p, gangssignals der Decodierpyramide gemacht. Bei der {;■ Abschaltung des Steuerimpulses VALO, d.h. beim Uf Auftreten des Signals V4L0, steuert das Datensignal, i| wie bereits beschrieben worden ist, abhängig davon, ob |i es eine logische 0 oder eine logische 1 darstellt, den

II Transistor Q 2 oder den Transistor Q 3 leitend, und der t| Ausgang S 0 empfängt ein inverses Signal.

p Das Taktsignal Φ 6 nimmt wieder den logischen

fcs Zustand 1 ein, und der Zyklus wiederholt sich in

|i| derselben Form, wie sie oben beschrieben worden ist.

Die Taktsignale Φ 6 und VAL 0 müssen nicht unbedingt beim Auftreten des Speichersignals STO abgeschaltet werden, wie in F i g. 6 gezeigt worden ist. Dort sind die Signale nur beispielsweise aufgeführt, die zum Betrieb der verschiedenen Elemente des Koppelblocks gemäß der vorliegenden Erfindung nötig sind.

Anhand der F i g. 7 und 8 wird nun ein bevorzugtes Ausführungsbeispiel für die Schalteinrichtung DEO des in Fig. 1 dargestellten Koppelblocks beschrieben. In F i g. 7 sind wieder die Decodierpyramide PCOO/07 und der Ausgangsspeicher CVO wie in F i g. 5 dargestellt

Die Decodierpyramide PCOO/07 enthält wie vorher acht Eingänge /0 bis /7, einen Ausgang LO und drei Feldeffekt-Transistorstufen. Das Paar komplementärer Transistoren Q 55 und Q 56 in der dritten Stufe wird jedoch nicht unmittelbar durch das dritte Adressenbit sd 2 und das Komplementärbit sd 2, sondern durch Transistoren Q17 und Q18 gesteuert. Diese Transistoren werden durch ein Signal ST4 gesteuert, das dem genannten Signal STO praktisch entspricht. Daher wird beispielsweise der Transistor Q 55 leitend gesteuert, wenn das dritte Bit sd 2 eine logische 1 aufweist und über den durch das Signal ST.4 leitend gesteuerten Transistor Q 17 übertragen wird. Wenn das Signal STA vorhanden ist, dann wird wie vorher der Ausgang LO beispielsweise mit dem Eingang /0 verbunden, sofern die drei Adressenbits sdO, sd\ und sd2 eine logische 1 aufweisen.

Es ist zu erkennen, daß das dritte Adressenbit sd 2 durch einen Transistor mehr als in der in F i g. 5 gezeigten Schaltung laufen muß, bevor es die Schalteinrichtung steuert. Die Übertragungsverzögerung dieses Bit ist für den normalen Betrieb der Decodierpyramide unschädlich. In derselben Zeit muß die durchzuschaltende, an einem der acht Koppelblockeingänge der Decodierpyramide vorhandene Information zwei Stufen durchlaufen, bevor sie den Transistor der letzten Stufe erreicht. In jedem Fall erreicht also das dritte Bit sd 2 der Adresse und das Komplementärbit sd 2 die Transistoren Q 55 und Q 56, bevor die durchzuschaltende Information ankommt.

Der Ausgangsspeicher CVO enthält zwei Ausgangsschalteinheiten Qa und Qb, die parallel geschaltet sind. Die Ausgangsschalteinheit Q₄ weist zwei komplementäre Feldeffekt-Transistoren Q19 und Q 20 auf, die durch Steuerimpulse VAR und VAR gesteuert werden. Der Ausgang der Ausgangsschalteinheit Q₄ ist mit einem Feldeffekt-Transistor Q12 verbunden. Schließlich ist ein Sperrschalter in Form eines Feldeffekt-Transistors QIl parallel zum Transistor Q12 geschaltet. Der Transistor QVX wird durch den Steuerimpuls VAR gesteuert.

Die Ausgangsschalteinheit Qb besteht ebenfalls aus zwei komplementären Feldeffekt-Transistoren Q21 und Q 22, die durch die Steuerimpulse VAR und VAR gesteuert werden. Der Ausgang der Ausgangsschalteinheit Ob ist an einen Feldeffekt-Transistor Q13 angeschlossen. Ein Sperrschalter in Form eines Feldeffekt-Transistors Q14 ist dem Transistor Q13

ίο parallel geschaltet. Der Transistor Q14 wird durch den Steuerimpuls VAR gesteuert.

Die Transistoren Q12 und Q13 bilden eine Speicherstufe und sind komplementäre Transistoren, welche von der Spannungsquelle VDD1 gleichstromversorgt werden, die geerdet ist.

In Fig.8 ist eine Kurve PRO dargestellt, die die Übertragungszeit Tp der Eingangsinformation in der Decodierpyramide zeigt. Das Signal STA hat während der ganzen Übertragungszeit Tp den logischen Zustand

l. Während dieser Übertragungszeit weist das Signal VAR eine logische 0 auf. Die Transistoren Q19 und Q 21 sind daher gesperrt; ebenfalls gesperrt sind die Transistoren Q20 und Q22. Der Transistor Qii ist leitend gesteuert und läßt das positive Potential VDD1 zur Gate-Elektrode des Transistors Q12 durch, so daß dieser gesperrt bleibt. Der Transistor Q14 wird in gleicher Weise leitend gesteuert und läßt das Erdpotential zur Gate-Elektrode des Transistors Q13 durch, der somit im gesperrten Zustand verbleibt. Der Koppelblockausgang 50 der Stufe CVO ist deshalb von der Ausgangsader LO der Decodierpyramide PCOO/07 getrennt und erhält keine Spannung.

Nach dem Verstreichen einer Haltezeit Ti geht das Signal VAR in den logischen Zustand 1 über, wobei die durchzuschaltende Information auf der Ader LO vorhanden ist. Die Transistoren Q19 und Q 21 sowie die Transistoren Q 20 und Q 22 werden leitend gesteuert. Die Transistoren QIl und Q14 werden gesperrt. Wenn das auf der Ader LO vorhandene Datensignal eine logische 0 aufweist, wird dieses Datensignal durch den Transistor Q19 zur Gate-Elektrode des Transistors Q12 und durch den Transistor Q 21 zur Gate-Elektrode des Transistors Q13 übertragen. Dieses Datensignal steuert den Transistor Q12 leitend und hält den Transistor Q13 im gesperrten Zustand. Der Koppelblockausgang 50 ist dann mit der positiven Klemme der Spannungsquelle VD1 verbunden.

Wenn das auf der Ader LO vorhandene Datensignal den logischen Zustand 1 aufweist, wird es durch den Transistor Q 20 zur Gate-Elektrode des Transistors Q 12_und durch den Transistor Q 22 zur Gate-Elektrode des Transistors Q i3 übertragen. Dieses Datensignal steuert den Transistor Q13 leitend und hält den Transistor Q12 im gesperrten Zustand. Der Koppelblockausgang 5 0 ist dann mit Erde verbunden.

Nach dem Verstreichen eines Zeitintervalls Ti wird das Signal STA beendet. Die Transistoren Q17 und Q18 und demzufolge die Transistoren Q 55 und Q 56 werden gesperrt Die Ausgangsader L 0 ist nun von der

Decodierpyramide getrennt Dies erfolgt ohne eine Wirkung auf die am Ausgang 50 vorhandene Spannung. Das Zeitintervall T₂ ist lang genug, um das Datensignal die Gate-Elektroden der Transistoren Q12 und Q13 laden zu lassen.

Das Signal VAR wird dann abgeschaltet Die Transistoren Q19 und Q 21 und auch die Transistoren Q 20 und Q 22 werden gesperrt Die Transistoren QIl und Q14 werden leitend gesteuert und bringen wie

vorher die Transistoren ζ) 12 und ζ) 13 in den gesperrten Zustand. Der Koppelblockausgang SO erhält keine Spannung. Nach dem Verstreichen eines Zeitintervalls T2, d. h. nach Beendigung eines Taktimpulses Φ 6, tritt das Signal STA auf, und die vorher beschriebenen Vorgänge wiederholen sich zyklisch.

Bemerkenswert ist, daß der Koppelblockausgang SO von der Spannungsquelle VDD1 bzw. von der Erdklemme mittels jeweils eines Transistors getrennt ist Wenn einer dieser Transistoren leitend gesteuert wird, wird der Koppelblockausgang SO entweder mit dem positiven Potential der Spannungsquelle VDD1 oder mit dem Erdpotential versorgt; dadurch ist der Koppelblockausgang SO weniger gestört, als wenn die Spannung wie in F i g. 5 an den Koppelblockausgang SO

angelegt wird. In der F i g. 5 ist der Koppelblockausgang SO über jeweils zwei Transistoren an die positive Klemme der Spannungsquelle VDD1 bzw. an die Erdklemme angeschlossen; infolge des durch die zwei

Transistoren gebildeten, größeren Übergangswiderstandes ist die Störbeeinflußbprkeit des Koppelblockausgangs SO größer.

Bemerkenswert ist auch, daß das Signal STA ein um das Zeitintervall T₂ verschobenes Komplementsignal des Signals VAR ist. Dieses Zeitintervall T₂ hat die Länge der Übertragungszeit durch einen Inverter des in Fig.3 gezeigten Typs, wobei der Eingangstransistor Q 9 weggelassen ist. Es ist daher leicht möglich, das Signal STA am Ausgang dieses Inverters zu erhalten,

dessen Eingang ent das Signal VAR zugeführt wird.

Hierzu 3 Blatt Zeichnungen

Claims

Patentansprüche:

1. Koppelblock in Form einer integrierten Schaltung mit Koppelblockeingängen, Koppelblockausgängen und je einem steuerbaren Koppelglied zwischen jedem Koppelblockeingang und jedem Koppelblockausgang für datenverarbeitende Anlagen, insbesondere Fernmeldeanlagen, dadurch gekennzeichnet, daß mit jedem Koppelblock- ι ο eingang oder/und Ausgang ein Speicher (VEO ... VE7; CVO ... CV7) verbunden ist, der das ihm in einer verhältnismäßig kurzen Zeitspanne zugeführte Datensignal speichert und während eines verhältnismäßig langen Zeitabschnitts der Kanalzeitlage gespeichert hält.

2. Koppeiblock nach Anspruch 1, dadurch gekennzeichnet, daß mit jedem Koppelblockeingang ein Eingangsspeicher aus insbesondere mindestens einem Eingangsschalter (z.B. Q9) und einer mit diesem in Reihe geschalteten Speicherstufe (Q7, QS) verbunden ist, daß das Datensignal über den geschlossenen Eingangsschalter der Speicherstufe zugeführt wird, die das Datensignal speichert und es zu den Koppelgliedern (PCOO ... PC07) des Koppelblocks sendet und daß nach dem Öffnen des Eingangsschalters die Speicherstufe das gesendete Datensignal weiter aufrecht erhält und zu den Koppelgliedern des Koppelblocks überträgt.

3. Koppelblock nach Anspruch 1, dadurch gekennzeichnet, daß mit jedem Koppelblockausgang ein Ausgangsspeicher aus insbesondere mindestens einem Ausgangsschalter (Q 5) und einer mit diesem in Reihe geschalteten Speicherstufe (Q 2, Q 3) verbunden ist, daß eine Stromversorgungsschalteinheit (Qi, Q4) derart mit der Speicherstufe (Q 2, Q3) verbunden ist, daß in einem ersten Zeitintervall bei geschlossenem Ausgangsschalter und geöffneter Stromversorgungsschalteinheit ein von den Schaltgliedern des Koppelblocks stammendes Datensignal in der Speicherstufe gespeichert wird, deren Ausgang (SO) abgetrennt ist, und daß in einem zweiten Zeitintervall bei geöffnetem Ausgangsschalter und geschlossener Stromversorgungsschalteinheit das vorher gespeicherte Datensignal zum Ausgang (SO) ungestört übertragen wird (F i g. 5).

4. Koppelblock nach Anspruch 1, dadurch gekennzeichnet, daß mit jedem Koppelblockausgang ein Ausgangsspeicher aus insbesondere mindestens einer Ausgangsschalteinheit (Q 19 ... Q22) und einer mit dieser in Reihe geschalteten Speicherstufe (Q\2, <?13) verbunden ist, daß mindestens eine Sperrschalteinheit (QW, <?14) dem Eingang der Speicherstufe parallel geschaltet ist und daß der Ausgangsspeicher und die Sperrschalteinheit derart gesteuert sind, daß in einem ersten Zeitintervall bei offener Ausgangsschalteinheit und geschlossener Sperrschalteinheit die Speicherstufe gesperrt und ihr Ausgang abgetrennt ist, daß in einem zweiten Zeitintervall bei geschlossener Ausgangsschalteinheit und offener Sperrschalteinheit die Speicherstufe das von den Koppelgliedern stammende Datensignal empfängt, speichert und über ihren Ausgang wieder aussendet und daß in einem dritten Zeitintervall bei offener Ausgangsschalteinheit und offener Sperrschalteinheit die Speicherstufe von den Koppelgliedern abgetrennt ist und über ihren Ausgang das gespeicherte Datensignal fortgesetzt aussendet.