DE2258498C2 - Koppelblock für datenverarbeitende Anlagen, insbesondere Fernmeldeanlagen - Google Patents

Description

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Die Erfindung betrifft einen Koppelblock in Form einer integrierten Schaltung mit Koppelblockeingängen, Koppelblockausgängen und je einem steuerbaren Koppelglied zwischen jedem Koppelblockeingang und jedem Koppelblockausgang für datenverarbeitende Anlagen, insbesondere Fernmeldeanlagen.

Ein derartiger Koppelblock kann auch insbesondere

in Telefonvermittlungsanlagen angewendet werden, die im Zeitmultiplexbetrieb und mit Impulscodemodulation arbeiten. Am Eingang einer solchen Vermittlungsanlage werden die von belegten Leitungen (d. s. Leitungen, von denen Anrufe ausgehen oder auf denen gesprochen wird) stammenden Signale mit einer Frequenz von 8 kHz abgetastet; jedes Abtastergebnis wird in ein Codezeichen aus 8 Bits umgesetzt Jedes Codezeichen wird über 8 Adern innerhalb eines sehr kurzen Zeitabschnitts parallel übertragen, wobei ein solcher Zeitabschnitt einen Zeitkand bildet Es ist auf diese Weise möglich, beispielsweise 256 Kanäle auf einer Zeitmultiplexleitung zu betreiben. Die Dauer zwischen dem Auftreten zweier aufeinanderfolgender Codezeichen desselben Kanals kann dabei 125 us betragen, während der jedem Kanal zugeordnete Zeitabschnitt (Zeitlage) dann eine Dauer von etwa 500 ms hat Eine ankommende Multiplexgruppe verarbeitet die von 256 Leitungen kommenden Signale. Eine entsprechende abgehende Multiplexgruppe verarbeitet die für diese 256 Leitungen bestimmten Signale. Die genannten Zahlenwerte sind zwar keine notwendigen, aber doch übliche Werte.

In der Vermittlungsstelle befinden sich im allgemeinen mehrere ankommende und mehrere abgehende Multiplexgruppen. Im wesentlichen kommt es darauf an, daß die auf einem Zeitkanal einer Multiplexgruppe auftretenden Codezeichen über irgendeinen Zeitkanal einer beliebigen Multiplexgruppe zurückgegeben werden können. Dabei werden Verbindungen im Raumvielfach (Verbindungen zwischen den Gruppen) und auch Verbindungen im Zeitvielfach (Verbindungen innerhalb eines Kanals) hergestellt Diese Verbindungen werden mittels eines Koppelfeldes hergestellt, welches Speicher und Raumvielfachschalter aufweist Dies Koppelfeld kann beispielsweise ein Raumvielfach-Zeitvielfach-Raumvielfach-Typ sein. Ein Verbindungsweg zwischen einem ankommenden Kanal einer ersten Leitung (A) und einem abgehenden Kanal einer zweiten Leitung (B) verläuft über zwei Raumvielfachschalter und einen zwischen diesen Raumvielfachschaltern angeordneten Speicherplatz. Über diese Schalter hat der Speicherplatz Zugang zu ankommenden Multiplexgruppen bzw. zu abgehenden Multiplexgruppen. In der dem ankommenden Kanal zugeordneten Zeitlage wird über den ersten, einer ankommenden Gruppe zugehörenden Raumvielfachschalter ein Codezeichen empfangen, welches in dem Speicherplatz eingespeichert wird. In der dem abgehenden Kanal zugeordneten Zeitlage wird über den zweiten, einer abgehenden Gruppe zugehörenden Raumvielfachschalter das im Speicherplatz enthaltene Codezeichen gesendet Eine Verbindung in der umgekehrten Richtung, nämlich zwischen dem abgehenden Kanal der ersten Leitung (A) und dem ankommenden Kanal der zweiten Leitung (B), wird in entsprechender Weise hergestellt im allgemeinen über denselben Speicherplatz und dieselben Raumvielfachschalter.

Die erforderlichen zahlreichen Speicherplätze gehören praktisch zu mehreren Nachrichtenspeichern und sind jeweils zwei Raumvielfachschaltern zugeordnet In einem Speicher muß jeder Platz wenigstens zweimal während eines Zyklus mit der Dauer von 125 ua erreicht werden, d. h. einmal zu der dem ankommenden Kanal zugeordneten Zeitlage und das andere Mal zu der dem abgehenden Kanal zugeordneten Zeitlage, wobei jeder dieser zwei Schalter sich auf diese Zeitlagen einstellt Die anderen Speicherplätze desselben Speichers ermög-

lichen die Herstellung anderer Gespräche, vorausgesetzt, daß sie jeweils anderen Zeitkanälen zugeteilt sind. Gesprächsverbindungen zwischen ankommenden und abgehenden, positionsgleichen Zeitkanälen werden durch besondere Schaltmittel hergestellt

IMe in einer solchen Anlage benutzten Raumvielfachschalter sind notwendigerweise nsfr. elektronischen Mitteln aufgebaut, da etwa alle 500 ns eine Verbindung hergestellt werden muß. Es ist selbstverständlich erwünscht, daß diese Schalter eine gedrängte Bauweise haben, wodurch eine höhere Operationsgeschwindigkeit erreidii werden kann, daß die Schalter ferner eine kleine Wärmeverlustleistung haben, die diese gedrängte Bauweise ermöglicht, und daß selbstverständlich der Preis dieser Schalter so niedrig wie möglich ist

Es sind Multiplexer bekannt, die integrierte Schaltungen aus Feldeffekt-Komponenten benutzen.

Ein Multiplexer hat 16 Eingänge und einen Ausgang. Ein durch ein 4-Bit-Codezeichen gekennzeichneter Eingang der 16 Eingänge kann mit dem einzigen Ausgang während einer sehr kurzen Zeitspanne verbunden werden. Es sind auch Multiplexer mit einem Eingang und 16 Ausgängen bekannt Obwohl eine solche Lösung nicht ohne Interesse ist, ist sie nicht besonders gut an die Bedürfnisse der Vermittlungsanlage angepaßt Insbesondere ist nachteilig, daß zwei Arten von Schaltungen, nämlich Multiplexer und Demultiplexer, für den Eingangsraumvielfachschalter und den Ausgangsraumvielfachschalter benutzt werden müssen. Darüber hinaus ist die Anzahl der Zuleitungen (16 Eingänge, ein Ausgang, 4 Eingänge für die codierte Kennung des Vermittlungseingangs, Eingänge für die Stromversorgung) im Vergleich zu den von einer Schaltung durchgeführten Schaltfunktionen verhältnismäßig hoch, so daß auch eine Menge Kontaktierungen erforderlich sind. Die Benutzung eines Multiplexers oder eines Demultiplexers mit weniger als 16 Anschlüssen kann außer Betracht bleiben, weil die Kosten pro Koppelpunkt dann ungewöhnlich ansteigen würden.

Hieraus geht hervor, daß ein elektronischer Koppelblock, vorzugsweise in der Form einer integrierten Schaltung mit Feldeffekt-Komponenten, die gewünschten Merkmale der Operationsgeschwindigkeit, der gedrängten Bauweise, des geringen Stromverbrauchs und der verhältnismäßig niedrigen Kosten ermöglicht Die Aufgabe der Erfindung besteht nun darin, einen Koppelblock der eingangs genannten Art zu schaffen, ^: der besonders gut an die Erfordernisse von Fernsprechvermittlungsanle.gen bzw. von beliebigen, digital arbeitenden Vermittlungssystemen angepaßt ist Dies wird gemäß der Erfindung dadurch erreicht, daß pro Koppelblockausgang ein Serien-Parallel-Umsetzer zur Umsetzung von seinem Eingang zugeführten, die Koppelblockeingänge kennzeichnenden Adressen von der Seriencodeform in die Parallelcodeform, ferner ein mit den Ausgängen dieses Umsetzers verbundener Pufferspeicher und mit den Ausgängen dieses Pufferspeichers verbundene, den Koppelgliedern individuell zugeordnete und diese steuernde Adressendecoder mit integriert sind.

Eine weitere Ausgestaltung der Erfindung ist dadurch gekennzeichnet, daß ferner pro Koppelblockausgang ein in die Koppelblockausgangsader eingefügte Torschaltung mit einem Toröffnungseingang mitintegriert ist und daß der Koppelblock mit einem oder mehreren weiteren derartiger Koppelblöcke verbunden ist, wobei die entsprechenden Adresseneingänge parallel geschaltet und die entsprechenden Koppelblockausgänge

parallel geschaltet sind bzw. wobei die entsprechenden Adresseneingänge parallel geschaltet und die entsprechenden Koppelblockeingänge parallel geschaltet sind.

Der Koppelblock gemäß der Erfindung kann eine verhältnismäßig große Anzahl von Koppelpunktschaltungen aufweisen, während die Anzahl der Eingangsbzw. Ausgangsadern innerhalb vernünftiger Grenzen bleibt Darüber hinaus ist es möglich, mehrere solcher Koppelblöcke in der angegebenen Weise parallel zu schalten, so daß eine größere Koppeleinheit entsteht; dabei kann der Koppelblock, indem die gewünschte Verbindung hergestellt werden soll, mit Hilfe eines Toröffnungssignals ausgewählt werden.

Die Erfindung wird nun anhand von Ausführungsbeispielen näher erläutert Es zeigt

F i g. 1 eine Schaltungsanordnung für einen Koppelblcsk in integrierter Schaltungstechnik,

Fig.2 das Schaltungsprinzip eines Schieberegisters mit Feldeffekt-Transistoren,

F i g. 3 Signalverläufe an bestimmten Punkten der Schaltungsanordnung gemäß F i g. 2,

Fig.4 ein erstes Schaltungsbeispiel für den Serien-Parallel-Umsetzer RRO und den Pufferspeicher RTO der Schaltungsanordnung gemäß F i g. 1,

F i g. 5 Signalverläufe an bestimmten Punkten in der Schaltungsanordnung gemäß F i g. 4,

F i g. 6 ein Prinzipschaltbild für ein Schieberegister als Alternative zu dem der F i g. 2 und

Fig.7 ein zweites Schaltungsbeispiel für den Serien-Parallel-Umsetzer RR 0 und den Pufferspeicher ÄTOgemäßFig. 1.

Der Koppelblock in F i g. 1 weist 8 Koppelblockeingänge £"0 bis ET, 8 Koppelblockausgänge SO bis 57 und 64 Koppelglieder pe 00 bis pe 77 auf. Zur Vereinfachung sind nur der erste und der letzte Koppelblockeingang, der erste und der letzte Koppelblockausgang und die zugehörigen Koppelglieder dargestellt

Wenn das Koppelglied pc 00, welches eine einfache UND-Schaltung sein kann, leitend gemacht wird, dann kann der Koppelblockeingang EO mit dem Koppelblockausgang SO verbunden werden. Wenn Vorkehrungen dafür getroffen werden, daß ein ausgewähltes Koppelglied unter den mit dem Koppelblockausgang. SO.verbundenen Koppelgliedern leitend wird, dann kann jeder so ausgewählte Koppelblockeingang Eu bis El mit diesem Koppelblockausgang SO verbunden werden. Wenn dies in unabhängiger Weise für jeden Koppelblockausgang erfolgt, dann wird schließlich mit einem derartigen Koppelblick die Herstellung einer Verbindung zwischen jedem Koppelblockausgang und jedem Koppelblockeingang möglich.

Dem Koppelblockausgang SO ist ferner eine Adressenader ad Q zugeordnet, die für die Übertragung einer Adresse aus 3 Bits vorgesehen ist Diese 3 Bits werden in Serie übertragen und bezeichnen einen Koppelblockeingang, dem der Koppelblockausgang SO zugeordnet ist. Ferner ist dem Koppelblockausgang SO ein Serien-Parallel-Umsetzer RRO zugeordnet, der diese 3 Serienbits empfängt und sie dann in einen Parallel-Code umsetzt Dem Koppelblockausgang SO ist ferner ein Pufferspeicher RTO zugeordnet, der die 3 Parallelbits vom Serien-Parallel-Umsetzer RRO empfängt und sie dann zwischenspeichert, so daß der Serien-Parallel-Umsetzer RRO für den Empfang einer neuen Adresse freigegeben werden kann. Dem Koppelblockausgang SO sind ferner Adressendecoder dsOO bis cfc07 zugeordnet, die parallel vom Pufferspeicher RTO

angesteuert werden, aber individuell den UND-Schaltungen pc OO bis pe 07 zugeordnet sind.

Die 3 Bits einer Adresse werden in Serie über die Adressenader ad Q übertragen. Die Adresse wird vom Serien-Parallel-Umsetzer RRO empfangen. Wenn die Adresse vom Serien-Parallel-Umsetzer RRO vollständig empfangen worden ist, wird diese Adresse zum Pufferspeicher RTO übertragen. Danach wird die Adresse zu den Adressendecodern de 00 bis de 07 gesendet Einer dieser Adressendecoder, beispielsweise der Adressendecoder JcOO, spricht an und gibt ein Signal ab, welches die zugeordnete UND-Schaltung pe 00 leitend macht Zu diesem Zeitpunkt ist der Serien-Parallel-Umsetzer RRO frei geworden; er kann eine neue Adresse aufnehmen. Dieser beschriebene Koppelblockteil mit 8 Koppelblockeingängen und einem Koppeiblockausgang, mit den Schaltungen RTv, de 00 bis de 07 für die Steuerfunktionen und mit den Schaltungen pe 00 bis pe 07 für die Koppelfunktion kann daher den Koppelblockausgang 50 nacheinander mit verschiedenen Eingängen verbinden, ohne daß im Hinblick auf die in Serie gesendeten Adressen eine Unterbrechung auftritt Entsprechende Mittel sind dem Koppelblockausgang 57 zugeordnet, nämlich die Schaltungen RR 7, RT7, de 70 bis de77, welche die UND-Schaltungen pe 70 bis pe 77 steuern. Ähnliche Mittel sind auch den nicht dargestellten Koppelblockausgängen zugeordnet

Darüber hinaus ist dem Koppelblockausgang 50 eine Torschaltung CVO mit einer Toröffnungsader ν 10 zugeordnet Wenn ein Signal auf der Toröffnungsader ν 10 vorhanden ist, dann wird die Torschaltung CVO leitend, so daß der Koppelblockausgang 50 mit einem ausgewählten Koppelblockeingang verbunden werden kann. Wenn das Signal auf der Toröffnungsader ν 10 nicht vorhanden ist, dann trennt die Torschaltung CVO den Koppelblockausgang 50 von den Koppelfeldeingängen.

Die anderen Koppelfeldausgänge sind in gleicher Weise mit Torschaltungen versehen. Beispielsweise ist dem Koppelblockausgang 57 eine Torschaltung CV7 mit einer Toröffnungsader ν 17 zugeordnet Mit derartigen Anordnungen können beispielsweise Koppelfelder mit 16 Eingängen und 8 Ausgängen hergestellt werden, wenn 2 solcher Koppelblocke, von denen eins in F i g. 1 dargestellt ist, miteinander verbunden werden, und zwar wenn jeweils die entsprechenden Ausgänge (SO bis S7) dieser 2 Koppelblöcke und die einander entsprechenden Adressenadern adO bis ad 7 dieser 2 Koppelblöcke parallel geschaltet werden. Über jeden dieser beiden Koppelblöcke kann der gemeinsame Ausgang 50 beispielsweise mit einer Gruppe von 8 Eingängen und insbesondere nut einem gewünschten Eingang in dieser Gruppe verbunden werden. Ein einziger dieser beiden Koppelblöcke wird ein Signal auf seiner Adressenader ν 10 empfangen, so daß der gemeinsame Ausgang 50 schließlich nur mit einem Eingang der 16 Eingänge verbunden wird.

In ähnlicher Weise kann ein Koppelfeld mit 8 Eingängen und 16 Ausgängen hergestellt werden, wenn die einander entsprechenden Eingänge der 2 Koppelblöcke parallel geschaltet und die einander entsprechenden Adressenadem der 2 Koppelblöcke parallel geschaltet werden.

Im Koppelblock gemäß Fig.1 können neben den Schaltungen pe 00 bis pe 77 auch die Adressendecoder dcO7 bis dt 77 einfache UND-Schaltungen sein; diese Adressendecodef können aber auch in einer bekannten

Pyramide zusammengefaßt sein. Die Torschaltungen "CVO bis CV7 können jeweils ebenfalls durch eine UND-Schaltung gebildet sein, sie können aber auch, wie es in der Praxis tatsächlich der Fall ist, jeweils eine Stufe aufweisen, die die Ausgangssignale des Koppelblocks standardisiert

Im folgenden werden nur der Aufbau und die Arbeitsweise der Serien-Parallel-Umsetzer und der Pufferspeicher näher angegeben, weil die Erfindung sich im wesentlichen auf diese Schaltungen bezieht Die Erfindung benutzt dabei aktive Komponenten, die den Feldeffekt ausnutzen.

Fig.2 zeigt das Prinzipschaltbild eines bekannten Schiebespeichers. Der Schiebespeicher wird durch 2 Ketten aus jeweils 3 Feldeffekt-Transistoren gebildet Die erste Kette enthält Transistoren Ql, Q 2, Q 3 und die zweite Kette enthalt Transistoren Q 4, Q 5, QS,

Ein Eingang ent ist mit der Steuerelektrode des Transistors Q 3 verbunden, während der gemeinsame Verbindungspunkt des Transistors Ql mit dem Transistor Q 2 an die Steuerelektrode des Transistors Q 6 angeschlossen ist Ein Ausgang si ist mit dem gemeinsamen Verbindungspunkt des Transistors QA mit dem Transistor Q 5 verbunden. Mit cpi ist die Kapazität der Verbindung zwischen den 2 Ketten und der Steuerstrecke des Transistors Q 6 bezeichnet worden. cp2 kennzeichnet die Ausgangskapazitit des Schiebespeichers. Der Schiebespeicher wird mit Taktsignalen Φ 1, Φ 2, Φ 3, Φ 4 gesteuert, deren zeitlicher Verlauf in F i g. 3 dargestellt ist

Die Transistoren Ql, Q 2, Q 3 der ersten Kette werden als gesperrt angenommen, wobei keine Taktsignale ΦI, Φ 2 zugeführt werden und kein Informationssignal am Eingang ent auftritt Wenn das Taktsignal Φ1 auftritt, steigt das Potential an den zwei Enden der Kette zur gleichen Zeit an, es fließt kein Strom über die Kette, aber der Transistor Q1 gerät in den leitenden Zustand, und die Kapazität cp 1 wird Ober den Transistor Ql positiv aufgeladen. Das Taktsignal Φ 2 beginnt zur gleichen Zeit wie das Taktsignal Φ1. Das Taktsignal Φ 2 macht zwar den Transistor Q 2 leitend, aber das ist ohne große Wirkung, solange das Taktsignal Φ1 vorhanden ist Wenn dieses Taktsignal beendet ist, gibt das Signal Φ 2 die Voraussetzung dafür, daß der Transistor Q 2 leitend gehalten wird. Die obere Elektrode des Transistors Q 2 erhält die Spannung der positiv aufgeladenen Kapazität cp 1. Wenn der Eingang ent zur gleichen Zeit ein positives Informationssignal empfängt und dann die untere Elektrode des Transistors so Q 3 auf dem unteren Potential (Erdpotential) gehalten wird, dann wird der Transistor Q3 ebenfalls leitend, und zwar für die restliche Dauer des Taktimpulses Φ 2, so daß sich die Kapazität <*! 1 Ob»" die Transistoren Qi und Q 3 entlädt Wenn andererseits kein Informationssignal am F.higaTig ent auftritt,-dann bleiben der Transistor Q3 gesperrt und die Kapazität cp 1 geladen.

Nach dem Ende des Taktimpulses Φ 2 ist das am Eingang ent auftretende Informationssignal in mverser Form auf die Kapazität cp 1 übertragen, d.h, daß das Informationssignal an der Steuerelektrode des Transistors Q 6 vorhanden ist

Die Arbeitsweise der zweiten Transistorkette ist unter der Wirkung der Taktsignale Φ 3, Φ 4 genau die

Taktimpulses #4 ist das in der Kapazität ept gespeicherte Signal in inverser Form auf die Kapazität cp2 übertragen, dh, daß das Informationssignal am Ausgang sides Schiebespeichers vorhanden ist

Nach den 4 Taktsignalen Φ 1 bis Φ 4 ist also das am Eingang ent anstehende Signal auf den Ausgang sr übertragen, wobei zwei sich aufhebende Signalumkehrungen stattgefunden haben.

Es wird jetzt anhand der F i g. 4 ein Ausführungsbei- > spiel für den Serien-Parallel-Umsetzer RRO und den Pufferspeicher RTi gemäß Fig. 1 beschrieben. Diese Glieder sind aus Ketten zusammengesetzt, die anhand der F i g. 2 beschrieben wurden.

Der Serien-Parallel-Umsetzer RRO weist 4 Ketten ι ο CWl₁ CH2, CW 3, CW4 auf. Die Ketten mit ungeraden Ziffern werden von den Taktsignalen Φ 1, Φ 2 gesteuert, während die Ketten mit geraden Ziffern durch die Taktsignale Φ 3, Φ 4 gesteuert werden. Wie in F i g. 1 ist auch hier die Adressenader ad 0 zu erkennen.

Die Arbeitsweise des ..Serien-Parallel-Umsetzers RRO kann mit Hilfe der Kurven in Fig.5 erläutert werden. Diese Kurven stellen, abgezogen von den Taktsignalen Φ1 bis Φ 6, zwei Signalgruppen aus jeweils 3 Bits dar, die über die Adressenader adO übertragen werden. Die Kurven geben auch den Bitverlauf an den Eingängen der verschiedenen Stufen des Serien-Parallel-Umsetzers RR 0 wieder.

Zunächst soll der Empfang der Adressenbtts nO, η 1, η 2 betrachtet werden, die zusammen eine Adresse ADn bilden. Das Signal η 0 wird synchron mit einem ersten Paar Taktsignale Φ 1, Φ 2 gesendet Es wird invertiert und in die Kette CW1 eingespeichert Genauer gesagt, wird das Signal nO in der Ausgangskapazität dieser Kette gespeichert. Das Signal η 1 wird invertiert und in jo der Kette CW 4 gespeichert, während das Signal η 0 eine Stufe weitergeschoben und damit zum Ausgang der Kette CW 2 übertragen wird. Das Signal η 2 schließlich wird invertiert und in die Kette CWl eingespeichert, während das Signal nO nach einer neuen Inversion zum Ausgang der Kette CW 3 gelangt.

Am Ausgang der Ketten CW 3, CW 4 und CW1 treten nun die 3 empfangenen Adressenbits wieder auf. Es ist erkennbar, daß die 3 Bits invertiert sind, wobei das erste Bit dreimal invertiert wurde, während die übrigen zwei Bits nur einmal invertiert wurden.

Der Empfang der folgenden Adresse AD(n+1), die in F i g. 5 dargestellt ist, erfolgt in genau gleicher Weise.

Nach dem Empfang der vollständigen Adresse ADn vergeht eine Totzeit, deren Zweck noch im folgenden erläutert wird. Dem Koppelblock werden nun die Taktimpulse Φ 5, Φ 6 zugeführt

Diese Taktimpulse Φ 5, Φ 6 fibertragen die drei in den Ketten CWl, CW4, CW3 eingespeicherten Bits'in die drei Ketten CW5, CW6, CW7, die den Pufferspeicher RTO bilden. Vorher war schon gesagt worden, daß die in den Ketten CWi, CH4, CW3 eingespeicherten Bits invertiert worden sind Die Übertragung in die Ketten CW5, CH6, CW7 wird durch eine Inversion begleitet, wodurch 'wieder die Originalinfonnation hergestellt wird.

Die auf diese Weise wiederhergestellten 3 Adressenbits werden von diesem Augenblick an fiber eine Ader sd den Adressendecodern zugeführt, um eine der UND-Schaltungen pe 00 bis pe 07 auszuwählen und somit den Koppelblockausgang 50 mit einem der Koppelblockeingänge £0 bis Zf 7 zu verbinden (Fig. \\

Während der Schaltzeit der zu erregenden Schaltungen wird der nach der Informationsübertragung zum Pufferspeicher RTO freie Serien-Parallel-Umsetzer RRO für den Empfang der für die nächstfolgende Verbindung bestimmten Adresse benutzt Genauer gesagt wird die Adresse AD(π+ΐ) während derjenigen Zeit empfangen, in der der betreffende Adressendecoder, das Koppelglied und die Torschaltung arbeiten. Das Ende des Empfangs der Adresse AD(n+\) entspricht der Vervollständigung der wirksamen Verbindung zwischen einem Koppelbiockeingang und dem Koppelblockausgang SO (Fig. 1). Danach erfolgt wieder eine Totzeit, wie sie vorher erwähnt wurde. Diese Totzeit, während der die Verbindung zwischen einem Koppelblockausgang und einem Koppelblockeingang hergestellt ist, erlaubt eine beständige und geräuschlose Übertragung der Information auf den betrachteten Koppelblockausgang.

Die gerade beschriebenen Schaltungen sind ganz auf die funktioneilen Bedürfnisse des Koppelblocks gemäß F i g. 1 abgestellt und einfach und leicht in Form von integrierten Schaltungen zu realisieren.

Trotz der Serienübertragung der Adresseninformation können die Koppelpunkte dank einer Art Einflechtungstechnik mit hoher Frequenz' betrieben werden, während leicht eine Totzeit vorgesehen werden kann, bis der Koppelblock eine störungsfreie Ausgangsinformation abgibt

Anhand der F i g. 6 und 7 wird nun eine Ausführungsvariante des Serien-Parallel-Umsetzers RRO und des Pufferspeichers RTO beschrieben, die im Vergleich zum vorhergehenden Ausführungsbeispiel gewisse Vorteile bietet

In Fig.6 ist eine einer Kette der Fig.2 und 4 entsprechende Grundschaltung dargestellt Diese Grundschaltung weist auch 3 Transistoren Q 7, QS und Q 9 auf. Sie wird durch ein einziges Taktsignal, in dem betrachteten Beispiel das Taktsignal Φ 2, gesteuert. An die Reihenschaltung der Komplementärtransistoren Q7 und <?8 ist einerseits positives Potential + Kund andererseits Erdpotential angelegt. Ihre Gate-Elektroden sind miteinander verbunden und werden angesteuert, wenn der Transistor Q 9 durch das Taktsignal Φ 2 leitend gemacht wird und an seinem Eingang ent ein Signal empfängt Hat dieses Signal eine kleine Amplitude, so wird der Transistor Q 7 leitend. Über den Transistor Q 7 wird die einem Ausgang es zugeordnete Kapazität cp 3 positiv aufgeladen. Wenn das Signal eine höhere Amplitude hat, dann wird der Transistor Q 8 in den leitenden Zustand versetzt In diesem Fall wird die Kapazität cp3 wieder entladen. Die Eingangsinformation findet sich dann nach der Inversion am Ausgang es wieder wie im Fall der ersten Kette in F i g. 2. Die Stufe in Fig.6 hat insbesondere den Vorteil, daß sie unmittelbar gesteuert werden kann, wobei die durch den Transistor Q 9 gebildete Torschaltung »ET« dann weggelassen ist

In F i g. 7 ist ein Ausfuhrungsbeispiei für den Serien-Parallel-Umsetzer RR 0 und den Pufferspeicher RTO gezeigt, daß nach dem Prinzip der in Fig.6 gezeigten Schaltung arbeitet Die Kette aus den 2 Transistoren fQ7und QS, Fig. 6) wird in Fig.7 durch ein Rechteck dargestellt, während der Eingangstransistor (Q 9, F i g. 6) in F i g. 7 gesondert gezeigt ist Es ist dann zu erkennen, daß dieselbe Kette, beispielsweise die Kette 2ΓΓ51, durch 2 unabhängige Eingangsschaltungen aus jeweils einem besonderen Eingangstransistor gesteuert werden kann.

Die verschiedenen Eingangstransistoren werden durch Taktsignale gesteuert, die denen der in Fig.5 benutzten entsprechen, wobei die Taktsignale Φ~6 Komplementärsignale zu den Signalen Φ 6 sind. Im Serien-Parallel-Umsetzer RRO sind die Ketten ETX, ET2 und ET4 wie die positionsgleichen Ketten in

ίο

Fig.4 angeordnet; diese Ketten arbeiten in gleicher Weise. Das erste Bit einer Adresse wird durch die Kette ETi im Takt Φ 2 empfangen. Das zweite Bit erhält die Kette ETA im Takt Φ 4, wobei das erste Bit zur Kette £T2 übertragen wird. Das dritte Bit wird von der Kette ETi im zweiten Takt Φ 2 empfangen. Es ist zu erkennen, daß keine der Kette CH3 in Fig.4 entsprechende Kette in F i g. 7 vorhanden ist. Daher ist das erste Bit nur zweimal invertiert worden. Dies erste Bit findet sich phasenrichtig mit dem Eingangsbit am ι ο Ausgang der Kette ET2 wieder. Die zwei anderen Bits sind invertiert und erscheinen am Ausgang der Ketten £Tlund£T4.

Während des Taktes Φ 6 wird das letzte, über die Kette ETi empfangene Bit zu einer Kette £751 übertragen. Die bei dieser übertragung erfolgende zweite Inversion hebt die erste Inversion auf. Dieses Bit wird dann, sobald es empfangen worden ist, auf den einen der Ausgänge sd gegeben. Über diesen Ausgang wird das Bit unabhängig von der Taktsteuerung einer Kette ET5Q zugeführt. Diese Kette gibt jiann das Komplementärbit auf einen der Ausgänge sd Dieser letzte Ausgang wird dann außerhalb des Taktes Φ 6, d. h. während des Taktes Φ 6, zum Eingang der Kette ETSi durchgeschaltet. Damit ist eine wirkliche bistabile Schaltung erreicht, die die Adresseninformation speichert und sie in stabiler Weise festhält, wobei auch das Komplement abgegeben wird.

Die Speicherung des zweiten, über die Kette £T4 übertragenen Bit ist in F i g. 7 nicht dargestellt worden; diese Einspeicherung erfolgt aber in derselben Weise wie die des dritten Bits. Dies gilt auch für das erste Bit mit der Ausnahme, daß der Ausgang der Kette £T2 mit der Kette £T70 und nicht mit der Kette £T71 (in Analogie zur Kette £T51) verbunden ist Die Kette ET70 invertiert die logische Operation der bistabilen Schaltung, wodurch der Tatsache Rechnung getragen wird, daß das betrachtete Bit bereits 2 Inversionen statt einer Inversion unterworfen worden ist

Verwendete Bezugszeichen

	Deutsch	Hierzu 2 Blatt Zeichnungen	entree
EO...El	Koppelblockeingang		sortie
S0...S1	Koppelblockausgang	citcuit de commutation
pe 00. ..pe 77	koppelglied	conducteur d'adresse
adO ...ad!	Adressenader	registre de reception
RRQ...RRl	Serien-Parallel-U msetzer	rsgistre tampon
RTO... RTl	Pufferspeicher	circuit de decodage d'adresse
dc00...dcll	Adressendecoder	porte
pe 00. ..pe 07	UND-Schaltung	conducteur de validation
ν 10... ν 17	Toröffnungsader	circuit de validation
CVO...CVl	Torschaltung	transistor ä effet de champ
Ql...Q6	Feldeffekt-Transistor	entree
ent	Eingang	sortie
st, sd, sd	Ausgang	capacite
cp\ ... cpl	Kapazität	signal periodique (de phase)
ΦΙ ...Φ6	Taktsignal	chaine
CHI. ..CHl	Kette	bit de donnee
π 0, π 1, η 2	Adressenbit	adresse
ADn, AD {η +I)	Adresse	transistor
Ql...Q9	Transistor	conducteur de sortie
CS	Ausgangsader
ETl, ETl, 1		chaine
ETA,	Kette
ETSQ...ETIl J

Claims (4)

Patentansprüche:

1. Koppelblock in Form einer integrierten Schaltung mit Koppelblockeingängen, Koppelblockausgängen und je einem steuerbaren Koppelglied zwischen jedem Koppelblockeingang und jedem Koppelblockausgang für datenverarbeitende Anlagen, insbesondere Fernmeldeanlagen, dadurch gekennzeichnet, daß pro Koppelblockausgang (SO... ST) ein Serien-ParaUel-Umsetzer (RR 0 ...RRT)zax Umsetzung von seinem Eingang (adO ...ad 7) zugeführten, die Koppelblockeingänge (EO ...ET) kennzeichnenden Adressen von der Seriencodeform in die Parallelcodeform, ferner ein mit den Ausgängen dieses Umsetzers verbundener Pufferspeicher (RTO ... RTT) und mit den Ausgängen dieses Pufferspeichers verbundene, den Kcppelgliedern (pe 00 ... pcOT bis pc TO... pc TT) individuell zugeordnete und diese steuernde Adressendecoder (de 00... de 07 bis de TO de TO... de 77) mitintegriert sind.

2. Koppelblock nach Anspruch 1, dadurch gekennzeichnet, daß ferner pro Koppelblockausgang eine in die Koppelblockausgangsader einge- 2s fügte Torschaltung (CVO ... CVT) mit einem Toröffnungseingang (v\0 ... ν 17) mitintegriert ist und daß der Koppelblock mit einem oder mehreren weiteren derartiger Koppelblöcke verbunden ist, wobei die entsprechenden Adresseneingänge (adO...) parallelgeschaltet und die entsprechenden Koppelblockausgänge (SO ...) parallelgeschaltet sind bzw. wobei die entsprechenden Adreßeingänge (adO...) parallelgeschaltet und die entsprechenden Koppelblockeingänge (EO ...) parallelgeschaltet 3s sind.

3. Koppelblock nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß jeder Serien-Parallel-Umsetzer (RR0...) wenigstens drei taktgesteuerte signalspeichernde Ketten (ETi, ET2, ETA, Fig.7) aus Feldeffekt-Transistoren (QT, <?& Fig.6) aufweist, wobei eine erste Kette (ETi) das erste Adressenbit (nO) empfängt und speichert, eine zweite Kette (ET4) das zweite Adressenbit (ni) empfängt und speichert und eine dritte Kette (ET2) das erste Adressenbit von der ersten Kette (ETi) während des Empfangs des zweiten Adressenbits empfängt und speichert, während das dritte Adressenbit (n 2) wieder von der ersten Kette (ETi) empfangen und in dieser gespeichert wird. so

4. Koppelblock nach Anspruch 3, dadurch gekennzeichnet, daß jeder Serien-ParaUel-Umsetzer (RRO ...) zusätzlich eine vierte Kette (CG3) aufweist, die das in der dritten Kette (CH 2) gespeicherte erste Adressenbit (nO) während des Empfangs des dritten Adressenbits (n2) empfängt und speichert