DE2262796A1

DE2262796A1 - System zum verarbeiten digitaler informationen

Info

Publication number: DE2262796A1
Application number: DE2262796A
Authority: DE
Inventors: Kosei Nomiya; Takao Tsuiki
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1971-12-24
Filing date: 1972-12-21
Publication date: 1973-07-12
Also published as: JPS5219746B2; IT972711B; FR2165625A5; GB1377860A; NL7217471A; US3813623A; CA999084A; JPS4871154A

Description

Die Erfindung bezieht sich auf digitale Verarbeitungssysteme und betrifft insbesondere Systeme mit mehreren in Reihe geschalteten Schieberegistern.

Der Erfindung liegt die Aufgabe zugrunde, ein Verarbeitungssystem zu schaffen, bei dem die Anzahl der benötigten Schaltungselemente im Vergleich su bekannten Systemen verringert ist, insbesondere ein System, das sich zur Verwendung bei einem Rechengerät mit kleinen Abmessungen, z. B. einem Tischrechner, eignet. Ferner ist durch dii Erfindung ein digitales Vera-rbeitungssystem'geschaffen worden, bei dem sich die verarbeiteten Informationssignale leicht darstellen lassen, das es ohne jede Schwierigkeit ermöglicht, arithmetische Rechenvorgänge, z. 3. Multiplikationen Una JDivicionen, dureiisiifiuiren,. bei clon es niögi

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ist, mit Speicherregistern von geringerer Länge auszukommen, und "bei dem ein überlaufen eines Verarbeitungsergebnisses unmöglich ist. Genauer gesagt ist durch die Erfindung ein digitales Verarbeitungssystem geschaffen worden, das ein erstes Darstellungs-Schieberegister mit einer bestimmten Speicherkapazität für mittels einer Sichteinrichtung darzustellende numerische Informationen aufweist, und z. B. numerische Informationen mit 8 Zifferstellen speichert, ferner ein Rechenschieberegister mit der gleichen Speicherkapazität wie das erste Darstellungs-Schieberegister, einen an den Ausgang des ersten Darstellungs-Sciiieberegisters angeschlossenen Volladdierer für binär kodierte Zahlen mit einer Speicher- bzw. Verzögerungsschaltung zum Aufnehmen von 2 bis 4 Bits sowie ein zwischen dem Volladdierer für binäre Zahlen und dem ersten Darstellungs-Schiebcregister angeschlossenes zweites Darstellungs-Schieberegister, dessen Speicherkapazität dem Wert entspricht, der sich ergibt, wenn man die Speicherkapazität der Speicherschaltung des Volladdierers für binäre Zahlen von der Speicherkapazität des ersten Darstellungs-Speicherregisters abzieht; hierbei bilden das erste Darstellungs-Schieberegister, das zweite Darstellungs-Schieberegister und der Volladdierer einen geschlossenen Kreis, in dem Informationssignale umlaufen können; die insgesamt verfügbare Bitzeit des ersten Darstellungs-Schieberegisters, des zweiten Darstelltmgs-Schieberegisters und der Verzögerungsschaltung des Volladdierers wird zeitlich durch einen Sektorimpuls unterteilt, der der verfügbaren Bitzeit des Kechenscnieberegisters entspricht, so daß die Informationssignale der beiden in Reihe geschalteten Darstellungs-Scnieberegister verarbeitet werden, um einen Recnenvorgang durchzuführen. *

Die Erfindung und vorteilhafte Einzelheiten der Er- . findung werden im folgenden anhand scnematischer Zeicnnun- £^:;en nri Aur, HAiivuri^oboicpielan näher erläutert. Es zeigt:

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.Pig. 1 ein digitales Verarbeitungssystem in exnem

Bio cksehaltbild;

Pig. 2a und 2b die Y/ellenformen von "bei dem digitalen Verarbeitungs system "benutzten Steuer- und Gleichlaufimpulsen;·

Pig. 3 und 4- in Blockschaltbildern zwei "bei dem Verar-beitungssystem "benutzbare, mit einer Verzögerung arbeitende Volladdierer;

Pig. 5, 6 und 7 ta"bellarisclie Darstellungen, die die Veränderungen■der Informationssignale der Darstellungs-Schieberegister bei dem digitalen Verarbeitungssystem veranschaulichen; und

Pig. 8 in einem Blockschaltbild ein Beispiel für ein bekanntes digitales Verarbeitungssystem, .

Gemäß Pig. 1 ist ein erstes Darstellungs-Schieberegister Exa mit einer "bestimmten Speicherkapazität vorhanden. Bei dem dargestellten Ausfiihrungs"beispiel hat das Schieberegister Rxa zwischen der niedrigstwertigen Ziffersteile LSD1 und der höchstwertigen Zifferstelle MSD1 eine Speicherkapazität von 8 Ziffern Tdzw, 32 Bits, Perner gehört zu dem System ein zweites Darstellungs~Schie"beregister RxTd, das dem Register Rxa direkt vorgeschaltet ist. Me Speicherkapazität des Registers RxTd ist so gewählt, daß die 32 Bits "betragende Summe der Speicherkapazität von z. B. 4 Bits eines noch zu "beschreibenden Volladdierers AD für "binäre Zahlen und der Speicherkapazität von z. B. 28 Bits des Registers RxTd gleich der Speicherkapazität von z. B. 32 Bits des ersten Darstellungs-Schieberegisters Rxa ist. Perner ist ein Rechenschieberegister Ry vorhanden, das die gleiche Speicherkapazität von 32 Bits hat wie das erste Darstellungs-Schieberegister Rxa. Dem Volladdierer AD für' binäre Zahlen werden die Ausgangssignale des Darstellungs-

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Schieberegisters Rxa aus dessen letzter Stufe und die Ausgangs signale des Rechenregisters Ry oder ein anderes Steuersignal Dt1 als Eingangssignale zugeführt. Das Ausgangssignal des Volladdierers AD für "binär kodierte Dezimalzahlen wird über eine Leitung FL 2 der vordersten Stufe des Darstellungsschieberegisters Rxb zugeführt. Zu dem Volladdierer AD für binär kodierte Dezimalzahlen gehören ein binärer Volladdierer FA1, eine Speicherschaltung DM für den Übertragnachweis (bcd-Korrektur) und ein weiterer binärer Volladdierer PA2. Die Speicherschaltung DM kann z. B. N.. Ziffern (mindestens 2 Bits) aufnehmen. Die Anzahl der Zifferstellen oder Speicherplätze der ersten Stufe des Darstellungs-Schieberegisters Rxb wird von der Länge von N-. Ziffern abgezogen. Nimmt man an, daß No* ^t₁ ^un(^ ^a ^ie Zifferstellen des die vorgeschaltete Stufe bildenden Darstellungs-Schieberegisters Rxb bzw. des die nachgescnaltete Stufe bildenden Darstellungs-Schieberegisters Rxa bzw. des Rechenregisters Ry angeben, sind diese Werte so gewählt, daß die Summe von Kp und IL gleich N-, und gleich N. ist. Somit hat bei .den drei Schieberegistern das die vorgeschaltete Stufe bildende Darstellungsschieberegister Rxb eine Länge, die um N^ Zifferstellen geringer ist als diejenige des Schieberegisters Hxa bzw. des Rechenregisters Ry, während die Summe der Länge der Übertragnachweis-Speicherschaltung DId und der Länge des die vorgeschaltete Stufe bildenden Schieberegisters Rxb gleich der Länge des anderen Schieberegisters Rxa bzw. des Rechenregisters ϋγ ist. Gemäß Pig, 1 ist eine Anzeigeeinrichtung IN vorhanden, die dazu dient, den Informationsinhalt des Darstellungsschieberegisters Rx anzuzeigen, das sich aus dem ersten Register Rxa und dem zweiten Register Rxb zusammensetzt. Die durch den Rechenvprgang gewonnenem Informationen werden der Ausgangsseite des ersten Darstellungs-Schieberegisters Rxa entnommen und der Anzeigeeinricntung über eine-Leitung FL5 zugeführt, um sichtbar dargestellt oder aufgezeichnet zu werden. Der Deutlichkeit halber sind in Pig. 1

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eine Dekodierungsschaltung und eine Treiberschaltung fortgelassen, die zwischen dem Darstellungs-Schieberegister Rxa und der Anzeigeeinrichtung IW angeschlossen sind. Wenn es sich "bei der Anzeigeeinrichtung IN um eine dynamische Darstellungseinrichtung handelt, ist es zur Verstärkung der Darstellung, d. h., zur Verlängerung der Impulsdauer, erwünscht, daß das anzuzeigende Informationssignal auch der Ausgangsseite des zweiten Darstellungs-Schieberegisters Rxb über eine weitere leitung FL6 entnommen wird. Hierdurch ist es möglich, die Wiederholungsfrequenz zu steigern, mit der das Informationssignal der Anzeigeeinrichtung zugeführt wird, um die Leuchtdauer der Anzeigeeinrichtung zu verlängern. Hierzu ist es jedoch erforderlich, daß sich "beide Informationen, die an der letzten Zifferstelle LSD des Registers Rxa und an der letzten Zifferstelle LSD des Registers Rxb gespeichert sind, stets im Leer- bzw. Nullzustand befinden, damit nicht die G-efanr besteht, daß die Informationen gemischt und fhlöoL·.·dargestellt werden.

Mit anderen Yforten, die -vorstehend beschriebene Schaltung erweist sich bei einem Verarbeitungssystem als sehr vorteilhaft, bei dem die Informationen, welche in dem Umlaufweg gespeichert sind, zu dem die Register Rxa und Kxb sowie die Speicherschaltung DM gehören, B Ziffern umfassen, was der Hälfte der gesamten Speicherkapazität entspricht, und bei dem die übrigen ö Ziffern jeweils in den Wullzustand gebracht werden, nachdem der Rechenvorgang abgeschlosseil ist. Die Übermittlung der Informationen von dem Darstellüngs-Schieberegister Rx zu dem Rechenschieberegister Ry bzw« in der entgegengesetzten Richtung wird durch die Leitung ί%1 bewirkt. In l?ig« 1 ist ein Steuergatterteil₍nicht dargestellt, der bei jeder dieser Leitungen vorhanden sein muß, um den Reclienvorgang durchzufuhren _f bei dem die betreffenden Leitungen ctereh einen Gleichlaufimpuls nach Bedarf ein- bzwv ausgeschaltet werden» '" ■ ~

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Das in dem Rechenschieberregister Ry, dem Darstellungs-Schieberegister Hx und der Speicherschaltung DIJ des Volladdierers AD gespeicherte Informationssignal wird gemäß Fig. 2a durch Taktimpulse Cp 1 und Cp2 verschoben. Die gesamte, 64 Bits entsprechende Bitzeit des durch das Schieberegister Rx und den Volladdierer AD gebildeten, schleifenännliehen geschlossenen Kreises muß doppelt so lang sein wie die 32 Bits entsprechende Bitzeit des Hechenregisters Ry. Die in dem ersten Darstellungs-Schieberegistur Rxa und die in dom zweiten Larstellungs-Schiebereglster R.x"b enthaltenen Informationen werden gemäß Fig. 2b durch Taktimpulse Sp zum Unterscheiden höherer Ziffern von niedrigeren Ziffern unterschieden und zur Durchführung der Berechnung verarbeitet. Der Taktimpuls Sp hat eine Breite, die der Periodonlängedes in Fig. 2a dargestellten Zifferimpulses Dt1 entspricht, und er ist mit diesem Zifferiinpuls synchronisiert. Hierbei werden die in dem ersten Darstellungs-Schieberegister Rxa enthaltenen Informationen während einer Periode TL verarbeitet, während welcher der Taktimpuls Sp einen hohen Pegel hat, und die in dem zweiten Darstellungs-Schieberegister Rxb enthaltenen Informationen werden während einer Periode TH verarbeitet, während welcher der Taktimpuls Sj) einen niedrigen Pegel hat. Wenn z, B, die in dem Register Rxa und dem Rechenregister Ry enthaltenen Informationen zum Zweck des Addierens verarbeitet werden, werden die den Registern Rxa und Ry entnommenen Informationen dem Addierer AD v/ährend der Periode TL des Taktimpulses Sp zugeführt.

Im folgenden v/erden anhand von Fig. 2a und 2b die verschiedenen Impulssignale beschrieben, mit denen bei einem Tischrechner oder dergleichen gearbeitet wird, bei dem die Erfindung angewendet ist. In Fig. 2a und 2b entspricht der obere Pegel jedes dargestellten Impulssignals einem Bezugspotential oder dem Erdpotential, d. h., einer logischen "1", während der untere Pegel einem negativen Potential, d. h.,

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einer logischen "0" entsxjricht. Die Taktimpulse Cp1 und Cp2 werden z. B. durch astabile Multivibratoren erzeugt, um "bei dem Rechner eine Unterteilung, der Zeit zu "bewirken. Sie dienen zum Betätigen von Speicherelementen, z. B, mit einer Verzögerung arbeitenden Flip-Flops, die in den Schieberegistern Rxa und Rxb sowie dem Recnenregister Ry jeweils eine Kaskadenschaltung "bilden, und der Speicherschaltung DM zum Korrigieren einer "binär verschlüsselten Dezimalzahl. Die Ausgangssignale der Speicherelemente werden in Abhängigkeit von den Taktimpulsen Cp1 jeweils den nächstfolgenden Stufen ,zugeführt. Die Bitsignale Bt1 "bis Bt4 werden z. B, "benutzt, um gegebenenfalls dem Kodierer entnommene parallele "binäre Signale in serielle "binäre Signale zu verwandeln. Bei dem hier "beschriebenen Ausführungsbeispiel wird das Beurteilungssignal des Bitsignals Bt4 in dem .Volladdierer AD für "binar kodierte Dezimalzählen auf eine noch zu erläuternde Weise nutzbar gemacht. Die Ziffersignale Dt1 "bit !Dt8 dienen z, B, "bei" der dynamischen Darstellungseinrichtung als Zifferstellen-Änderungssignale. Bei dem hier "behandelten Ausführungsbeispiel werden sie "benutzt, um "bei einer Multiplikation oder Division den darzustellenden, in dem Schieberegister gespeicherten zweiten Operanden jeweils um 1 zu vergrößern "bzw. zu verkleinern. Der Zustand der Sektorimpulse Sp wird in Abständen von 8 Ziffern gewechselt, so daß sich der Zustand TL oder der Zustand TH ergibt, und diese Sektorimpulse lassen sich aus dem Ziffersignal Dt1 oder Dt8 mit Hilfe einer Flip-Flop-Schaltung und einer logischen Gatterschaltung zusammensetzen. Die Zifferimpulse Dp dienen dazu, die Ziffern einer binär kodierten Dezimalzahl zu unterscheiden. Die in Fig. 2b dargestellten Wortimpulse Wp dienen zum ^Unterscheiden von Y/orten oder Befenlen. Die Impulse Dp und Wp sind durch die folgenden Gleichungen bestimmt: ·

Dp. = Bt 4 » Cp 1 und Wp = Bt 4 . "OpT . Sp

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Diese Impulse lassen sich aus den vorstehend beschriebenen Impulsen zusammensetzen. Die Bitsignale Bt1 bis Bt4 und die Ziffersignale Dt1 bis Dt8 können aus den Taktimpulsen Cp2 und dem Bitsignal Bt1 z. B. mit Hilfe von Zählern gewonnen werden. Im vorliegenden Fall entspricht die Impulsbreite der Bitsignale Bt1 bis Bt4 der Periode der Taktsignale Cp1 oder Cp2 und der Dauer eines Bits des seriellen binären Signals. Die Impulsbreite der Ziffersignale Dt1 bis Dtö und die Periode der Zifferimpulse Dp entsprechen der Periode der Bitsignale Bt1 bis Bt4, d. h., der Länge einer Ziffer bzw. von 4 Bits der in Form serieller Signale binär kodier ten Dezimalzahl. Die Periode der Wortimpulse Wp ist doppelt so lang wie die periode der Ziffersignale Dt1 bis Dt8.

Der mit einer Verzögerung arbeitende Volladdierer AD ist z. B. in der aus Fig. 3 ersichtlichen V/eise aufgebaixt. Zu diesem Volladdierer gehören eine Verzögerungsschaltimg DL1 mit einer Speichorkapazitat von 4 Bits entsprechend einer Ziffer, weitere Verzögerungsschaltungen DL2 und DL3 zum Bewirken einer Verzögerung um die einem Bit entsprechende Zeit, eine Korrekturbeurteilungsschaltung Cc, eine Gatterschaltung G, die durch ein vorbestimmtes Taktsignal J3tT geöffnet wird, sowie ein Generator CG, der in Abhängigkeit von einem Ausgangssignal der Korrekturbeurteilungsschaltung CC ein Ausgangssignal erzeugt, das dazu dient, die Zahl 6 in der binären Form 0110 zu der Dezimalzahl in dem Volladdierer FA2 für binär kodierte Zahlen zu addieren. Die Verzögerungsschaltungen DL1 , DL2 und DL3, die Korrekturbeurteilungsschaltung CC, der Generator CG und die Gatterschaltung G bilden insgesamt die Übertrags-Nachweisspeichersciialtung DIv¹I nach Fig. 1. ,

Wenn bei dieser Anordnung das Ergebnis der Addition in dem Volladdierer FA1 gleicn "0 - 9" ist, wird das Ausgang£-,cignal des binären Volladdierers FA1 über die Verzöge-

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rungsschaltung DL1 dem "binären Volladdierer FA2 als Folge davon zugeführt, daß die Ausgangssignale des die naengeschaltete Stufe bildenden Registers Hxa und des Rechenregisters Ry addiert worden sind, die dem binären Volladdierer FA1 zugeführt wurden. Das Ausgangssignal des binären Volladdierers FA2 wird dein die vordere Stufe bildenden Register Rxb zugeführt. .Wenn sich als Folge der Addition in dem binären Volladdierer FA1 ein Übertrag ergibt, wird ein binäres Übertragssignal über die Verzögerungsschaltung" DL2 der Eingangsseite des binären Volladdierers FA1 zugeführt, um einer höheren binären Zifferstelle eine "1" einzugeben. Es ist ersichtlich, daß selbst beim Auftreten eines binären Übertrags, kein Überlaufen über 4 binäre Zifferstellen hinaus eintritt. Die Korrekturbeurteilungsschaltung CC und die Gatterschaltung G treten hierbei nicht in Tätigkeit.

Y/enn das Ergebnis der Addition, in dem binären Volladdierer FA1 gleich "10 - Ii" ir·+·, Wird das binäre Übertragssignal über die Verzögerungsschaltung.DL2 der Eingangsseite des binären Volladdierers FA1 zugeführt, um eine binäre Übertragung in diesem Volladdierer zu bewirken. Außerdem wird die Korrekturbeurteilungsschaltung CC durch einen durcn die Verzögerungsschaltung DL1 erzeugtes Befehlssignal betätigt. Die Korrekturbeurteilungsschaltung CC führt ein Ausgangssignal dem Generator CG und gleichzeitig ein Dezimalübertragsignal dem binären Volladdierer FA1 zu, um eine Dezimalübertragung zu bewirken. Das Ausgangssignal der Verzögerungsscnaltung DL1 und dasjenige des Generators CG werden durch den binären Volladdierer FA2 addiert. Der binäre Übertragungsvorgang wird so durchgeführt, daß das Ausgangssignal des binären Volladdierers FA2 über die Gatterschaltung G, die durch das vorbestimmte Taktsignal B"t4 geöffnet werden kann, der Eingangsseite des binären Volladdierers FA2 zugeführt wird, wobei die Verzögerungsschaltung DL3 eine Verzögerung um eine einem Bit entsprechende

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Zeit "bewirkt. Auf diese Weise wird der Betrag "O - 5" als binär kodierte Dezimalzahl von dem "binären Volladdierer AD bzw. dem binären Volladdierer FA2 aus übermittelt.

Y/enn das Ergebnis der Addition in dem binären Volladdierer FA1 gleich "16 - 19" ist, wird das Ausgangssignal des binären Volladdierers FA1 über die Verzögerungsschaltung DL2 der Kingangsseitc des binären Volladdierers PA1 zugeführt, um die binäre und die dezimale Stellenübertragung durchzuführen. Hierbei wird das einen Befehl darstellende Ausgangssignal der Verzögerungsschaltung DL1 der Korrekturbeurteilungsschaltung CC nicnt zugeführt. Statt dessen betätigt das einen Befehl darstellende Ausgangssignal des binären Volladdierers FA1 die Korrekturbeurteilungsschaltung CC, deren Ausgangssignal den Generator CG betätigt, dessen Ausgangnsignal der Eingangsseite des binären Volladdierers FA2 zugeführt wird. Andererseits wird das Ausgangs signal des binären Volladdierers FAl über die Ve^zögerungsschaltung DL1 der Eingahgssoite des binären Volladdierers FA2 zugeführt. Das binäre Übertragssignal wird über die Gatterschaltung G und die Verzögerungsschaltung DL3 von der Ausgangsseite des binären Volladdierers FA2 aus zugeführt. Da bei dem binären Volladdierer FA1 der dezimale Übertrag bereits durchgeführt worden ist, wird in dem binären Volladdiercr FA2 kein dezimaler Übertrag durchgeführt. Auf diese V/eise wird ein Ausgangssignal, das gleich "6 - 9" ist, als das Ausgangssignal des binären Volladdierers AD bzw. des binären Volladdierers FA2 übermittelt.

Fig. 4 zeigt eine andere Aueführungsform des Volladdierers AD nach Fig. 1 für binär kodierte Dezimalzahlen. In Fig.

4 sind Schaltungselemente, die die gleiche Aufgabe haben wie. die entsprechenden Schaltungselemente nach Fig. 3 jeweils in der gleichen Weise bezeichnet. Die Verzögerungssehaltungen DL1, DL2 und DI3, die Korrekturbeurteilungsschaltung CC und der Generator CG bilden die Ubertragnachv/ois-SpeichersCiialtvii;

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Die Anordnung nach Pig. 4-unterscheidet sich von derjenigen nach Pig. 3 dadurch, daß das Ausgangssignal des binären Volladdierers PA2 ohne Benutzung einer Gatterschaltung G über die Verzögerungsschaltung DL3 der Korrekturbeurteilungsschaltung GG und der Eingangsseite des binären Volladdierers PA2 zugeführt wird.

V/enn das Ergebnis der Addition in dem* binären Volladdierer FA1 gleich "0 - 9" oder "16 - 19" ist, gelten die vorstehenden Ausführungen.

Wenn das Ergebnis der Addition in dem binären Volladdierer FA1 gleich ¹¹IO - 15" ist, wird das Aus gangs signal dieses Volladdierers über die Verzögerungsschaltung DL2 der Eingangsseite des binären Volladdierers FAT zugeführt, um eine binäre Stellenwertübertragung zu bewirken. Das Ausgangssignal des binären Volladdierers PA1 wird über die Verzögerungsschaltung DL1 d.em binären Volladdierer PA2 zugeführt. Andererseits wird das Befehlsausgangssignal der Verzögerungsschaltung- DL1 der Korrekturbeurteilungssehaltung CC zugeführt. Das Ausgangssignal des binären Volladdierers PA2 wird über die Verzögerungsschaltung DL3 der Eingangsseite des" binären Volladdierers PA2 als binäres Übertragssignal und der Korrekturbeurteilungsschaltung CC als dezimales Übertragssignal· zugeführt. Das Ausgangssignal· der Korrekturbeurteilungsschaltung CG "betätigt dann den Generator CG, dessen Ausgangssignal· 0110 der Eingangsseite des binären VoU-addierers PA2 zugeführt wird. Auf diese Weise wird der Betrag "0 — 5" al·s Ausgangssignal· des Volladdierers "AD für binär kodierte Dezimalzahlen bzw. des binären Volladdierers PA2 weitergegeben. _t

.Zwar hat bei der. Ausführungsform nach Fig. 4 die Übertragsnachweis-Speicherschaltung DM eine Speicherkapazität von 4 Bits, doch beschränkt sich die Erfindung nicht

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auf eine solche Anordnung, denn es ist z. B. auch möglich, mit 3 Bits zu arbeiten. In diesem Fall wird eine Verzögerungsschaltung für die Länge eines Bits in die Ausgangsleitung eingeschaltet, z. B. in die von der Korrekturbeurteilungsschaltung CC zu dem "binären Volladdierer FA1 führende Leitung.

Im folgenden wird die Durchführung einer Multiplikation mit Hilfe des Verarbeitungssystems nach der Erfindung anhand von Fig. 5 beschrieben. In Fig. 5 ist gezeigt, auf welche Weise sich in Abhängigkeit von der Zeit die in dem Darstellungsschieberegister Rx gespeicherten Informationen verändern, während die Multiplikationsaufgabe 5x3= 15 gelöst wird.

Zuerst werden alle Schieberegister geräumt, so daß sich alle Stufen im Hullzustand befinden. Wenn dann der Multiplikand 5 mit Hilfe der nicht dargestellten Taste des Rechners mit der Bezeichnung "5" eingestellt wird, wira er gemäß Fig. 1 über einen Eingang i eingegeben und in der Umlaufspeicherschaltung gespeichert, die sich aus dem Schieberegister Rx, der Korrekturspeicherschaltung DlJ und der Rückleitung FL4 zusammensetzt. Dann wird eine mit "x" bezeichnete Funktionstaste gedruckt, und der Multiplikator 3 wird mit Hilfe der mit "3" bezeichneten Taste des Rechners eingestellt. Hierauf wird der Multiplikand 5 aus dem Register Rx durch die Leitung FL1 in das Rechenregister Ry überführt, in Umlauf gebracht und durch die Rückleitung FL3 festgehalten. Andererseits wird der Multiplikator 3 wie bei dem vorausgegangenen Einstellen des Multiplikanden 5 in der Umlauf speicherschaltung gespeichert, die durch das Schieberegister Rx, die Korrektur speicherschaltung 'JJI und die Rückleitung FL4 gebildet wird. Die Umlaufspeicherschaltung speichert den ersten oder zweiten Operanden, der 8 Zifferstellen entspricht, während die übrigen ö Zifferstellen im Leer-

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bzw. Nullzustand gehalten werden. Nunmehr wird eine mit "=" bezeichnete Starttaste gedrückt, um den Rechenvorgang einzuleiten. Dann wird der dem Rechenregister Ry eingegebene Multiplikand 5 durch den Volladdierer AD dreimal zu der in dem zweiten Darstellungs-Schieberegister Rxb enthaltenen Information addiert. Dieser Additionsvorgang wird während der Periode durchgeführt, während welcher der Taktimpuls Sp nach Fig. 2b den Pegel TH hat. Fig. 5b zeigt den Zustand, bei dem nach der ersten Addition das Additionsergebnis "5" in dem Darstellungs-Schieberegister Rxb steht. Sobald der erste Additionsvorgang in dieser Weise durchgeführt worden ist, wird von dem in dem Register Rxa enthaltenen Multiplikator "3" eine "1" abgezogen, so daß an der Speicherstelle LSD des Registers Rxa das Ergebnis "3 - 1" =^U2" erscheint. Die Subtraktion wird bei dem Register Rxa gemäß Fig. 1 durch das Informationssignal Dt1 durchgeführt, wobei eine "1" abgezogen wird,'die während der Periode TL des Taktim» pulses nach Fig. 2B erzeugt und dem Addierer AD zugeführt wird. Hierauf wird der im Rechenspeicher Ry enthaltene Multiplikand "5" zu der in dem Register Rxb. enthaltenen Information nacheinander in der gleichen Weise addiert, bis die Information an der Speicherstelle LSD des Registers Rxa stehende Information den Y/'ert "0" erreicht. Die betreffenden Stadien sind in Fig. 5c und 5d dargestellt. Sobald die in dem Register Rxa enthaltene Information den Wert Null erreicht, wird der Rechenvorgang beendet, und das Rechenergebnis "15" wird von dem Register Rxb zu dem Register Rxa verschoben, wie es in Fig. 5e gezeigt ist. Nunmehr ist der beschriebene Multiplikationsvorgang beendet. Wenn der Multiplikator eine große Zahl von Ziffern hat, wobei maximal 8 Ziffern möglich sind, wird in aufeinander'folgenden Schritten eine "1 ü von der niedrigstwertigen Ziffer bis zur höchstwertigen Ziffer abgezogen. In diesem Fall wird die Subtraktion bei jeder Ziffer des Multiplikators an der Speicherstelle LSD des Registers Rxa durchgeführt. Um ein wei-

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teres Beispiel zu geben, sei die Multiplikationsaufgabe 5 χ 13 = 65 betrachtet. Sobald der Zustand erreicht ist, bei dein die der Ziffer "3" an der ersten Stelle des Multiplikators "13" entsprechenden Additionsvorgänge beendet sind, wie en in Fig. 5d gezeigt ist, wird die gesamte in dem Register Rx enthaltene Information so nach rechts verschoben, wie es in Fig. 6a dargestellt ist. Runine.hr wird der Additionsvorgang durchgeführt, der der Ziffer "1" der zweiten Stelle des Multiplikators entspricht, wie es in Fig. 6b gezeigt ist. Auf diese V/eise wird der Rechenvorgang durchgeführt, wänrend die Informationen über den Multiplikanden mit den betreffenden, in dem Kegister iixa enthaltenen Ziffern schrittweise nach rechts bis zur niedrigstwertigen Zifferstelle LSD des registers Exa verschoben werden. Sobald der iiechenvorgang abgeschlossen ist, stellt die Lösung gemäß Fig. 6c am rechten Ende dos iiegisters Kxa bei LSD. Wenn das Hechenergebnis die höchstwertige Ziffer IvISD in d-d Kegister Hxa übersenreitet, ermöglicht es diese Maßnahme, einen Teil der dem iiechonorgebnis entsprechenden Informationen auch dem Register iixb einzugeben, so daß ein Überlaufen vermieden wird. Bezüglich des Zustanden vor dem Einleiten des Hechenvorgangs wurde angenommen, daß der zweite Operand in der Umlaufspeicherschaltung des iiegioters χΐχ und der erste Operand in dem Rechenregister Ey gespeichert ist. Es ist jedoch auch möglich, diesen iiecnenvorgang durehzufünren, wenn die beiden Operanden miteinander vertausent werden.

Im folgenden wird die Durchführung einer Division beschrieben. Als Beispiel sei angenommen, daß die Divisionsaufgabe 4 : 2=2 gelöst werden soll. V/ie bei der vorstehend bescüriebenen Multiplikation v/erden Zahleneinstelltasten und eine Funktionstaste gedrückt, um den ersten Operanden "4" in dem Kechenregister iiy und den zweiten Operanden "2" in der Umlaufspeiciiorscnaltung mit dem register ιίχ zu speichern.

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Dann wird die mit "=" bezeichnete Taste zum Einleiten des Rechenvorgangn gedruckt. Nunmehr v/ird zuerst ein Verschiebebefehl erzeugt, so daß der zweite Operand "2" aus dem Ee.gist.er Rx über die Leitung PL1 in das Recnenregister Hy ■ verscnoben wird, um darin gespeichert zu v/erden, während der erste Operand "4" aris dem Reehonregister Ry über die Leitung PL7 in die Umlaufspeicherschaltung verschoben wird, die sich aus dem Register Rx, dem Volladdierer AD und der Rüeinleitung PL4 zusammensetzt, um den ersten Operanden in der aus Pig. 7a ersichtlichen Weise zu speichern. Y/enn danach ein Befehl zvm Einleiten des Rechenvorgangs erteilt wird, wird der Dividend "4" gemäß Pig. 7b in die niedrigstwertige Zifferstelle LSD des Registers RxTd überführt. Der Divisor "2" wird mehrmals nacheinander von der in dem Register Rxb "bei LSD stehenden Information abgezogen. Pig.' Tc zeigt den Ztistand nach einer einmaligen Subtraktion, bei dem eine das Rechenergetmis "betreffende Information "1", difi ÖT e Thirchführung einer Subtraktion anzeigt, zu dem an der niedrigstwertigen Speicherstelle des Registers Rxa gespeicherten Information addiert wird. Auf diese Weise werden die Subtraktionsvorgänge zwischen dem Register Rxb und dem Rechenregister Ry durchgeführt, his die in dem Register Rxb enthaltene Information den T/ert "0" hat. Daher kann jetzt die Lösung "2" der Divisionsaufgäbe gemäß Pig. 5d der niedrigstwertigen Speicherstelle des Registers Rxa entnommen werden. Im vorliegenden Pail wird .das Addieren einer "1" zu der in dem Register Rxa enthaltenen Information gemäß Pig. 1 mit Hilfe des Eingangssignals Dt1 durchgeführt. Bei den vorstehend "beschriebenen AAisführungsT>eispielen ist das Rechenregister Ry so ausgebildet, daß es numerische Informationen mit 8 Ziffern aufnehmen kann. Jedoch ist es möglich, das Überlaufen eines Teils des Ergebnisses oder den Verlust des Vorzeichens einer Zahl zu verhindern, indem man eine weitere Zifferstelle hinzufügt, so daß das Rechenregister Ry eine Speicherkapazität von j Ziffern.aufweist,

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daß die Umlaufspeicherschaltung mit dem Register Rx eine Speicherkapazität von 18 Ziffern erhält, und daß zu den Zifferoignale.n Dt1 bis Dtδ ein weiteres Ziffersignal Dt9 hinzugefügt wird.

Gemäß der vorstehenden Beschreibung wird gemäß der Erfindung ein mit einer Verzögerung arbeitender Volladdierer für binär kodierte Dezimalzahlen benutzt. Dieser Volladdierer bildet eine achleifenähnliche geschlossene Schaltung zusammen mit dem Darstellungs-Schieberegister, dessen Speicherkapazität um ein ganzzahliges Vielfaches größer ist als diejenige des Rechenschieberegisters, und er fühlt die Additionsvorgänge nach dem seriellen Synchronverfahren durch. Daher ist es bei dem System nach der Erfindung nicht erforderlich, zv/ischen den Schieberegistern mehrere Steuergatter vorzusehen, wie es bei dem in Pig. 8 gezeigten bekannten System notwendig ist, bei dem Schieberegister mit gleicher Speicherkapazität parallelgeschaltet sind. Ferner ermöglicht es die Verwendung des mit einer Verzögerung arbeitenden Addierers für binär kodierte Dezimalzahlen, einen einzigen .Umlaufkreis in Form eines schleifenähnlichen geschlossenen Kreises vorzusehen, der sich aus dem Darstellungsregister Rx, dem mit einer Verzögerung arbeitenden Addierer AD, einer Leitung FL4 und der Leitung FL2 zusammensetzt. Ferner kann die das Rechenregister Ry mit dem Addierer AD verbindende Leitung FL? als eine einzige Leitung ausgebildet werden.

Gemäß der Erfindung ist es somit möglich, mit einer kleinen Anzahl von Steuergatterschaltungen auszukommen, die jedem Schieberegister vor- bzw. nachgeschaltet sind. Die Korrekturspeicherschaltung DM zum Umwandeln einer rein binären Zahl in eine binär kodierte Dezimalzahl und das ein Umlaufen der Informationen ermöglichende Darstellungsregister können zu einem Schaltungselement vereinigt werden, se

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daß eine Vereinfachung des Schaltungsaufbaus möglich ist. Soll das erfindungsgemäße System in Form einer integrierten Halbleiterschaltung ausgeführt werden, erweist sich dieses Merkmal als sehr vorteilhaft, da es eine hochgradige Integration und eine zweckmäßige Anordnung der verschiedenen Teile ermöglicht. Gemäß der Erfindimg "bildet außerdem das Darstellungsregister zusammen mit dem mit einer Verzögerung arbeitenden Addierer den beschriebenen schlei— fenähnlichen geschlossenen Kreis. Daher kann eine vorbestimmte Speieherstelle - des Darstellungsregisters mit Hilfe des Sektorimpulses leicht gewählt und angesteuert werden. Die darzustellenden verarbeiteten Informationssignale des Addierers AD können von der niedrigstwertigen Zifferstelle eines der eine Reihenschaltung bildenden Darstellungs-Schieberegister aus nacheinander eingegeben werden. Daher ist es möglich, für das darzustellende Informationssignal eine Speicherkapazität zu wählen, die gleich der gesamten Speicherkapazität des schleifenähnlichen geschlossenen Kreises ist. Beispielsweise kann bei der beschriebenen Ausführungsform ein Rechenergebnis mit bis zu 16 Zifferstellen gespeichert werden. Wenn die Anzeigeeinrichtung IN mit 8 Zifferstellen versehen ist, kann man in diesem Fall die Leitungen FL5 und I¹LG dadurch steuern, daß man hierzu die' erwähnten Sektorimpulse Sp benutzt, um die 8 höherwertigen Ziffern oder die 8 niedrigerwertigen Ziffern darzustellen.

Auf diese Y/eise kann ein Überlaufen von Informationen bei Multiplikationsvorgängen usw. vermieden werden.

Gemäß der Erfindung wird ferner ein darzustellendes Rechenergebniü in dem scnleifenähnliehen geschlossenen Kreis mit dem Anzeigeregister und dem mit einer Verzögerung arbeitenden Addierer in Umlauf gehalten. Daher ist es nicht erforderlich, einen besonderen Rückleitungsweg für das Darstellungsregister vorzusehen, und die Anzeigeeinriciitung JI-T läßt sich leicht nach dem dynamischen Dar-

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stellungsverfahren betreiben. Genauer gesagt werden Informationen aus dem den niedrigeren Stellen vorbehaltenen Teil LSD des Darstellungsregisters Hxb für die höheren Zifferstellen oder des Registers Rxa für die niedrigeren Zifferstellen der Anzeigeeinrichtung IN nach Fig, 1 für jede Stelle mit Hilfe eines Gatters zugeführt, das jeweils in 4 Bits entsprechenden Zeitabständen betätigt wird, so daß sich der Anordnung dynamische Darstellungssignale leicht entnehmen lassen.

Das vorstehend beschriebene digitale Verarbeitungssystem nach der Erfindung ermöglicht es somit, mit Hilfe einer einfachen Schaltung und unter Verwendung binär kodierter Dezimalzahlen Rechonvorgänge, z. B. Multiplikationen und Divisionen durchzuführen. Ferner ist es gemäß der Erfindung möglich, die Länge des Umlaufregisters, das in Verbindung mit der Speicherschaltung zur Korrektur der binär kodierten Desiinalzahlen verwendet wird, z\i verringern. Schließlich bietet die ±',rfindung noch den Vorteil, daß ein Überlaufen von Informationen verhindert werden kann.

Anspruch:

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Claims

ARSPHUCH

Digitales System zum Verarbeiten von Informationen, dadurch gekennzeichnet , daß ein Volladdierer (AD) für binär kodierte Dezimalζahleη mit zwei "binären Volladdiererstufen .(ΐΆ1 , FA2) vorhanden ist, daß zwischen den "beiden Volladdier&rstufen eine Korrekturnachweis-Speicherschaltung (DM) angeschlossen ist, daß diese Anordnung dazu dient, zwei Inxormationseingangssignale zu addieren "bzw. zu subtrahieren, daß an einen Eingang (a) des Volladdierers ein erstes Schieberegister (Hxa) mit einer bestimmten Speicherkapazität angeschlossen ist, daß an einen zweiten Eingang (b) des Volladdierers ein zv/eites Schieberegister (lixb) angeschlossen ist, daß Schaltungselemente (FL2, PL4) vorhanden sind, die das zweite Schieberegister mit dem Volladdierer für binär kodierte Dezimalzahlen zu einem schleifenähnlichen geschlossenen Kreis vereinigen, daß "die gesamte Speicherkapazität des zweiten Schieberegisters xind der Korrekturnachweis-Speicherschaltung um ein ganzzahliges Vielfaches größer ist als die Speicherkapazität des ersten Schieberegisters, daß dieses ganzzahlige Vielfache mindestens gleich 2 ist, daß eine vorbestimmte Speicherstelle des zweiten Schieberegisters durch einen Gleichlaufimpuls (Sp) gev/ählt wird, des-· sen Impulsbreite durch die Speicherkapazität des ersten Schieberegisters bestimmt ist, daß Informationssignale, die sich an vorbestimmten Speicherstellen des zweiten Schieberegisters und des ersten Schieberegisters befinden, durch den Volladdierer für binär kodierte Dezimalzahlen verarbeitet werden, um einen Rechenvorgang durchzuführen, und daß ein Informationssignal, das dem Ergebnis des Rechenvor-· gangs entspricht, in dem schleifenähnlichen geschlossenen Kreis in Umlauf gehalten wird.

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