DE212021000202U1 - Halbleiterbauelement und Halbleiter-Package - Google Patents

Halbleiterbauelement und Halbleiter-Package Download PDF

Info

Publication number
DE212021000202U1
DE212021000202U1 DE212021000202.1U DE212021000202U DE212021000202U1 DE 212021000202 U1 DE212021000202 U1 DE 212021000202U1 DE 212021000202 U DE212021000202 U DE 212021000202U DE 212021000202 U1 DE212021000202 U1 DE 212021000202U1
Authority
DE
Germany
Prior art keywords
electrode
layer
main surface
semiconductor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE212021000202.1U
Other languages
English (en)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of DE212021000202U1 publication Critical patent/DE212021000202U1/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/022—Protective coating, i.e. protective bond-through coating
    • H01L2224/02215—Material of the protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/03019—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for protecting parts during the process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Halbleiterbauelement, mit:
einer Halbleiterschicht, die eine erste Hauptfläche auf einer Seite und eine zweite Hauptfläche auf einer anderen Seite aufweist;
einer ersten Hauptflächenelektrode, die eine erste Elektrode, die die erste Hauptfläche bedeckt, und einer zweiten Elektrode, die einen höheren Härtegrad als die erste Elektrode aufweist und die erste Elektrode bedeckt, aufweist; und
einer Oxidschicht, die die erste Hauptflächenelektrode bedeckt.

Description

  • Technisches Gebiet
  • Die vorliegende Anmeldung entspricht der japanischen Patentanmeldung mit der Nr. 2020-082702 , die am 8. Mai 2020 beim Japanischen Patentamt eingereicht wurde, und deren gesamter Offenbarungsgehalt vorliegend durch Bezugnahme enthalten ist. Die vorliegende Erfindung betrifft ein Halbleiterbauelement und ein Halbleiter-Package.
  • Stand der Technik
  • Patentliteratur 1 offenbart Stand der Technik in Bezug auf ein vertikales Halbleiterelement, welches ein SiC Halbleitersubstrat verwendet.
  • Zitatliste
  • Patentliteratur
  • Patentliteratur 1: Japanische Patentanmeldung Nr. 2012-79945
  • Überblick über die Erfindung
  • Technisches Problem
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt ein Halbleiterbauelement und ein Halbleiter-Package bereit, durch welche die mechanische Stärke bzw. Festigkeit verbessert werden kann.
  • Lösung für das Problem
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt ein Halbleiterbauelement bereit, mit einem vertikalen Leistungshalbleiterelement (Englisch: vertical power semiconductor element), das Halbleiterbauelement aufweisend eine Halbleiterschicht, die eine erste Hauptfläche (bzw. erste Hauptoberfläche) und eine zweite Hauptfläche (bzw. zweite Hauptoberfläche) an einer der ersten Hauptfläche gegenüberliegenden Seite aufweist und SiC als eine Hauptkomponente aufweist, eine erste Elektrodenschicht, die auf der Seite der ersten Hauptfläche der Halbleiterschicht ausgebildet ist, eine zweite Elektrodenschicht, die auf der ersten Elektrodenschicht ausgebildet ist, elektrisch mit einem ersten Anschluss des vertikalen Leistungshalbleiterelements verbunden ist, und härter als die erste Elektrodenschicht ist, eine dritte Elektrodenschicht die auf der Seite der zweiten Hauptfläche der SiC Halbleiterschicht ausgebildet ist und elektrisch mit einem zweiten Anschluss des vertikalen Leistungshalbleiterelements verbunden ist, und eine Oxidschicht die auf einer Vorderseite (bzw. vorderen Oberfläche) der zweiten Elektrodenschicht ausgebildet ist.
  • Vorliegend ist auch ein Verfahren zur Herstellung eines Halbleiterbauelements offenbart, mit einem vertikalen Leistungshalbleiterelement bereit, wobei das Verfahren zum Herstellen des Halbleiterbauelements folgende Schritte aufweist: einen Schritt des Bildens einer ersten Elektrodenschicht an einer Seite einer ersten Hauptfläche einer Halbleiterschicht, die SiC als eine Hauptkomponente aufweist, einen Schritt des Bildens einer zweiten Elektrodenschicht, die elektrisch mit einem ersten Anschluss des vertikalen Leistungshalbleiterelements verbunden ist und härter als die erste Elektrodenschicht ist auf der ersten Elektrodenschicht, und einen Schritt des Verbindens eines Bonddrahts mit der zweiten Elektrodenschicht.
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt ein Halbleiterbauelement bereit, mit einer Halbleiterschicht, die eine erste Hauptfläche auf einer Seite und eine zweite Hauptfläche auf einer anderen Seite aufweist, einer ersten Hauptflächenelektrode, die eine erste Elektrode, die die erste Hauptfläche bedeckt, und einer zweite Elektrode, die einen höheren Härtegrad als die erste Elektrode aufweist und die erste Elektrode bedeckt, aufweist, und einer Oxidschicht, die die erste Hauptflächenelektrode bedeckt.
  • Vorliegend ist auch ein Verfahren zur Herstellung eines Halbleiterbauelements offenbart, mit einem Schritt des Herstellens einer Halbleiterschicht mit einer Hauptfläche, einem Schritt des Bildens einer ersten Hauptflächenelektrode, die eine erste Elektrode und eine zweite Elektrode auf der Hauptfläche aufweist, durch Ausbilden der ersten Elektrode auf der Hauptfläche und Ausbilden der zweiten Elektrode, die einen höheren Härtegrad als die erste Elektrode aufweist, auf der ersten Elektrode, und einem Schritt des Bildens einer Oxidschicht, die eine Außenfläche der ersten Hauptflächenelektrode bedeckt.
  • Die oben genannten als auch weitere Aufgaben, Merkmale und Wirkungen der vorliegenden Erfindung ergeben sich deutlicher durch die nachstehende Beschreibung der bevorzugten Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen.
  • Figurenliste
    • [1] 1 ist eine Draufsicht eines Halbleiterbauelements gemäß einer bevorzugten Ausführungsform.
    • [2] 2 ist eine Schnittdarstellung des Halbleiterbauelements gemäß der bevorzugten Ausführungsform.
    • [3A] 3A ist eine Schnittdarstellung eines Herstellungsverfahrens des Halbleiterbauelements gemäß der bevorzugten Ausführungsform.
    • [3B] 3B ist eine Schnittdarstellung des Herstellungsverfahrens des Halbleiterbauelements gemäß der bevorzugten Ausführungsform.
    • [3C] 3C ist eine Schnittdarstellung des Herstellungsverfahrens des Halbleiterbauelements gemäß der bevorzugten Ausführungsform.
    • [3D] 3D ist eine Schnittdarstellung des Herstellungsverfahrens des Halbleiterbauelements gemäß der bevorzugten Ausführungsform.
    • [3E] 3E ist eine Schnittdarstellung des Herstellungsverfahrens des Halbleiterbauelements gemäß der bevorzugten Ausführungsform.
    • [3F] 3F ist eine Schnittdarstellung des Herstellungsverfahrens des Halbleiterbauelements gemäß der bevorzugten Ausführungsform.
    • [4] 4 ist eine Schnittdarstellung eines modifizierten Beispiels des Halbleiterbauelements gemäß der bevorzugten Ausführungsform.
    • [5] 5 ist eine perspektivische Ansicht eines Halbleiter-Packages gemäß einem bevorzugten Ausführungsbeispiel.
    • [6] 6 ist eine Schnittdarstellung eines Dioden-Halbleiterbauelements gemäß einer bevorzugten Ausführungsform.
  • Beschreibung von Ausführungsformen
  • Bevorzugte Ausführungsformen der vorliegenden Erfindung sollen nun unter Bezugnahme auf die beigefügten Zeichnungen näher beschrieben werden. Jede der nachfolgend beschriebenen bevorzugten Ausführungsformen stellt ein umfassendes oder spezielles Beispiel dar. Zahlenwerte, Formen, Materialien, konstituierende Elemente (bzw. Bestandteile), Anordnungspositionen der konstituierenden Elemente, Verbindungsformen der konstituierenden Elemente, Schritte, Reihenfolge der Schritte, etc., die in den nachfolgenden bevorzugten Ausführungsformen beschrieben sind, sind Beispiele und sollen die vorliegende Offenbarung nicht einschränken. Unter den konstituierenden Elementen bzw. Bestandteilen in den nachfolgenden bevorzugten Ausführungsformen, ist ein Bestandteil unter den Bestandteilen, welcher nicht in einem unabhängigen Anspruch beschrieben ist, beschrieben als ein optionaler Bestandteil bzw. ein optionales konstituierendes Element.
  • Die jeweiligen beigefügten Zeichnungen sind schematische Ansichten und nicht notwendigerweise genau gezeichnet. Beispielsweise sind die Skalen bzw. Maßstäbe, etc., der beigefügten Zeichnungen nicht notwendigerweise angepasst. In den beigefügten Zeichnungen sind Anordnungen, die im Wesentlichen gleich sind, mit den gleichen Bezugszeichen versehen und redundante Beschreibungen werden weggelassen oder vereinfacht.
  • In der vorliegenden Beschreibung sind Begriffe, die eine Beziehung zwischen Elementen, wie beispielsweise vertikal, horizontal, etc., Begriffe, die Formen von Elementen darstellen, wie beispielsweise rechteckig, etc., und numerische Bereiche nicht Ausdrücke, die nur eine strenge Bedeutung haben, sondern Ausdrücke, die im Wesentlichen äquivalente Bereiche einschließen.
  • Ferner bezeichnen, in der vorliegenden Beschreibung, die Begriffe „oben/über“ und „unten/unterhalb“ nicht eine obere Richtung (vertikal oben) und untere Richtung (vertikal unten) im Sinne einer absoluten räumlichen Erfassung sondern werden als Begriffe verwendet, die durch eine relative Positionsbeziehung basierend auf einer Anordnung bzw. Reihenfolge der Laminierung (bzw. Schichtfolge) in einer laminierten Anordnung bzw. einem Schichtaufbau definiert sind. In der vorliegenden Beschreibung werden insbesondere Beschreibungen mit einer Seite einer ersten Hauptfläche bzw. Hauptoberfläche einer Halbleiterschicht als eine Oberseite bzw. obere Seite (oben) und eine Seite einer zweiten Hauptfläche bzw. Hauptoberfläche auf einer anderen Seite als eine untere Seite bzw. Unterseite (unten) bereitgestellt. Bei der tatsächlichen Verwendung eines Halbleiterbauelements (vertikaler Transistor) kann die Seite der ersten Hauptfläche eine untere Seite (unten) sein und die Seite der zweiten Hauptfläche kann eine obere Seite (oben) sein. Oder, das Halbleiterbauelement (vertikaler Transistor) kann in einer Ausrichtung verwendet werden, bei der die erste Hauptfläche und die zweite Hauptfläche in Bezug auf eine horizontale Ebene geneigt oder orthogonal dazu sind.
  • Ferner werden die Begriffe „oben/über“ und „unten/unterhalb“ auch in einem Fall angewendet, in dem zwei Bestandteile beabstandet voneinander angeordnet sind, so dass ein anderer Bestandteil zwischen den beiden Bestandteilen liegt, sowie in dem Fall, wenn zwei Bestandteile angeordnet sind, dass die beiden Bestandteile eng beieinanderliegen.
  • Die Anordnung eines Halbleiterbauelements gemäß der vorliegenden bevorzugten Ausführungsformen wird nun beschrieben. 1 ist a Draufsicht eines Halbleiterbauelements 101 gemäß der bevorzugten Ausführungsform. Das Halbleiterbauelement 101 weist ein Leistungshalbleitelement (Englisch power semiconductor element) als Beispiel für eine funktionale Einrichtung auf. Im Folgenden wird ein Beispiel dargestellt, bei dem das Halbleiterbauelement 101 einen vertikalen Transistor aufweist.
  • Bezugnehmend auf 1 weist das Halbleiterbauelement 101 eine SiC Halbleiterschicht 102 auf, die einen SiC (Siliziumcarbid)-Einkristall als Beispiel für einen Halbleiter mit großer bzw. breiter Bandlücke aufweist. In diesem Ausführungsbeispiel ist die SiC Halbleiterschicht 102 zu einem Chip mit rechteckiger, parallelepipedischer Form gebildet. Die SiC Halbleiterschicht 102 weist eine erste Hauptfläche 103 an einer Seite und eine zweite Hauptfläche 104 an einer anderen Seite auf. Die erste Hauptfläche 103 ist eine Bauelementoberfläche, auf welcher Hauptstrukturen der funktionalen Einrichtung gebildet sind. Die zweite Hauptfläche 104 kann eine Montagefläche (Englisch mounting surface) sein, die einem Verbindungsobjekt gegenüberliegt, wenn das Halbleiterbauelement 101 mit dem Verbindungsobjekt verbunden ist.
  • Eine Länge einer Seite der SiC Halbleiterschicht 102 kann zumindest 1 mm und höchstens 10 mm betragen (beispielsweise zumindest 2 mm und höchstens 5 mm) . In der SiC Halbleiterschicht 102 sind ein aktiver Bereich 106 und ein äußerer Bereich 107 angeordnet. Der aktive Bereich 106 ist ein Bereich, in dem ein MISFET (metal insulator semiconductor field effect transistor / Metall-Isolator-Halbleiter-Feldeffekttransistor) eines vertikalen Typs ausgebildet ist. Der äußere Bereich 107 ist ein Bereich an einer Außenseite des aktiven Bereichs 106.
  • Das Halbleiterbauelement 101 weist eine Gate-Elektrode 108, einen Gate-Finger 109, und eine Source-Elektrode 110 auf, die jeweils auf der ersten Hauptfläche 103 der SiC Halbleiterschicht 102 ausgebildet sind. Die Gate-Elektrode 108 und die Source-Elektrode 110 sind jeweils als ein Beispiel einer ersten Hauptflächenelektrode ausgebildet. Die Gate-Elektrode 108 kann als Gate-Pad bezeichnet werden und die Source-Elektrode 110 kann als Source-Pad bezeichnet werden. In 1 sind die Gate-Elektrode 108, der Gate-Finger 109 und die Source-Elektrode 110 zur Verdeutlichung schraffiert dargestellt. Die Gate-Elektrode 108, der Gate-Finger 109 und die Source-Elektrode 110 können Aluminium oder Kupfer aufweisen.
  • Die Gate-Elektrode 108 ist in der Draufsicht viereckig geformt. Die Gate-Elektrode 108 ist aus dem äußeren Bereich 107 in den aktiven Bereich 106 herausgeführt, so dass sie in der Draufsicht einen Grenzbereich zwischen dem äußeren Bereich 107 und dem aktiven Bereich 106 überquert. Der Gate-Finger 109 ist in dem äußeren Bereich 107 ausgebildet. Der Gate-Finger 109 wird von der Gate-Elektrode 108 nach außen geführt und erstreckt sich als ein Band in dem äußeren Bereich 107.
  • Die Source-Elektrode 110 ist in dem aktiven Bereich 106 gebildet mit Abständen von der Gate-Elektrode 108 und dem Gate-Finger 109. Die Source-Elektrode 110 ist in der Draufsicht vertieft ausgebildet, so dass sie einen Bereich mit vertiefter Form abdeckt, der durch die Gate-Elektrode 108 und den Gate-Finger 109 begrenzt ist. Eine Gate-Spannung wird an die Gate-Elektrode 108 und den Gate-Finger 109 angelegt. Die Gate-Spannung kann wenigstens 10 V und höchstens 50 V (beispielsweise etwa 30 V) betragen. Eine Source-Spannung wird an der Source-Elektrode 110 angelegt. Die Source-Spannung kann eine Referenzspannung sein (beispielsweise ein Erdungspotential bzw. GND-Spannung).
  • 2 ist eine Schnittdarstellung der SiC Halbleiterschicht 102 und ist eine Schnittdarstellung entlang einer ersten Richtung X des MISFET in dem aktiven Bereich 106. Die erste Richtung X ist eine zufällige Richtung entlang der ersten Hauptfläche 103 (zweiten Hauptfläche 104) der SiC Halbleiterschicht 102. Bezugnehmend auf 2 weist die SiC Halbleiterschicht 102 in diesem Ausführungsbeispiel eine laminierte Struktur auf, die ein SiC Halbleitersubstrat 121 eines n+-Typs und eine SiC epitaktische Schicht (Englisch: SiC epitaxial layer) 122 von einem n-Typ aufweist. Das SiC Halbleitersubstrat 121 ist als ein Drain-Bereich des MISFET ausgebildet. Die SiC epitaktische Schicht 122 ist als ein Drift-Bereich des MISFET ausgebildet.
  • Das SiC Halbleitersubstrat 121 bildet die zweite Hauptfläche 104 der SiC Halbleiterschicht 102. Die SiC epitaktische Schicht 122 bildet die erste Hauptfläche 103 der SiC Halbleiterschicht 102. Die zweite Hauptfläche 104 der SiC Halbleiterschicht 102 kann eine Erdungs- bzw. Ground-Fläche sein. Eine Dicke des SiC Halbleitersubstrats 121 kann wenigstens 1 µm aber höchstens 1000 µm sein. Die Dicke des SiC Halbleitersubstrats 121 ist vorzugsweise höchstens 150 µm.
  • Eine Dicke der SiC epitaktischen Schicht 122 kann wenigstens 1 µm und höchstens 100 µm sein. Die Dicke der SiC epitaktischen Schicht 122 ist vorzugsweise nicht mehr als 15 µm oder nicht mehr als 10 µm. Eine n-Typ-Verunreinigungskonzentration (bzw. (bzw. Störstellenkonzentration bzw. Dotierkonzentration; Englisch: n-type impurity concentration) der SiC epitaktischen Schicht 122 ist nicht höher als die n-Typ-Verunreinigungskonzentration des SiC Halbleitersubstrats 121. Die n-Typ-Verunreinigungskonzentration der SiC epitaktischen Schicht 122 kann wenigstens 1,0×1015 cm-3 und höchstens 1,0×1018 cm-3 betragen.
  • In diesem Ausführungsbeispiel weist die SiC epitaktische Schicht 122 eine Mehrzahl von Bereichen mit unterschiedlichen n-Typ-Verunreinigungskonzentrationen entlang einer Normalenrichtung Z zur ersten Hauptfläche 103 der SiC Halbleiterschicht 102 auf. Insbesondere weist die SiC epitaktische Schicht 122 einen Bereich mit hoher Konzentration 122a auf, der eine vergleichsweise hohe n-Typ-Verunreinigungskonzentration aufweist, und einen Bereich mit niedriger Konzentration 122b, der eine niedrigere n-Typ-Verunreinigungskonzentration aufweist, als der Bereich mit hoher Konzentration 122a.
  • Der Bereich mit hoher Konzentration 122a ist in einem Bereich auf der Seite der ersten Hauptfläche 103 gebildet. Der Bereich mit niedriger Konzentration 122b ist in einem Bereich auf der Seite der zweiten Hauptfläche 104 der SiC Halbleiterschicht 102 in Bezug auf den Bereich mit hoher Konzentration 122a gebildet. Eine n-Typ-Verunreinigungskonzentration des Bereichs mit hoher Konzentration 122a kann nicht weniger als 1,0×1016 cm-3 und nicht mehr als 1,0×1018 cm-3 sein. Eine n-Typ-Verunreinigungskonzentration des Bereichs mit niedriger Konzentration 122b kann nicht weniger als 1,0×1015 cm-3 und nicht mehr als 1,0×1016 cm-3 sein. Eine Dicke des Bereichs mit hoher Konzentration 122a ist nicht größer als eine Dicke des Bereichs mit niedriger Konzentration 122b. Insbesondere ist die Dicke des Bereichs mit hoher Konzentration 122a kleiner als die Dicke des Bereichs mit niedriger Konzentration 122b.
  • Das Halbleiterbauelement 101 weist eine Drain-Elektrode 123 auf, die die zweite Hauptfläche 104 der SiC Halbleiterschicht 102bedeckt. Die Drain-Elektrode 123 ist gebildet als ein Beispiel einer zweiten Hauptflächenelektrode und kann als Drain-Pad bezeichnet werden. Eine maximale Spannung, die zwischen der Source-Elektrode 110 und der Drain-Elektrode 123 in einem ausgeschalteten Zustand nicht weniger als 1000 V und nicht mehr als 10000 V sein.
  • Die Drain-Elektrode 123 kann wenigstens eines von einer Ti (Titanium)-Schicht, einer Ni (Nickel)-Schicht, und einer Au (Gold)-Schicht, oder eine Ag (Silber)-Schicht aufweisen. Die Drain-Elektrode 123 kann eine vierlagige Struktur aufweisen, die eine Ti-Schicht, eine Ni-Schicht, eine Au-Schicht, und eine Ag-Schicht aufweist, die in dieser Reihenfolge von der zweiten Hauptfläche 104 der SiC Halbleiterschicht 102 laminiert sind.
  • Die Drain-Elektrode 123 kann eine vierlagige Struktur aufweisen, die eine Ti-Schicht, eine Al (Aluminium) Cu (Verbindung von Al und Cu) Schicht, eine Ni-Schicht, und eine Au-Schicht aufweisen, die in dieser Reihenfolge von der zweiten Hauptfläche 104 der SiC Halbleiterschicht 102 laminiert sind. Die Drain-Elektrode 123 kann eine vierlagige Struktur aufweisen, die eine Ti-Schicht, eine AlSi (Silizium) Cu (Verbindung von Al, Si, und Cu) Schicht, eine Ni-Schicht, und eine Au-Schicht aufweisen, die in dieser Reihenfolge von der zweiten Hauptfläche 104 der SiC Halbleiterschicht 102 laminiert sind. Die Drain-Elektrode 123 kann eine laminierte Struktur aufweisen, die eine TiN (Titannitrid) Schicht aufweist oder eine Ti-Schicht und eine TiN-Schicht anstelle einer Ti-Schicht.
  • Das Halbleiterbauelement 101 weist einen Körperbereich 126 eines p-Typs auf, der in einem Oberflächenschichtbereich der ersten Hauptfläche 103 der SiC Halbleiterschicht 102 in dem aktiven Bereich 106 ausgebildet ist. Der Körperbereich 126 definiert den aktiven Bereich 106. Das heißt, in diesem Ausführungsbeispiel, ist der Körperbereich 126 in einer Gesamtheit eines Bereichs ausgebildet, der den aktiven Bereich 106 in der ersten Hauptfläche 103 der SiC Halbleiterschicht 102 bildet. Eine p-Typ-Verunreinigungskonzentration des Körperbereichs 126 kann nicht weniger als 1,0×1017 cm-3 und nicht mehr als 1,0×1020 cm-3 sein.
  • Das Halbleiterbauelement 101 weist eine Mehrzahl von Gate-Gräben (Englisch: gate trenches) 131 auf, die in dem Oberflächenschichtbereich der ersten Hauptfläche 103 der SiC Halbleiterschicht 102 in dem aktiven Bereich 106 ausgebildet sind. Die Mehrzahl der Gate-Gräben 131 sind in Intervallen entlang der zufälligen ersten Richtung X ausgebildet. Die Mehrzahl der Gate-Gräben 131 sind als Bänder ausgebildet, die sich entlang einer zweiten Richtung Y erstrecken, die die erste Richtung X schneidet. Die Mehrzahl der Gate-Gräben 131 sind in Draufsicht streifenförmig ausgebildet. Eine Länge von jedem Gate-Graben 131 kann wenigstens 0,5 mm betragen. In diesem Ausführungsbeispiel beträgt die Länge jedes Gate-Grabens 131 wenigstens 1 mm und höchstens 10 mm (beispielsweise nicht weniger als 2 mm und nicht mehr als 5 mm).
  • Jeder Gate-Graben 131 durchdringt den Körperbereich 126 und erreicht die SiC epitaktische Schicht 122. Eine Bodenwand von jedem Gate-Graben 131 ist innerhalb der SiC epitaktischen Schicht 122 angeordnet. Insbesondere ist die Bodenwand von jedem Gate-Graben 131 in dem Bereich mit hoher Konzentration 122a der SiC epitaktischen Schicht 122 angeordnet. In Bezug auf die Normalenrichtung Z zur ersten Hauptfläche 103 der SiC Halbleiterschicht 102, kann eine Tiefe des Gate-Grabens 131 nicht weniger als 0,5 µm und nicht mehr als 3 µm (beispielsweise etwa 1 µm) sein. Die Tiefe des Gate-Grabens 131 ist vorzugsweise nicht weniger als 0,5 µm und nicht mehr als 1,0 µm. Eine Breite in der ersten Richtung X des Gate-Grabens 131 kann nicht weniger als 0,1 µm und nicht mehr als 2 µm (beispielsweise etwa 0,5 µm) sein. Die Breite in der ersten Richtung X des Gate-Grabens 131 ist vorzugsweise nicht weniger als 0,1 µm und nicht mehr als 0,5 µm.
  • Eine Gate-Isolationsschicht 134 und eine Gate-Elektrodenschicht 135 ist innerhalb von jedem Gate-Graben 131 ausgebildet. Die Gate-Isolationsschicht 134 weist Siliziumoxid auf. Die Gate-Isolationsschicht 134 kann Siliziumnitrid oder einen isolierenden Film aufweisen. Die Gate-Isolationsschicht 134 ist als Film entlang einer inneren Wandfläche des Gate-Grabens 131 gebildet, so dass im Inneren des Gate-Grabens 131 ein Raum mit vertiefter Form abgegrenzt wird.
  • Die Gate-Isolationsschicht 134 weist einen ersten Bereich 134a, einen zweiten Bereich 134b, und einen dritten Bereich 134c auf. Der erste Bereich 134a ist entlang einer Seitenwand des Gate-Grabens 131 ausgebildet. Der zweite Bereich 134b ist entlang einer Bodenwand des Gate-Grabens 131 ausgebildet. Der dritte Bereich 134c ist entlang einer ersten Hauptfläche 103 der SiC Halbleiterschicht 102 ausgebildet. Eine Dicke des ersten Bereichs 134a ist weniger als eine Dicke des zweiten Bereichs 134b und eine Dicke des dritten Bereichs 134c. Die Dicke des ersten Bereichs 134a kann nicht weniger als 0,01 µm und nicht mehr als 0,2 µm betragen. Die Dicke des zweiten Bereichs 134b kann nicht weniger als 0, 05 µm und nicht mehr als 0,5 µm betragen. Die Dicke des dritten Bereichs 134c kann nicht weniger als 0, 05 µm und nicht mehr als 0,5 µm betragen. Natürlich kann die Gate-Isolationsschicht 134 stattdessen mit einer einheitlichen Dicke gebildet werden.
  • Die Gate-Elektrodenschicht 135 ist in den Gate-Graben 131 über der Gate-Isolationsschicht 134 eingebettet. Insbesondere ist die Gate-Elektrodenschicht 135 in dem Gate-Graben 131 eingebettet, so dass sie den Raum mit vertiefter Form, welcher durch die Gate-Isolationsschicht 134 abgegrenzt ist, ausfüllt. Die Gate-Elektrodenschicht 135 ist durch die Gate-Spannung gesteuert. Die Gate-Elektrodenschicht 135 ist elektrisch mit der Gate-Elektrode 108 und dem Gate-Finger 109 verbunden.
  • In einer Schnittdarstellung orthogonal zu der Richtung (zweite Richtung Y) , in der sich der Gate-Graben 131 erstreckt, ist die Gate-Elektrodenschicht 135 gebildet als eine Wand, die sich entlang der Normalenrichtung Z zu der ersten Hauptfläche 103 der SiC Halbleiterschicht 102 erstreckt. Die Gate-Elektrodenschicht 135 kann ein leitfähiges Polysilizium aufweisen. Die Gate-Elektrodenschicht 135 kann ein n-Typ-Polysilizium oder ein p-Typ-Polysilizium als Beispiele eines leitfähigen Polysiliziums aufweisen. Die Gate-Elektrodenschicht 135 kann anstelle von leitfähigem Polysilizium mindestens eine Substanz von Wolfram, Aluminium, Kupfer, einer Aluminiumlegierung, oder einer Kupferlegierung aufweisen.
  • Das Halbleiterbauelement 101 weist eine Mehrzahl von Source-Gräben 141 auf, die in der ersten Hauptfläche 103 der SiC Halbleiterschicht 102 in dem aktiven Bereich 106 ausgebildet sind. Jeder Source-Graben 141 ist gebildet in einem Bereich zwischen zwei Gate-Gräben 131, die zueinander benachbart sind. Die Mehrzahl von Source-Gräben 141 sind jeweils gebildet als Bänder, die sich entlang der zweiten Richtung Y erstrecken. Die Mehrzahl von Source-Gräben 141 sind in der Draufsicht als Streifen ausgebildet. In Bezug auf die erste Richtung X kann ein Pitch bzw. Abstand zwischen zentralen Bereichen von Source-Gräben 141, die einander benachbart sind, nicht weniger als 1,5 µm und nicht mehr als 3 µm betragen.
  • Jeder Source-Graben 141 durchdringt den Körperbereich 126 und erreicht die SiC epitaktische Schicht 122. Eine Bodenwand des Source-Grabens 141 ist innerhalb der SiC epitaktischen Schicht 122 angeordnet. Insbesondere ist eine Bodenwand von jedem Source-Graben 141 in dem Bereich mit hoher Konzentration 122a angeordnet. In diesem Ausführungsbeispiel ist eine Tiefe des Source-Grabens 141 nicht weniger als die Tiefe des Gate-Grabens 131. Insbesondere ist die Tiefe des Source-Grabens 141 größer als die Tiefe des Gate-Grabens 131.
  • In Bezug auf die Normalenrichtung Z der ersten Hauptfläche 103 der SiC Halbleiterschicht 102, kann die Tiefe des Source-Grabens 141 nicht weniger als 0,5 µm und nicht mehr als 10 µm (beispielsweise etwa 2 µm) sein. Eine Breite des Source-Grabens 141 in einer ersten Richtung kann nicht weniger als 0,1 µm und nicht mehr als 2 µm (beispielsweise etwa 0,5 µm) sein. Eine Source-Isolierschicht 142 und eine Source-Elektrodenschicht 143 sind innerhalb des Source-Grabens 141 ausgebildet.
  • Die Source-Isolierschicht 142 kann Siliziumoxid aufweisen. Die Source-Isolierschicht 142 ist als ein Film entlang einer inneren Wandfläche des Source-Grabens 141 ausgebildet, so dass ein Raum mit vertiefter Form innerhalb des Source-Grabens 141 abgegrenzt ist. Die Source-Isolierschicht 142 weist einen ersten Bereich 142a und einen zweiten Bereich 142b auf. Der erste Bereich 142a ist entlang einer Seitenwand des Source-Grabens 141 gebildet. Der zweite Bereich 142b ist entlang einer Bodenwand des Source-Grabens 141 gebildet. Eine Dicke des ersten Bereichs 142a ist weniger als eine Dicke des zweiten Bereichs 142b. Die Dicke des ersten Bereichs 142a kann nicht weniger als 0,01 µm und nicht mehr als 0,2 µm sein. Die Dicke des zweiten Bereichs 142b kann nicht mehr als 0, 05 µm und nicht mehr als 0, 5 µm sein. Natürlich kann die Source-Isolierschicht 142 mit einer einheitlichen Dicke ausgebildet sein.
  • Die Source-Elektrodenschicht 143 ist in den Source-Graben 141 über die Source-Isolierschicht 142 eingebettet. Insbesondere ist die Source-Elektrodenschicht 143 eingebettet in den Source-Graben 141, so dass sie den durch die Source-Isolierschicht 142 abgegrenztem Raum mit vertiefter Form ausfüllt. Die Source-Elektrodenschicht 143 wird durch die Source-Spannung gesteuert. Eine Dicke der Source-Elektrodenschicht 143 kann nicht weniger als 0, 5 µm und nicht mehr als 10 µm (beispielsweise etwa 1 µm) sein.
  • Die Source-Elektrodenschicht 143 weist vorzugsweise Polysilizium mit einer Eigenschaft, die der von SiC in der Materialqualität nahekommt. Dadurch kann die in der SiC Halbleiterschicht 102 erzeugte Spannung reduziert werden. Die Source-Elektrodenschicht 143 kann den gleichen leitfähigen Materialtyp wie die Gate-Elektrodenschicht 135 aufweisen. Die Source-Elektrodenschicht 143 kann ein leitfähiges Polysilizium aufweisen. Die Source-Elektrodenschicht 143 kann ein n-Typ-Polysilizium oder ein p-Typ-Polysilizium als Beispiel eines leitfähigen Polysiliziums aufweisen. Die Source-Elektrodenschicht 143 kann anstelle vom leitfähigen Polysilizium ein Material aus Wolfram, Aluminium, Kupfer, einer Aluminiumlegierung oder einer Kupferlegierung aufweisen.
  • Das Halbleiterbauelement 101 hat also Graben-Gate-Strukturen und Graben-Source-Strukturen. Die Graben-Gate-Strukturen umfassen die Gate-Gräben 131, die Gate-Isolierschichten 134, und die Gate-Elektrodenschichten 135. Die Graben-Source-Strukturen weisen die Source-Gräben 141, die Source-Isolierschichten 142, und die Source-Elektrodenschichten 143 auf.
  • Das Halbleiterbauelement 101 weist Source-Bereiche 153 des n+-Typs auf, die in Bereichen entlang der Seitenwände der Gate-Gräben 131 in einem Oberflächenschichtbereich des Körperbereichs 126 ausgebildet sind. In diesem Ausführungsbeispiel sind, in Bezug auf die erste Richtung X, eine Mehrzahl von Source-Bereichen 153 entlang der Seitenwände an einer Seite und der Seitenwände entlang einer anderen Seite der Gate-Gräben 131 ausgebildet. Eine n-Typ-Verunreinigungskonzentration der Source-Bereiche 153 kann nicht weniger als 1,0x1018 cm-3 und nicht mehr als 1,0×1021 cm-3 sein.
  • Die Mehrzahl der Source-Bereiche 153 sind jeweils gebildet als Bänder, welche sich entlang der zweiten Richtung Y erstrecken. Die Mehrzahl der Source-Bereiche 153 sind in der Draufsicht als Streifen ausgebildet. Jeder Source-Bereich 153 ist exponiert von einer Seitenwand eines Gate-Grabens 131 und der Seitenwand des Gate-Grabens 141.
  • Das Halbleiterbauelement 101 weist eine Mehrzahl von Kontaktbereichen 154 von einem p+-Typ auf, die in dem Oberflächenschichtbereich der ersten Hauptfläche 103 der SiC Halbleiterschicht 102 ausgebildet sind. Eine p-Typ-Verunreinigungskonzentration der Kontaktbereiche 154 ist größer als die p-Typ-Verunreinigungskonzentration des Körperbereichs 126. Die p-Typ-Verunreinigungskonzentration der Kontaktbereiche 154 kann nicht weniger als 1,0×1018 cm-3 und nicht mehr als 1,0×1021 cm-3 betragen.
  • Die Mehrzahl von Kontaktbereichen 154 sind ausgebildet entlang der Seitenwände der jeweiligen Source-Gräben 141. Die Mehrzahl von Kontaktbereichen 154 sind in Abständen bzw. Intervallen entlang der zweiten Richtung Y ausgebildet. Die Mehrzahl von Kontaktbereichen 154 sind in Intervallen bzw. Abständen von den Gate-Gräben 131 entlang der ersten Richtung X ausgebildet. Jeder Kontaktbereich 154 bedeckt die Seitenwand und die Bodenwand eines Gate-Grabens 141.
  • Das Halbleiterbauelement 101 weist eine Mehrzahl von p-Typ-Tiefenwannenbereichen (Englisch: p-type deep well regions) 155 auf, die in dem Oberflächenschichtbereich der ersten Hauptfläche 103 der SiC Halbleiterschicht 102 ausgebildet sind. Die Tiefenwannenbereiche 155 werden auch als Spannungsfestigkeit-Steuerbereichen (Englisch: withstand voltage control regions / withstand voltage holding regions) bezeichnet zum Einstellen der Spannungsfestigkeit der SiC Halbleiterschicht 102 in dem aktiven Bereich 106. Die jeweiligen Tiefenwannenbereiche 155 sind entlang der inneren Wände der jeweiligen Source-Gräben 141 ausgebildet, so dass sie die Kontaktbereiche 154 abdecken.
  • Eine p-Typ-Verunreinigungskonzentration der Tiefenwannenbereiche 155 kann im Wesentlichen gleich der p-Typ-Verunreinigungskonzentration des Körperbereichs 126 sein. Die p-Typ-Verunreinigungskonzentration der Tiefenwannenbereiche 155 kann die p-Typ-Verunreinigungskonzentration des Körperbereichs 126 übersteigen. Die p-Typ-Verunreinigungskonzentration der Tiefenwannenbereiche 155 kann geringer sein als die p-Typ-Verunreinigungskonzentration des Körperbereichs 126. Die p-Typ-Verunreinigungskonzentration der Tiefenwannenbereiche 155 kann nicht größer sein als die p-Typ-Verunreinigungskonzentration der Kontaktbereiche 154. Die p-Typ-Verunreinigungskonzentration der Tiefenwannenbereiche 155 kann geringer sein als die p-Typ-Verunreinigungskonzentration der Kontaktbereiche 154. Die p-Typ-Verunreinigungskonzentration der Tiefenwannenbereiche 155 kann nicht weniger sein als 1,0×1017 cm-3 und nicht größer als 1,0×1019 cm-3.
  • Jeder Tiefenwannenbereich 155 bildet einen pn-Übergangsbereich mit der SiC Halbleiterschicht 102 (dem Bereich mit hoher Konzentration 122a der SiC epitaktischen Schicht 122). Verarmungsschichten (Englisch: depletion layers) bilden sich aus in Bereichen zwischen einer Mehrzahl von den Gate-Gräben 131, die jeweils angrenzen an die pn-Übergangsbereiche. Die Verarmungsschichten bilden sich aus den Bereichen der Seite der zweiten Hauptfläche 104 der SiC Halbleiterschicht 102 in Bezug auf die Bodenwände der Gate-Gräben 131.
  • Das Halbleiterbauelement 101 weist Zwischenschicht-Isolierschichten (Englisch: interlayer insulating layers) 191 auf, die auf der ersten Hauptfläche 103 der SiC Halbleiterschicht 102 ausgebildet sind. Jede Zwischenschicht-Isolierschicht 191 bedeckt den aktiven Bereich 106 und den äußeren Bereich 107 selektiv. Die Zwischenschicht-Isolierschicht 191 kann Siliziumoxid oder Siliziumnitrid aufweisen. Die Zwischenschicht-Isolierschicht 191 kann PSG (Phosphor-Silikatglas) und/oder BPSG (Bor-Phosphor-Silikatglas) aufweisen als ein Beispiel von Siliziumoxid.
  • Das Halbleiterbauelement 101 weist die Source-Elektrode 110, die auf den Zwischenschicht-Isolierschichten 191 ausgebildet ist, auf. Die Source-Elektrode 110 hat eine laminierte Struktur bzw. einen Schichtaufbau, der eine erste Elektrodenschicht 201, eine zweite Elektrodenschicht 202 und eine dritte Elektrodenschicht 203 aufweist, die in dieser Reihenfolge von der Seite der ersten Hauptfläche 103 (Seite der Zwischenschicht-Isolierschicht 191) der SiC Halbleiterschicht 102 laminiert sind. Die erste Elektrodenschicht 201 kann eine Einzelschichtstruktur aufweisen, die eine Titanschicht oder eine Titannitridschicht aufweist. Die erste Elektrodenschicht 201 kann eine laminierte Struktur aufweisen, die eine Titanschicht und eine Titannitridschicht aufweist, die in dieser Reihenfolge von einer Seite der ersten Hauptfläche 103 der SiC Halbleiterschicht 102 laminiert sind.
  • Eine Dicke der zweiten Elektrodenschicht 202 ist größer als eine Dicke der ersten Elektrodenschicht 201. Die zweite Elektrodenschicht 202 weist ein leitfähiges Material mit einer niedrigeren Widerstandswert als ein Widerstandswert der ersten Elektrodenschicht 201 auf. Die zweite Elektrodenschicht 202 kann mindestens eins von Aluminium, Kupfer, eine Aluminiumlegierung oder einer Kupferlegierung aufweisen. Die zweite Elektrodenschicht 202 kann wenigstens eines aufweisen von einer Aluminium-Silizium-Legierung, einer Aluminium-Silizium-Kupfer-Legierung, oder eine Aluminium-Kupfer-Legierung aufweisen. In diesem Ausführungsbeispiel weist die zweite Elektrodenschicht 202 eine Aluminium-Silizium-Kupfer-Verbindung bzw. -legierung auf. Die erste Hauptfläche 103 der SiC Halbleiterschicht 102 (eine Vorderseite eines Wafers) hat aufgrund des Vorhandenseins oder Nicht-Vorhandenseins der Zwischenschicht-Isolierschichten 191, etc. eine unebene Struktur, und eine Vorderseite der zweiten Elektrodenschicht 202 weist eine unebene Struktur (einen unebenen Bereich) auf, die in Konformität mit der vorstehend genannten unebenen Struktur ausgebildet ist.
  • Die dritte Elektrodenschicht 203 weist wenigstens eines von Nickel (Ni) und Kupfer (Cu) auf. Die dritte Elektrodenschicht 203 kann eine Einzelschichtstruktur aufweisen, welche eine Nickel-Schicht oder eine Kupfer-Schicht aufweist. Die dritte Elektrodenschicht 203 kann eine laminierte Struktur aufweisen, die eine Nickel-Schicht und eine Kupfer-Schicht aufweist. Die dritte Elektrodenschicht 203 weist vorzugsweise eine Nickel-Schicht auf. Die dritte Elektrodenschicht 203 ist härter als die zweite Elektrodenschicht 202. Durch die Bereitstellung der vergleichsweise harten dritten Elektrodenschicht 203 auf der zweiten Elektrodenschicht 202, kann das Ablösen der Source-Elektrode 110 oder die Zerstörung einer Struktur, beispielsweise beim Drahtbonden, verhindert bzw. unterdrückt werden. Das heißt, eine mechanische Festigkeit kann verbessert werden.
  • Beispielsweise ist eine Dicke der dritten Elektrodenschicht 203 in Bezug auf die Normalenrichtung Z zur ersten Hauptfläche 103 der SiC Halbleiterschicht 102, nicht weniger als 1 µm und nicht mehr als 10 µm betragen. Eine vordere Oberfläche der dritten Elektrodenschicht 203 weist eine größere Flachheit als die zweite Elektrodenschicht 202 auf. Insbesondere ein Unterschied zwischen einer höchsten Position und einer niedrigsten Position in Dickenrichtung der dritten Elektrodenschicht 203 kleiner als eine Differenz zwischen einer höchsten Position und einer niedrigsten Position in einer Dickenrichtung der zweiten Elektrodenschicht 202.
  • Insbesondere kann der Unterschied zwischen der höchsten Position und der niedrigsten Position in der Dickenrichtung der dritten Elektrodenschicht 203 in einer einzigen aktiven Zelle (siehe 2) kleiner sein als die Differenz zwischen der höchsten Position und der niedrigsten Position in der Dickenrichtung der zweiten Elektrodenschicht 202. Eine höchste Position ist üblicherweise eine Position einer vorderen Oberfläche jeder Schicht in einem zentralen Bereich A einer Zwischenschicht-Isolierschicht 191 und eine niedrigste Position ist üblicherweise eine Position einer vorderen Oberfläche jeder Schicht an einer Zwischenposition B von zwei Zwischenschicht-Isolationsschichten 191, die benachbart sind. Jedoch sind die Strukturen, die auf der ersten Hauptfläche 103 der SiC Halbleiterschicht 102 (der vorderen Oberfläche des Wafers) gebildet werden, vielfältig und daher sind die Definitionen der höchsten Position und der niedrigsten Position nicht auf die vorherigen beschränkt.
  • Das Halbleiterbauelement 101 weist eine Oxidschicht 204 auf, die auf der dritten Elektrodenschicht 203 ausgebildet ist. Die Oxidschicht 204 ist gebildet durch eine Metall-Oxidschicht, die ein Metall-Oxid aufweist. Insbesondere ist die Oxidschicht 204 gebildet durch Oxidation einer äußeren Oberfläche der Source-Elektrode 110 (erste Hauptflächenelektrode). Das heißt, die Oxidschicht 204 weist ein Oxid der Source-Elektrode 110 auf. Insbesondere ist die Oxidschicht 204 gebildet durch Oxidation der dritten Elektrodenschicht 203 und weist ein Oxid von wenigstens einem von Nickel und Kupfer auf. Das heißt, die Oxidschicht 204 weist Nickeloxid oder Kupferoxid auf. Vorzugsweise hat die Oxidschicht 204 eine geringere Dicke als eine Dicke der Source-Elektrode 110. Insbesondere vorzugsweise hat die Oxidschicht 204 eine geringere Dicke als die Dicke der dritten Elektrodenschicht 203.
  • Beim Drahtbonden wird die Oxidschicht 204 durch das Anschließen eines Bonddrahts entfernt und der Bonddraht und die dritte Elektrodenschicht 203 werden direkt verbunden. In einem anderen Bereich als einem Verbindungsbereich des Bonddrahts und der dritten Elektrodenschicht 203, verbleibt die Oxidschicht 204 auch nach dem Drahtbonden. Daher weist die dritte Elektrodenschicht 203, in einem Zustand, wenn der Bonddraht verbunden ist, einen bedeckten Teil, welcher von der Oxidschicht 204 bedeckt ist, und den Verbindungsteil bzw. Verbindungsbereich, welcher mit dem Bonddraht verbunden ist, auf. Der Verbindungsteil der dritten Elektrodenschicht 203 ist gebildet aus einem entfernten Bereich, in welchem zumindest ein Teil der Oxidschicht 204 entfernt ist und der Bonddraht direkt elektrisch und mechanisch verbunden ist.
  • Obwohl auf eine spezifische Darstellung verzichtet wird, weist das Halbleiterbauelement 101 die oben beschriebene Gate-Elektrode 108 und den oben beschriebenen Gate-Finger 109 auf, die auf den Zwischenschicht-Isolierschichten 191 gebildet sind. Wie die Source-Elektrode 110, hat die Gate-Elektrode 108 eine laminierte Struktur, welche eine erste Elektrodenschicht 201, eine zweite Elektrodenschicht 202 und eine dritte Elektrodenschicht 203 aufweist, die in dieser Reihenfolge von der Seite der ersten Hauptfläche 103 (Seite der Zwischenschicht-Isolierschicht 191) der SiC Halbleiterschicht 102 laminiert sind. Die oben beschriebene Oxidschicht 204 ist auch auf einer äußeren Oberfläche (der dritten Elektrodenschicht 203) der Gate-Elektrode 108 gebildet.
  • Als Nächstes wird ein Herstellungsverfahren für das Halbleiterbauelement 101 beschrieben. 3A bis 3F sind Schnittdarstellungen eines Beispiels eines Herstellungsverfahrens des Halbleiterbauelements 101 wie in 2 gezeigt.
  • Zunächst wird unter Bezugnahme auf 3A ein SiC Halbleiterwafer 301 des n+-Typs hergestellt, der eine Basis des SiC Halbleitersubstrats 121 des n+-Typs sein soll. Der SiC Halbleiterwafer 301 hat eine erste Waferhauptfläche 302 an einer Seite und eine zweite Waferhauptfläche 303 an einer anderen Seite. Anschließend wird die SiC epitaktische Schicht 122 auf der ersten Waferhauptfläche 302 des SiC Halbleiterwafers 301 gebildet. Die SiC epitaktische Schicht 122 wird durch Aufwachsen von SiC oberhalb der ersten Waferhauptfläche 302 des SiC Halbleiterwafers 301 durch ein epitaktisches Wachstumsverfahren gebildet.
  • In diesem Schritt wird die SiC epitaktische Schicht 122 mit dem Bereich hoher Konzentration 122a und dem Bereich niedriger Konzentration 122b gebildet durch Einstellen einer zugesetzten Menge der n-Typ-Verunreinigung. Die SiC Halbleiterschicht 102, welche den SiC Halbleiterwafer 301 und die SiC epitaktische Schicht 122 aufweist, wird dadurch gebildet. Die SiC Halbleiterschicht 102 weist die erste Hauptfläche 103 und die zweite Hauptfläche 104 auf. Eine Beschreibung wird nun mit der SiC Halbleiterschicht 102, der ersten Hauptfläche 103, und der zweiten Hauptfläche 104 bereitgestellt.
  • Als Nächstes wird der Körperbereich 126 vom p-Typ ausgebildet in dem Oberflächenschichtbereich der ersten Hauptfläche 103 der SiC Halbleiterschicht 102. In diesem Schritt wird der Körperbereich 126 gebildet über eine Gesamtheit des Oberflächenschichtbereichs der ersten Hauptfläche 103 der SiC Halbleiterschicht 102. Der Körperbereich 126 wird gebildet durch Einbringen der p-Typ-Verunreinigung in die erste Hauptfläche 103 der SiC Halbleiterschicht 102.
  • Als Nächstes werden die Source-Bereiche 153 des n+-Typs gebildet in einem Oberflächenschichtbereich des Körperbereichs 126. Die Source-Bereiche 153 werden gebildet durch Einbringen der n-Typ-Verunreinigung in den Oberflächenschichtbereich des Körperbereichs 126. In diesem Schritt werden die Source-Bereiche 153 gebildet über eine Gesamtheit eines Oberflächenschichtbereichs der ersten Hauptfläche 103 der SiC Halbleiterschicht 102. Als Nächstes wird eine Hartmaske (Englisch: hard mask) 304 gebildet auf der ersten Hauptfläche 103 der SiC Halbleiterschicht 102. Die Hartmaske 304 kann Siliziumoxid aufweisen. Die Hartmaske 304 kann gebildet werden durch ein CVD- (chemical vapor deposition/chemische Dampfphasenabscheidung) Verfahren oder ein thermisches Oxidationsbehandlungsverfahren. In diesem Schritt wird die Hartmaske 304 gebildet durch das thermische Oxidationsbehandlungsverfahren.
  • Als Nächstes, bezugnehmend auf 3B, werden unnötige Bereiche der SiC Halbleiterschicht 102 entfernt durch ein Ätzverfahren (beispielsweise durch ein Trockenätzverfahren) mit einer Resist-Maske. In diesem Schritt werden unnötige Bereiche der SiC epitaktischen Schicht 122 entfernt. Die Gate-Gräben 131 und die Source-Gräben 141 werden dadurch gebildet. Als Nächstes wird eine Maske 307 gebildet. Die Maske 307 füllt die Gate-Gräben 131, die Source-Gräben 141, und den äußeren Bereich 107 und bedeckt die erste Hauptfläche 103 der SiC Halbleiterschicht 102. Die Maske 307 hat eine laminierte Struktur, die eine Polysiliziumschicht 308 und eine Isolationsschicht 309 aufweist. Die Isolationsschicht 309 weist Siliziumoxid auf.
  • Die Polysiliziumschicht 308 kann durch ein CVD-Verfahren (chemical vapor deposition bzw. chemische Gasphasenabscheidung) gebildet werden. Die Isolationsschicht 309 kann gebildet werden durch ein CVD-Verfahren oder ein thermisches Oxidationsbehandlungsverfahren. In diesem Schritt wird die Isolationsschicht 309 gebildet durch das thermische Oxidationsbehandlungsverfahren der Polysiliziumschicht 308.
  • Als Nächstes werden unnötige Bereiche der Maske 307 entfernt durch ein Ätzverfahren (beispielsweise ein Trockenätzverfahren) mit einer Resist-Maske. Die Source-Gräben 141 und der äußere Bereich 107 sind dadurch von der Maske 307 exponiert. Als Nächstes werden unnötige Bereiche der SiC Halbleiterschicht 102 entfernt durch ein Ätzverfahren (beispielsweise durch ein Trockenätzverfahren) mittels der Maske 307. Die Source-Gräben 141 und der äußere Bereich 107 werden dadurch weiter eingegraben bzw. vertieft.
  • Als Nächstes werden die Tiefenwannenbereiche (Englisch: deep well regions) 155 in dem Oberflächenschichtbereich der ersten Hauptfläche 103 der SiC Halbleiterschicht 102 gebildet. Die Tiefenwannenbereiche 155 werden gebildet durch Einbringen von p-Typ-Verunreinigungen in die ersten Hauptfläche 103 der SiC Halbleiterschicht 102. Die p-Typ-Verunreinigung wird in die erste Hauptfläche 103 der SiC Halbleiterschicht 102 eingebracht mittels der Maske 307.
  • Als Nächstes, bezugnehmend auf 3D, wird die Maske 307 entfernt. Als Nächstes werden die Kontaktbereiche 154 gebildet im Oberflächenschichtbereich der ersten Hauptfläche 103 der SiC Halbleiterschicht 102. Die Kontaktbereiche 154 werden gebildet durch Einbringen der p-Typ-Verunreinigung in die erste Hauptfläche 103 der SiC Halbleiterschicht 102. Die p-Typ-Verunreinigung wird eingebracht in die erste Hauptfläche 103 der SiC Halbleiterschicht 102 mit einer Resist-Maske.
  • Als Nächstes wird eine Basisisolationsschicht gebildet, die als Basis für die Gate-Isolationsschichten 134 und die Source-Isolierschichten 142 dienen soll, auf der ersten Hauptfläche 103 der SiC Halbleiterschicht 102. Die Basisisolationsschicht kann Siliziumoxid aufweisen. Die Basisisolationsschicht kann gebildet werden durch ein CVD-Verfahren (Gasphasenabscheidungsverfahren) oder ein thermisches Oxidationsverfahren. Als Nächstes wird eine Basisleitungsschicht gebildet, die die Basis der Gate-Elektrodenschichten 135 und der Source-Elektrodenschichten 143 bildet, auf der ersten Hauptfläche 103 der SiC Halbleiterschicht 102. Die Basisleitungsschicht füllt die Gate-Gräben 131, die Source-Gräben 141 und den äußeren Bereich 107 und bedeckt die erste Hauptfläche 103 der SiC Halbleiterschicht 102.
  • Die Basisleitungsschicht kann ein Polysilizium aufweisen. Die Basisleitungsschicht kann gebildet werden durch ein CVD-Verfahren. Das CVD-Verfahren kann ein LP-CVD (low pressure CVD bzw. Niedrigdruck-Gasphasenabscheideverfahren) Verfahren sein. Als Nächstes werden unnötige Bereiche der Basisleitungsschicht entfernt. Die unnötigen Bereiche der Basisleitungsschicht werden entfernt, bis die Basisisolationsschicht exponiert ist. Die unnötigen Bereiche der Basisleitungsschicht können entfernt werden durch ein sog. Etch-Back-Verfahren bzw. Rückätzverfaren mit der Basisisolationsschicht als eine Ätzstoppschicht.
  • Die unnötigen Bereiche der Basisleitungsschicht können entfernt werden durch ein Ätzverfahren (beispielsweise ein Nassätzverfahren) mit einer Maske mit einem vorgegebenen Muster. Die Gate-Elektrodenschichten 135 und die Source-Elektrodenschichten 143 können dadurch gebildet werden.
  • Als Nächstes, bezugnehmend auf 3E, werden die Zwischenschicht-Isolierschichten 191 gebildet auf der ersten Hauptfläche 103 der SiC Halbleiterschicht 102. Die Zwischenschicht-Isolierschichten 191 bedecken den aktiven Bereich 106 und den äußeren Bereich 107 kollektiv. Die Zwischenschicht-Isolierschichten 191 können Siliziumoxid oder Siliziumnitrid aufweisen. Die Zwischenschicht-Isolierschichten 191 können gebildet werden durch ein CVD-Verfahren. Als Nächstes werden unnötige Bereiche der Zwischenschicht-Isolationsschichten 191 entfernt. Die unnötigen Bereiche der Zwischenschicht-Isolationsschichten 191 können entfernt werden durch ein Ätzverfahren (beispielsweise Trockenätzverfahren) mit einer Resist-Maske.
  • Als Nächstes werden unnötige Bereiche der Basisisolationsschicht, die von den Zwischenschicht-Isolationsschichten 191 freigelegt ist, entfernt. Die unnötigen Bereiche der Basisisolationsschicht können entfernt werden durch ein Ätzverfahren (beispielsweise Trockenätzverfahren). Die Basisisolationsschicht wird dadurch geteilt in die Gate-Isolationsschichten 134 und die Source-Isolationsschichten 142.
  • Als Nächstes wird eine Basiselektrodenschicht, die als Basis der Gate-Elektrode 108 und der Source-Elektrode 110 dienen soll, gebildet auf der Zwischenschicht-Isolierschicht 191. In diesem Schritt werden die ersten Elektrodenschichten 201 und die zweiten Elektrodenschichten 202 gebildet. In diesem Schritt werden zuerst die ersten Elektrodenschichten 201 gebildet auf der Zwischenschicht-Isolierschicht 191. Die ersten Elektrodenschichten 201 weisen einen Schritt des Bildens von Titanschichten und Titannitridschichten in dieser Reihenfolge auf den Zwischenschicht-Isolierschichten 191 auf. Die Titanschichten und Titannitridschichten werden durch ein Sputtering-Verfahren gebildet. Die ersten Elektrodenschichten 201 haben jeweils eine Einzellagenstruktur gebildet durch eine Titanschicht oder eine Titannitridschicht kann stattdessen gebildet werden.
  • Als Nächstes werden die zweiten Elektrodenschichten 202 auf den ersten Elektrodenschichten 201 gebildet. Die zweiten Elektrodenschichten 202 können eine Aluminium-Silizium-Kupfer-Legierung aufweisen. Die zweiten Elektrodenschichten 202 können durch ein Sputtering-Verfahren gebildet werden.
  • Als Nächstes wird die Drain-Elektrode 123 gebildet auf der zweiten Hauptfläche 104 der SiC Halbleiterschicht 102. In diesem Schritt kann ein Schritt des Bildens von wenigstens einem von einer Ti-Schicht, einer Ni-Schicht, einer Au-Schicht, oder einer Ag-Schicht als die Drain-Elektrodenschicht 123 umfasst sein. Die Ti-Schicht, die Ni-Schicht, die Au-Schicht, oder die Ag-Schicht kann durch ein Sputtering-Verfahren gebildet werden. Der Schritt des Bildens der Drain-Elektrode 123 kann ein Schritt des Bildens einer Ti-Schicht, einer Ni-Schicht, einer Au-Schicht, und einer Ag-Schicht in dieser Reihenfolge von der zweiten Hauptfläche 104 der SiC Halbleiterschicht 102 aufweisen. Die Ti-Schicht, die Ni-Schicht, die Au-Schicht, und die Ag-Schicht können durch ein Sputtering-Verfahren gebildet werden.
  • Als Nächstes, bezugnehmend auf 3F, werden die dritten Elektrodenschichten 203 gebildet auf den zweiten Elektrodenschichten 202. Die dritten Elektrodenschichten 203 können wenigstens eines von Nickel und Kupfer aufweisen. Die dritten Elektrodenschichten 203 haben jeweils eine Einzellagenstruktur, die eine Nickel-Schicht oder eine Kupfer-Schicht aufweist. Die dritten Elektrodenschichten 203 können jeweils eine laminierte Struktur aufweisen, die eine Nickel-Schicht und eine Kupfer-Schicht aufweist.
  • In diesem Schritt wird zunächst ein Rückseitenband bzw. Rückseiten-Tape (Englisch: rear surface tape) 205 an eine Oberfläche der Drain-Elektrode 123 auf der zweiten Hauptfläche 104 der SiC Halbleiterschicht 102 angebracht. Als Nächstes werden die dritten Elektrodenschichten 203 gebildet auf den zweiten Elektrodenschichten 202 durch ein Plattierungsverfahren (Englisch: plating method). Das Plattierungsverfahren kann, beispielsweise, ein stromloses Plattierungsverfahren (Englisch: electroless plating method) sein. Nach Bilden der dritten Elektrodenschichten 203, kann das Rückseiten-Tape 205 abgezogen werden. Nachdem die dritten Elektrodenschichten 203 gebildet sind, werden die Oxidschichten 204 gebildet durch Oxidation der Vorderflächen der dritten Elektrodenschichten 203. Der Schritt des Bildens der Oxidschichten 204 kann in einem Schritt des Bildens der dritten Elektrodenschichten 203 enthalten sein.
  • Danach wird die SiC Halbleiterschicht 102 (SiC Halbleiterwafer 301) selektiv entlang von Dicing-Linien (Dicing-Straßen) geschnitten. Eine Mehrzahl von Halbleiterbauelementen 101 werden dadurch aus einem einzigen SiC Halbleiterwafer 301 ausgeschnitten. Ein Schritt des Bondens von Drähten oder anderen Leitungsdrähten (leitende Verbindungselemente) an die dritten Elektrodenschichten 203 wird dann an jedem Halbleiterbauelement 101 nach dem Schneiden ausgeführt. Das Halbleiterbauelement 101 ist gebildet durch Schritte einschließlich der oben genannten.
  • Obwohl hier die dritten Elektrodenschichten 203 nur auf der Seite der ersten Hauptfläche 103 durch Adhäsion des Rückseiten-Tapes 205 gebildet sind, können Elektrodenschichten (dritte Elektrodenschichten 203) stattdessen gebildet werden sowohl auf der Seite der ersten Hauptfläche 103 als auch der Seite der zweiten Hauptfläche 104 durch ein das stromlose Plattierungsverfahren ohne Adhäsion des Rückseiten-Tapes 205. Das heißt, eine Elektrodenschicht entsprechend der dritten Elektrodenschichten 203 kann die Drain-Elektrode 123 bedecken.
  • 4 ist eine Schnittdarstellung der Anordnung des Halbleiterbauelements 101 im vorliegenden Fall. Wie in dieser Abbildung gezeigt, weist die Drain-Elektrode 123 eine vierte Elektrodenschicht 123a und eine fünfte Elektrodenschicht 123b auf, die in dieser Reihenfolge auf der zweiten Hauptfläche 104 der SiC Halbleiterschicht 102 gebildet sind. Die vierte Elektrodenschicht 123a entspricht der Drain-Elektrode 123 wie in 2 gezeigt.
  • Die vierte Elektrodenschicht 123a kann beispielsweise aus demselben Material wie die zweiten Elektrodenschichten 202 bestehen. Die vierte Elektrodenschicht 123a und die zweite Elektrodenschichten 202 bestehen beispielsweise aus Aluminium. Auch die fünfte Elektrodenschicht 123b besteht aus dem gleichen Material wie die dritten Elektrodenschichten 203. Die fünfte Elektrodenschicht 123b ist gebildet durch das stromlose Plattierungsverfahren in dem gleichen Schritt wie die dritten Elektrodenschichten 203.
  • Die fünfte Elektrodenschicht 123b kann wenigstens eines von Nickel und Kupfer aufweisen. Die fünfte Elektrodenschicht 123b kann eine Einzellagenstruktur haben, die eine Nickel-Schicht oder eine Kupfer-Schicht aufweist. Die fünfte Elektrodenschicht 123b kann eine laminierte Struktur aufweisen, die ein Nickel-Schicht und eine Kupfer-Schicht aufweist. Wie bei den Vorderflächen der dritten Elektrodenschichten 203, kann eine Oberfläche der fünften Elektrodenschicht 123b durch eine Oxidschicht 204 bedeckt sein. Das heißt, das Halbleiterbauelement 101 kann eine Oxidschicht (die Oxidschicht 204 an der Seite der zweiten Hauptfläche 104) aufweisen, die die Oberfläche der Drain-Elektrode 123 an der Seite der zweiten Hauptfläche 104 bedeckt (die Oberfläche der fünften Elektrodenschicht 123b).
  • Als Nächstes wird die Anordnung eines Halbleiter-Packages 401 beschrieben, welches das Halbleiterbauelement 101 aufweist. 5 ist eine perspektivische Ansicht des Halbleiter-Packages 401, in welchem das oben beschriebene Halbleiterbauelement 101 eingebaut ist, wie durch einen Dichtkörper bzw. Abdichtungskörper 407 hindurch gesehen.
  • Das Halbleiter-Package 401 weist einen Halbleiter-Chip 402, einen Pad-Bereich 403, einen Wärmeverteiler (Englisch: heat spreader) 404, eine Mehrzahl (in diesem Ausführungsbeispiel drei) von Anschlüssen 405, eine Mehrzahl (in diesem Ausführungsbeispiel drei) von Leitungsdrähten 406, und einen Dichtkörper 407 auf. Das oben beschriebene Halbleiterbauelement 101 ist als der Halbleiter-Chip 402 verwendet.
  • Der Pad-Bereich 403 weist eine Metallplatte auf. Der Pad-Bereich 403 kann Aluminium, Kupfer, etc. aufweisen. Der Pad-Bereich 403 ist in der Draufsicht viereckig geformt. Der Pad-Bereich 403 hat eine planare Fläche, die nicht kleiner ist als eine planare Fläche des Halbleiter-Chips 402. Die Drain-Elektrode 123 des Halbleiter-Chips 402 ist elektrisch durch Die-Bonding mit dem Pad-Bereich 403 verbunden.
  • Der Wärmeverteiler 404 ist mit einer Seite des Pad-Bereichs 403 verbunden. In diesem Ausführungsbeispiel sind der Pad-Bereich 403 und der Wärmeverteiler 404 durch eine einzige Metallplatte gebildet. Ein Durchgangsloch 404a ist in dem Wärmeverteiler 404 gebildet. Das Durchgangsloch 404a ist mit kreisförmiger Form gebildet. Die Mehrzahl von Anschlüssen 405 sind entlang einer Seite auf der gegenüberliegenden Seite des Wärmeverteilers 404 in Bezug auf den Pad-Bereich 403 ausgerichtet. Die Mehrzahl von Anschlüssen 405 weist jeweils eine Metallplatte auf, die sich bandförmig erstreckt. Die Anschlüsse 405 können Aluminium, Kupfer, etc. aufweisen. Die Mehrzahl von Anschlüssen 405 weisen einen ersten Anschluss 405A (ein erstes Terminal 405A) , einen zweiten Anschluss 405B (ein zweites Terminal 405B) , und einen dritten Anschluss 405C (ein drittes Terminal 405C) auf.
  • Der erste Anschluss 405A, der zweite Anschluss 405B und der dritte Anschluss 405C sind in Abständen entlang der Seite der gegenüberliegenden Seite des Wärmeverteilers 404 in Bezug auf den Pad-Bereich 403 ausgerichtet. Der erste Anschluss 405A, der zweite Anschluss 405B und der dritte Anschluss 405C erstrecken sich als Bänder in einer Richtung orthogonal zu einer Ausrichtungsrichtung davon. Der zweite Anschluss 405B und der dritte Anschluss 405C umschließen den ersten Anschluss 405A von beiden Seiten.
  • Die Mehrzahl von Leitungsdrähten 406 können Bonddrähte, etc. sein. In diesem Ausführungsbeispiel die Mehrzahl von Leitungsdrähten 406 einen Leitungsdraht 406A, einen Leitungsdraht 406B und einen Leitungsdraht 406C auf. Der Leitungsdraht 406A ist elektrisch mit der Gate-Elektrode 108 des Halbleiter-Chips 402 und dem ersten Anschluss 405A verbunden. Der Leitungsdraht 406B ist elektrisch mit der Source-Elektrode 110 des Halbleiter-Chips 402 und dem zweiten Anschluss 405B verbunden. Der Leitungsdraht 406C ist elektrisch mit dem Pad-Bereich 403 und dem dritten Anschluss 405Cverbunden. Wenn die Bonddrähte aus Aluminium gebildet sind, bestehen vorzugsweise zumindest die Vorderflächen der dritten Elektrodenschichten (dritte Elektrodenschichten 203) aus Nickel.
  • Der Dichtkörper 407 dichtet den Halbleiter-Chip 402, den Pad-Bereich 403, und die Mehrzahl von Leitungsdrähten 406 ab, so dass Bereiche des Wärmeverteilers 404, und die Mehrzahl von Anschlüssen 405 exponiert sind. Der Dichtkörper 407 weist ein Dichtharz (Englisch: sealing resin) auf. Der Dichtkörper 407 hat die Form eines rechteckigen Parallelepipeds. Die Form des Halbleiter-Packages 401 ist nicht auf die in 5 dargestellte Form beschränkt.
  • Als das Halbleiter-Package 401 kann ein SOP (small outline package), ein QFN (quad flat non-lead package), ein DFP (dual flat package), ein DIP (dual inline package), ein QFP (quad flat package), ein SIP (single inline package), ein SOJ (small outline J-leaded package) oder ein beliebiges anderes damit verwandtes Halbleiter-Package verwendet werden.
  • Obwohl in der obigen Beschreibung ein Beispiel dargestellt wurde, bei dem die funktionale Einrichtung (Halbleiterelement) in dem Halbleiterbauelement 101 ein vertikaler Transistor ist, kann das Halbleiterbauelement 101 stattdessen eine vertikale Diode aufweisen. Das Halbleiterbauelement 101 kann entweder einen Transistor oder eine Diode aufweisen oder kann sowohl einen Transistor als auch eine Diode aufweisen.
  • 6 ist eine Schnittdarstellung eines Halbleiterbauelements 101 mit einer Diode. Wie in 6 gezeigt, weist dieses Halbleiterbauelement 101 eine SiC Halbleiterschicht 501 auf. Die SiC Halbleiterschicht 501 weist ein SiC Halbleitersubstrat 502 vom n+-Typ und eine SiC epitaktische Schicht 503 von einem n-Typ auf. Eine Verunreinigungsdichte (bzw. Störstellendichte) des SiC Halbleitersubstrats 502 ist, beispielsweise, etwa 1,0×1018 cm-3 bis etwa 1,0×1021 cm-3. Eine Verunreinigungsdichte der SiC epitaktischen Schicht 503 ist, beispielsweise, etwa 1,0×1014 cm-3 bis etwa 1,0×1016 cm-3. Die SiC epitaktische Schicht 503 kann eine Buffer-Schicht aufweisen, die auf dem SiC Halbleitersubstrat 502 gebildet ist und eine Drift-Schicht gebildet auf der Buffer-Schicht.
  • Das Halbleiterbauelement 101 weist eine Kathoden-Elektrode 504 auf, die eine Rückfläche ((000-1) C-Ebene) des SiC Halbleitersubstrats 502 bedeckt. Die Kathoden-Elektrode 504 ist gebildet als ein Beispiel der zweiten Hauptflächenelektrode. Die Kathoden-Elektrode 504 bedeckt eine Gesamtheit der Rückfläche des SiC Halbleitersubstrats 502. Die Kathoden-Elektrode 504 ist mit einem Kathoden-Anschluss verbunden.
  • Das Halbleiterbauelement 101 weist einen Feldisolierfilm 505 auf, welcher auf einer Vorderseite ((0001) Si-Ebene) der SiC epitaktischen Schicht 503 gebildet ist. Auch wenn der Feldisolierfilm 505 aus SiO2 (Siliziumoxid) gebildet ist, kann er stattdessen aus einem anderen isolierenden Material wie Siliziumnitrid (SiN), etc. gebildet sein.
  • Das Halbleiterbauelement 101 weist eine Anoden-Elektrode 506 auf, die auf dem Feldisolierfilm 505 gebildet ist. Die Anoden-Elektrode 506 ist ausgebildet als ein Beispiel der ersten Hauptflächenelektrode. Die Anoden-Elektrode 506 ist mit einem Anoden-Anschluss verbunden. Die Anoden-Elektrode 506 weist eine erste Elektrodenschicht 507 und eine zweite Elektrodenschicht 508 auf. Die erste Elektrodenschicht 507 ist ausgebildet auf der SiC epitaktischen Schicht 503 und dem Feldisolierfilm 505. Die zweite Elektrodenschicht 508 ist gebildet auf der ersten Elektrodenschicht 507.
  • Die erste Elektrodenschicht 507 kann, beispielsweise, wenigstens eines von Aluminium, Kupfer, einer Aluminiumlegierung, oder einer Kupferlegierung aufweisen. Die erste Elektrodenschicht 507 kann wenigstens eines von einer Aluminium-Siliziumlegierung, einer Aluminium-Silizium-Kupfer-Legierung, oder einer Aluminium-Kupfer-Legierung aufweisen.
  • Die zweite Elektrodenschicht 508 kann wenigstens eines von Nickel oder Kupfer aufweisen. Die zweite Elektrodenschicht 508 kann eine Einzellagenstruktur aufweisen, die eine Nickel-Schicht oder eine Kupfer-Schicht aufweist. Die zweite Elektrodenschicht 508 kann eine laminierte Struktur aufweisen, die eine Nickel-Schicht und eine Kupfer-Schicht aufweist. Die zweite Elektrodenschicht 508 kann vorzugsweise eine Nickel-Schicht aufweisen. Die zweite Elektrodenschicht 508 ist härter als die erste Elektrodenschicht 507. Indem die vergleichsweise harte zweite Elektrodenschicht 508 auf der ersten Elektrodenschicht 507 bereitgestellt wird, kann ein Ablösen der Anoden-Elektrode 506 oder eine Zerstörung einer Struktur, beispielsweise beim Drahtbonden, verhindert werden. Das heißt eine mechanische Festigkeit oder Stärke kann verbessert werden.
  • Das Halbleiterbauelement 101 weist eine Oxidschicht 509 auf, die auf der zweiten Elektrodenschicht 508 gebildet ist. Die Oxidschicht 509 besteht au seiner Metall-Oxidschicht, die ein Metall-Oxid aufweist. Insbesondere wird die Oxidschicht 509 gebildet durch Oxidation einer äußeren Oberfläche der Anoden-Elektrode 506 (erste Hauptflächenelektrode). Das heißt, die Oxidschicht 509 weist ein Oxid der Anoden-Elektrode 506 auf. Insbesondere ist die Oxidschicht 509 gebildet Oxidation der zweiten Elektrodenschicht 508 und weist ein Oxid von wenigstens einem von einer Nickel-Schicht und einer Kupfer-Schicht auf. Das heißt, die Oxidschicht 509 weist Nickeloxid oder Kupferoxid auf. Vorzugsweise hat die Oxidschicht 509 eine geringere Dicke als eine Dicke der Anoden-Elektrode 506. Besonders bevorzugt hat die Oxidschicht 509 eine geringere Dicke als die Dicke der zweiten Elektrodenschicht 508.
  • Beim Drahtbonden wird die Oxidschicht 509 durch das Anschließen eines Bonddrahts entfernt und der Bonddraht und die zweite Elektrodenschicht 508 werden direkt miteinander verbunden. In einem anderen Bereich als einem Verbindungsbereich des Bonddrahts und der zweiten Elektrodenschicht 508, verbleibt die Oxidschicht 204 auch nach dem Drahtbonden. Davor weist die zweite Elektrodenschicht 508, in einem Zustand, in dem der Bonddraht angeschlossen ist, einen durch die Oxidschicht 509 bedeckten Bereich und den mit dem Bonddraht verbundenen Verbindungsbereich auf. Der Verbindungsbereich der zweiten Elektrodenschicht 508 besteht aus einem entfernten Bereich, an dem zumindest ein Teil der Oxidschicht 509 entfernt ist, und der Bonddraht direkt elektrisch und mechanisch verbunden ist.
  • Das Halbleiterbauelement 101 weist eine JTE-Struktur (junction termination extension) 510 (Verunreinigungsbereich) des p-Typs auf, die in der Nähe einer Vorderfläche (Vorderschichtbereich) der SiC epitaktischen Schicht 503 gebildet ist. Die JTE (junction termination extension) Struktur 510 ist so ausgebildet, dass sie die erste Elektrodenschicht 507 der Anoden-Elektrode 506 kontaktiert.
  • Wie oben beschrieben weisen die Halbleiterbauelemente gemäß den vorliegenden bevorzugten Ausführungsformen die folgenden Merkmale auf. Das Halbleiterbauelement 101 gemäß einer Ausführungsform der vorliegenden Erfindung ist ein Halbleiterbauelement, das ein vertikales Leistungshalbleiterelement enthält, wie in 2 gezeigt. Das Halbleiterbauelement 101 weist die SiC Halbleiterschicht 102, erste Elektrodenschichten (die zweiten Elektrodenschichten 202), zweite Elektrodenschichten (die dritten Elektrodenschichten 203), eine dritte Elektrodenschicht (die Drain-Elektrode 123), und die Oxidschichten 204 auf.
  • Die SiC Halbleiterschicht 102 hat die erste Hauptfläche 103 und die zweite Hauptfläche 104 an der der ersten Hauptfläche 103 gegenüberliegenden Seite und weist SiC als Hauptkomponente auf. Die ersten Elektrodenschichten (zweiten Elektrodenschichten 202) sind auf der Seite der ersten Hauptfläche 103 der SiC Halbleiterschicht 102 gebildet. Die zweiten Elektrodenschichten (dritten Elektrodenschichten 203) sind auf den ersten Elektrodenschichten (zweiten Elektrodenschichten 202) gebildet und elektrisch mit ersten Anschlüssen des vertikalen Leistungshalbleiterelements verbunden. Die zweiten Elektrodenschichten (dritten Elektrodenschichten 203) sind härter als die ersten Elektrodenschichten (zweiten Elektrodenschichten 202).
  • Die dritte Elektrodenschicht (Drain-Elektrode 123) ist auf der Seite der zweiten Hauptfläche 104 der SiC Halbleiterschicht 102 gebildet und elektrisch mit einem zweiten Anschluss des vertikalen Leistungshalbleiterelements verbunden. Die Oxidschichten 204 sind auf den Vorderseiten der zweiten Elektrodenschichten (dritte Elektrodenschichten 203) gebildet. Mit dieser Struktur kann eine Zerstörung einer Struktur, beispielsweise beim Drahtbonden, unterdrückt werden durch die zweiten Elektrodenschichten (dritte Elektrodenschichten 203). Die mechanische Stabilität bzw. Festigkeit kann dadurch verbessert werden.
  • Beispielsweise sind die zweiten Elektrodenschichten (dritte Elektrodenschichten 203) gebildet aus Nickel (Ni) oder Kupfer (Cu) und die Oxidschichten 204 sind gebildet durch ein Oxid von Nickel oder Kupfer. Beispielsweise kann das vertikale Leistungshalbleiterelement ein vertikaler Transistor sein, ein erster Anschluss kann ein Source-Anschluss sein, und der zweite Anschluss kann ein Drain-Anschluss sein. Das vertikale Leistungshalbleiterelement kann ein vertikaler Transistor sein, ein erster Anschluss kann ein Gate-Anschluss sein, und der zweite Anschluss kann ein Drain-Anschluss sein. Wie in 6 gezeigt, kann das vertikale Leistungshalbleiterelement eine vertikale Diode sein, wobei eines von dem ersten Anschluss und dem zweiten Anschluss ein Anoden-Anschluss sein kann, und der andere ein Kathoden-Anschluss sein kann.
  • Beispielsweise sind die zweiten Elektrodenschichten (dritte Elektrodenschichten 203) gebildet durch Platinierungsschichten (bzw. Beschichtungsschichten) . Beispielsweise, wie in 4 gezeigt, weist das Halbleiterbauelement 101 ferner eine vierte Elektrodenschicht (die fünfte Elektrodenschicht 123b) auf. Die vierte Elektrodenschicht (fünfte Elektrodenschicht 123b) ist ausgebildet auf einer Oberfläche der dritten Elektrodenschicht (vierte Elektrodenschicht 123a) an der gegenüberliegenden Seite der Seite der SiC Halbleiterschicht 102. Die vierte Elektrodenschicht (fünfte Elektrodenschicht 123b) ist härter als die dritte Elektrodenschicht (vierte Elektrodenschicht 123a). Beispielsweise weist das Halbleiter-Package gemäß einem Ausführungsbeispiel der vorliegenden Erfindung das Halbleiterbauelement 101 (Halbleiter-Chip 402) und Bonddrähte (die Leitungsdrähte 406) auf, welche mit den zweiten Elektrodenschichten (dritten Elektrodenschichten 203) verbunden sind, wie in 5 gezeigt.
  • Das Verfahren zum Herstellen eines Halbleiterbauelements gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ist ein Verfahren zum Herstellen des Halbleiterbauelements 101, welches ein vertikales Leistungshalbleiterelement aufweist. Dieses Verfahren zum Herstellen des Halbleiterbauelements weist einen ersten Schritt, einen zweiten Schritt, und einen dritten Schritt auf. In dem ersten Schritt werden die ersten Elektrodenschichten (zweiten Elektrodenschichten 202) an einer Seite der ersten Hauptfläche 103 der SiC Halbleiterschicht 102 gebildet. In dem zweiten Schritt werden die zweiten Elektrodenschichten (dritten Elektrodenschichten 203), die elektrisch mit den ersten Anschlüssen des vertikalen Leistungshalbleiterelements verbunden sind und härter als die ersten Elektrodenschichten (zweiten Elektrodenschichten 202) sind, auf den ersten Elektrodenschichten (zweiten Elektrodenschichten 202) gebildet. In dem dritten Schritt werden die Bonddrähte (Leitungsdrähte 406) mit den zweiten Elektrodenschichten (dritten Elektrodenschichten 203) verbunden. Gemäß diesem Herstellungsverfahren kann die Zerstörung einer Struktur beim Drahtbonden durch die zweiten Elektrodenschichten (dritten Elektrodenschichten 203) unterdrückt werden. Die mechanische Festigkeit kann dadurch verbessert werden.
  • Beispielsweise in dem Schritt des Bildens der zweiten Elektrodenschichten (dritten Elektrodenschichten 203) (zweiter Schritt), werden die zweiten Elektrodenschichten (dritten Elektrodenschichten 203) durch ein Plattierungsverfahren (Englisch: plating method) gebildet. In dem oben beschriebenen Herstellungsverfahren kann der Schritt des Verbindens der Bonddrähte (Leitungsdrähte 406) (dritter Schritt) in einem Verfahren zum Herstellen eines Halbleiter-Packages enthalten sein.
  • Obwohl Halbleiterbauelemente gemäß einen oder mehreren Ausführungsformen auf Grundlage der obigen bevorzugten Ausführungsformen beschrieben werden, ist die vorliegende Offenbarung nicht auf diese bevorzugten Ausführungsbeispiele bzw. Ausführungsformen beschränkt. Solange der Geist und der Umfang der vorliegenden Offenbarung nicht verlassen wird, sind Ausführungsformen, in denen verschiedene Modifikationen, die ein Fachmann erreichen kann, auf die bevorzugten Ausführungsformen angewandt werden, und Ausführungsformen, die durch Kombination der konstituierenden Elemente in verschiedenen bevorzugten Ausführungsformen konstruiert werden, ebenfalls im Umfang der vorliegenden Offenbarung eingeschlossen.
  • Außerdem können verschiedene Änderungen, Ersetzungen, Hinzufügungen, Weglassungen, etc. vorgenommen werden innerhalb des Schutzbereichs der Ansprüche oder dem Bereich von Äquivalenten hierzu an den jeweiligen bevorzugten Ausführungsformen, die oben beschrieben sind, durchgeführt werden. Im Hinblick auf die industrielle Anwendbarkeit kann die vorliegende Erfindung auf Halbleiterbauelemente, Halbleiter-Packages, etc. angewandt werden.
  • Beispiele für Merkmale, die der vorliegenden Beschreibung und den Zeichnungen entnommen sind, werden im Folgenden ausgeführt. Ein Halbleiterbauelement, ein Halbleiter-Package, und Verfahren zur Herstellung derselben durch welche die mechanische Festigkeit verbessert werden können, sind nachfolgend bereitgestellt. Obwohl alphanumerische Zeichnung (im Folgenden entsprechende Bestandteile, etc.) ausdrücken, in den vorstehend beschriebenen Ausführungsbeispielen, sind diese nicht dazu gedacht, den Schutzbereich der jeweiligen Elemente auf die bevorzugten Ausführungsbeispiele zu beschränken.
  • [A1] Halbleiterbauelement (101) mit einem vertikalen Leistungshalbleiterelement (vertikal power Halbleiterelement), das Halbleiterbauelement (101) aufweisend: eine Halbleiterschicht (102, 501), die eine erste Hauptfläche (103) und eine zweite Hauptfläche (104) an einer der ersten Hauptfläche (103) gegenüberliegenden Seite aufweist und SiC als eine Hauptkomponente aufweist; eine erste Elektrodenschicht (202, 507), die auf der Seite der ersten Hauptfläche (103) der Halbleiterschicht (102, 501) ausgebildet ist; eine zweite Elektrodenschicht (203, 508), die auf der ersten Elektrodenschicht (202, 507) ausgebildet ist, elektrisch mit einem ersten Anschluss des vertikalen Leistungshalbleiterelements verbunden ist, und härter als die erste Elektrodenschicht (202, 507) ist; eine dritte Elektrodenschicht (123, 123a, 123b, 504) die auf der Seite der zweiten Hauptfläche (104) der SiC Halbleiterschicht (102, 501) ausgebildet ist und elektrisch mit einem zweiten Anschluss des vertikalen Leistungshalbleiterelements verbunden ist; und eine Oxidschicht (204, 509) die auf einer Vorderseite der zweiten Elektrodenschicht (203, 508) ausgebildet ist.
  • [A2] Halbleiterbauelement (101) nach A1, wobei die zweite Elektrodenschicht (203, 508) aus Nickel oder Cu gebildet ist, und die Oxidschicht (204, 509) aus einem Oxid von Nickel oder Cu gebildet ist.
  • [A3] Halbleiterbauelement (101) nach A1 oder A2, wobei das vertikale Leistungshalbleiterelement ein vertikaler Transistor ist, der erste Anschluss ein Source-Anschluss ist, und der zweite Anschluss ein Drain-Anschluss ist.
  • [A4] Halbleiterbauelement (101) nach einem von A1 bis A3, wobei die zweite Elektrodenschicht (203, 508) durch Beschichten (Englisch: plating) gebildet ist.
  • [A5] Halbleiterbauelement (101) nach einem von A1 bis A4, wobei das Halbleiterbauelement (101) ferner Folgendes aufweist: eine vierte Elektrodenschicht (123b), die auf einer Fläche bzw. Oberfläche der dritten Elektrodenschicht (123, 123a, 123b, 504) gebildet ist auf einer der Halbleiterschicht (102, 501) gegenüberliegenden Seite und härter als die dritte Elektrodenschicht (123, 123a, 123b, 504) ist.
  • [A6] Halbleiter-Package (401), mit: dem Halbleiterbauelement (101) nach einem von A1 bis A5; und einem Bonddraht (406), der mit der zweiten Elektrodenschicht (203, 508) verbunden ist.
  • [A7] Verfahren zur Herstellung eines Halbleiterbauelements (101) mit einem vertikalen Leistungshalbleiterelement, das Verfahren zum Herstellen des Halbleiterbauelements (101) aufweisend: einen Schritt des Bildens einer ersten Elektrodenschicht (202, 507) an einer Seite einer ersten Hauptfläche (103) einer Halbleiterschicht (102, 501), die SiC als eine Hauptkomponente aufweist; einen Schritt des Bildens einer zweiten Elektrodenschicht (203, 508), die elektrisch mit einem ersten Anschluss des vertikalen Leistungshalbleiterelements verbunden ist und härter als die erste Elektrodenschicht (202, 507) ist, auf der ersten Elektrodenschicht (202, 507); und einen Schritt des Verbindens eines Bonddrahts (406) mit der zweiten Elektrodenschicht (203, 508) .
  • [A8] Verfahren zum Herstellen des Halbleiterbauelements (101) nach A7, wobei die zweite Elektrodenschicht (203, 508) durch Beschichten (plating) gebildet ist in dem Schritt des Bildens der zweiten Elektrodenschicht (203, 508).
  • [B1] Halbleiterbauelement (101), mit: einer Halbleiterschicht (102, 501), die eine erste Hauptfläche (103) auf einer Seite und eine zweite Hauptfläche (104) auf einer anderen Seite aufweist; einer ersten Hauptflächenelektrode bzw. einer zweiten Elektrode (108, 110, 506), die eine erste Elektrode (202, 507), die die erste Hauptfläche (103) bedeckt, und einer zweite Elektrode (203, 508), die einen höheren Härtegrad als die erste Elektrode (202, 507) aufweist und die erste Elektrode (202, 507) bedeckt, aufweist; und einer Oxidschicht (204, 509), die die erste Hauptflächenelektrode bzw. die zweite Elektrode (108, 110, 506) bedeckt.
  • [B2] Halbleiterbauelement (101) nach B1, wobei die Oxidschicht (204, 509) aus einer Metall-Oxidschicht besteht, die ein Metall-Oxid aufweist.
  • [B3] Halbleiterbauelement (101) nach B1 oder B2, wobei die Oxidschicht (204, 509) ein Oxid der ersten Hauptflächenelektrode bzw. der zweiten Elektrode (108, 110, 506) aufweist.
  • [B4] Halbleiterbauelement (101) nach einem von B1 bis B3, wobei die Oxidschicht (204, 509) dünner als die erste Hauptflächenelektrode bzw. als die zweite Elektrode (108, 110, 506) ist.
  • [B5] Halbleiterbauelement (101) nach einem von B1 bis B4, wobei die Oxidschicht (204, 509) dünner als die zweite Elektrode (203, 508) ist.
  • [B6] Halbleiterbauelement (101) nach einem von B1 bis B5, wobei die Oxidschicht (204, 509) ein Oxid der zweiten Elektrode (203, 508) aufweist.
  • [B7] Halbleiterbauelement (101) nach B6, wobei die zweite Elektrode (203, 508) wenigstens eines von Nickel und Kupfer aufweist und die Oxidschicht (204, 509) ein Oxid von wenigstens einem von Nickel und Kupfer aufweist.
  • [B8] Halbleiterbauelement (101) nach einem von B1 bis B7, wobei die zweite Elektrode (203, 508) durch eine Beschichtungsschicht gebildet ist.
  • [B9] Halbleiterbauelement (101) nach einem von B1 bis B8, wobei die Halbleiterschicht (102, 501) einen Halbleiter mit großer Bandlücke als eine Hauptkomponente aufweist.
  • [B10] Halbleiterbauelement (101) nach einem von B1 bis B9, wobei die Halbleiterschicht (102, 501) SiC als eine Hauptkomponente aufweist.
  • [B11] Halbleiterbauelement (101) nach einem von B1 bis B10, ferner mit: einer funktionalen Einrichtung die in bzw. auf der Halbleiterschicht (102, 501) ausgebildet ist; und wobei die erste Hauptflächenelektrode bzw. die zweite Elektrode (108, 110, 506) elektrisch mit der funktionalen Einrichtung verbunden ist.
  • [B12] Halbleiterbauelement (101) nach B11, wobei die funktionale Einrichtung einen Transistor mit einer Source aufweist, und die erste Hauptflächenelektrode bzw. die zweite Elektrode (108, 110, 506) eine Source-Elektrode (110), die elektrisch mit der Source des Transistors verbunden ist, aufweist.
  • [B13] Halbleiterbauelement (101) nach B11, wobei die funktionale Einrichtung einen Transistor mit einem Gate aufweist, und die erste Hauptflächenelektrode bzw. die zweite Elektrode (108, 110, 506) eine Gate-Elektrode (108), die elektrisch mit dem Gate des Transistors verbunden ist, aufweist.
  • [B14] Halbleiterbauelement (101) nach B11, wobei die funktionale Einrichtung eine Diode mit einer Anode aufweist, und die erste Hauptflächenelektrode bzw. die zweite Elektrode (108, 110, 506) eine Anoden-Elektrode (506), die elektrisch mit der Anode der Diode verbunden ist, aufweist.
  • [B15] Halbleiterbauelement (101) nach einem von B1 bis B14, ferner mit: einer zweiten Hauptflächenelektrode (123, 123a, 123b, 504), die die zweite Hauptfläche bedeckt.
  • [B16] Halbleiterbauelement (101) nach B15, wobei die zweite Hauptflächenelektrode (123, 123a, 123b, 504) eine dritte Elektrode (123a), die die zweite Hauptfläche (104) bedeckt, und eine vierte Elektrode(123b), die einen höheren Härtegrad als die dritte Elektrode (123a) aufweist und die dritte Elektrode (123a) bedeckt, aufweist.
  • [B17] Halbleiter-Package (401), mit: dem Halbleiterbauelement (101) nach einem von B1 bis B16; und einem Bonddraht (406), der elektrisch mit der ersten Hauptflächenelektrode bzw. der zweiten Elektrode (108, 110, 506) verbunden ist.
  • [B18] Halbleiter-Package (401) nach B17, wobei der Bonddraht (406) die Oxidschicht (204, 509) durchdringt und elektrisch und mechanisch mit der zweiten Elektrode (203, 508) verbunden ist, und die erste Hauptflächenelektrode bzw. die zweite Elektrode (108, 110, 506) einen bedeckten Teil, welcher von der Oxidschicht (204, 509) bedeckt ist, und einen verbundenen Teil, welcher direkt mit dem Bonddraht (406) verbunden ist, aufweist.
  • [B19] Verfahren zur Herstellung eines Halbleiterbauelements (101) mit: einem Schritt des Herstellens einer Halbleiterschicht (102, 501) mit einer Hauptfläche (103); einem Schritt des Bildens einer ersten Hauptflächenelektrode bzw. einer zweiten Elektrode (108, 110, 506), die eine erste Elektrode (202, 507) und eine zweite Elektrode (203, 508) auf der Hauptfläche (103) aufweist, durch Ausbilden der ersten Elektrode (202, 507) auf der Hauptfläche (103) undAusbilden der zweiten Elektrode (203, 508), die einen höheren Härtegrad als die erste Elektrode (202, 507) aufweist, auf der ersten Elektrode (202, 507); und einem Schritt des Bildens einer Oxidschicht (204, 509), die eine Außenfläche der ersten Hauptflächenelektrode bzw. der zweiten Elektrode (108, 110, 506) bedeckt.
  • [B20] Verfahren zur Herstellung eines Halbleiter-Packages (401) mit: dem Verfahren zur Herstellung des Halbleiterbauelements (101) nach B19; und einem Schritt des Verbindens eines Bonddrahts (406) mit der ersten Hauptflächenelektrode bzw. der zweiten Elektrode (108, 110, 506) .
  • Bezugszeichenliste
    • 101
    Halbleiterbauelement
    102
    SiC Halbleiterschicht
    103
    erste Hauptfläche
    104
    zweite Hauptfläche
    108
    Gate-Elektrode (erste Hauptflächenelektrode)
    110
    Source-Elektrode (erste Hauptflächen-Elektrode)
    123
    Drain-Elektrode (zweite Hauptflächen-Elektrode)
    123a
    vierte Elektrodenschicht
    123b
    fünfte Elektrodenschicht
    201
    erste Elektrodenschicht
    202
    zweite Elektrodenschicht
    203
    dritte Elektrodenschicht
    204
    Oxidschicht
    401
    Halbleiter-Package
    402
    Halbleiter-Chip (Halbleiterbauelement)
    406
    Leitungsdraht (lead wire bzw. Bonddraht)
    501
    SiC Halbleiterschicht
    504
    Kathoden-Elektrode (zweite Hauptflächen-Elektrode)
    506
    Anoden-Elektrode (erste Hauptflächen-Elektrode)
    507
    erste Elektrodenschicht
    508
    zweite Elektrodenschicht
    509
    Oxidschicht
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2020082702 [0001]
    • JP 201279945 [0003]

Claims (20)

  1. Halbleiterbauelement, mit: einer Halbleiterschicht, die eine erste Hauptfläche auf einer Seite und eine zweite Hauptfläche auf einer anderen Seite aufweist; einer ersten Hauptflächenelektrode, die eine erste Elektrode, die die erste Hauptfläche bedeckt, und einer zweiten Elektrode, die einen höheren Härtegrad als die erste Elektrode aufweist und die erste Elektrode bedeckt, aufweist; und einer Oxidschicht, die die erste Hauptflächenelektrode bedeckt.
  2. Halbleiterbauelement nach Anspruch 1, wobei die Oxidschicht aus einer Metall-Oxidschicht besteht, die ein Metall-Oxid aufweist.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, wobei die Oxidschicht ein Oxid der ersten Hauptflächenelektrode aufweist.
  4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, wobei die Oxidschicht dünner als die erste Hauptflächenelektrode ist.
  5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, wobei die Oxidschicht dünner als die zweite Elektrode ist.
  6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, wobei die Oxidschicht ein Oxid der zweiten Elektrode aufweist.
  7. Halbleiterbauelement nach Anspruch 6, wobei die zweite Elektrode wenigstens eines von Nickel und Kupfer aufweist und die Oxidschicht ein Oxid von wenigstens einem von Nickel und Kupfer aufweist.
  8. Halbleiterbauelement nach einem der Ansprüche 1 bis 7, wobei die zweite Elektrode durch eine Beschichtungsschicht gebildet ist.
  9. Halbleiterbauelement nach einem der Ansprüche 1 bis 8, wobei die Halbleiterschicht einen Halbleiter mit großer Bandlücke als eine Hauptkomponente aufweist.
  10. Halbleiterbauelement nach einem der Ansprüche 1 bis 9, wobei die Halbleiterschicht SiC als eine Hauptkomponente aufweist.
  11. Halbleiterbauelement nach einem der Ansprüche 1 bis 10, ferner mit: einer funktionalen Einrichtung die in der Halbleiterschicht ausgebildet ist; und wobei die erste Hauptflächenelektrode elektrisch mit der funktionalen Einrichtung verbunden ist.
  12. Halbleiterbauelement nach Anspruch 11, wobei die funktionale Einrichtung einen Transistor mit einer Source aufweist und die erste Hauptflächenelektrode eine Source-Elektrode, die elektrisch mit der Source des Transistors verbunden ist, aufweist.
  13. Halbleiterbauelement nach Anspruch 11, wobei die funktionale Einrichtung einen Transistor mit einem Gate aufweist und die erste Hauptflächenelektrode eine Gate-Elektrode, die elektrisch mit dem Gate des Transistors verbunden ist, aufweist.
  14. Halbleiterbauelement nach Anspruch 11, wobei die funktionale Einrichtung eine Diode mit einer Anode aufweist und die erste Hauptflächenelektrode eine Anoden-Elektrode, die elektrisch mit der Anode der Diode verbunden ist, aufweist.
  15. Halbleiterbauelement nach einem der Ansprüche 1 bis 14, ferner mit: einer zweiten Hauptflächenelektrode, die die zweite Hauptfläche bedeckt.
  16. Halbleiterbauelement nach Anspruch 15, wobei die zweite Hauptflächenelektrode eine dritte Elektrode, die die zweite Hauptfläche bedeckt, und eine vierte Elektrode, die einen höheren Härtegrad als die dritte Elektrode aufweist und die dritte Elektrode bedeckt, aufweist.
  17. Halbleiter-Package, mit: dem Halbleiterbauelement nach einem der Ansprüche 1 bis 16; und einem Bonddraht, der elektrisch mit der ersten Hauptflächenelektrode verbunden ist.
  18. Halbleiter-Package nach Anspruch 17, wobei der Bonddraht die Oxidschicht durchdringt und elektrisch und mechanisch mit der zweiten Elektrode verbunden ist, und die erste Hauptflächenelektrode einen bedeckten Teil, welcher von der Oxidschicht bedeckt ist, und einen verbundenen Teil, welcher direkt mit dem Bonddraht verbunden ist, aufweist.
  19. Halbleiterbauelement, hergestellt nach einem Verfahren zur Herstellung eines Halbleiterbauelements mit: einem Schritt des Herstellens einer Halbleiterschicht mit einer Hauptfläche; einem Schritt des Bildens einer ersten Hauptflächenelektrode, die eine erste Elektrode und eine zweite Elektrode auf der Hauptfläche aufweist, durch Ausbilden der ersten Elektrode auf der Hauptfläche und Ausbilden der zweiten Elektrode, die einen höheren Härtegrad als die erste Elektrode aufweist, auf der ersten Elektrode; und einem Schritt des Bildens einer Oxidschicht, die eine Außenfläche der ersten Hauptflächenelektrode bedeckt.
  20. Halbleiter-Package, hergestellt nach einem Verfahren zur Herstellung eines Halbleiter-Packages mit: dem Halbleiterbauelement, hergestellt nach dem Verfahren zur Herstellung des Halbleiterbauelements, nach Anspruch 19; und einem Schritt des Verbindens eines Bonddrahts mit der ersten Hauptflächenelektrode.
DE212021000202.1U 2020-05-08 2021-04-30 Halbleiterbauelement und Halbleiter-Package Active DE212021000202U1 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020-082702 2020-05-08
JP2020082702 2020-05-08
PCT/JP2021/017270 WO2021225124A1 (ja) 2020-05-08 2021-04-30 半導体装置、半導体パッケージ、および、それらの製造方法

Publications (1)

Publication Number Publication Date
DE212021000202U1 true DE212021000202U1 (de) 2022-02-03

Family

ID=78467975

Family Applications (2)

Application Number Title Priority Date Filing Date
DE212021000202.1U Active DE212021000202U1 (de) 2020-05-08 2021-04-30 Halbleiterbauelement und Halbleiter-Package
DE112021000620.7T Pending DE112021000620T5 (de) 2020-05-08 2021-04-30 Halbleiterbauelement, halbleiter-package und herstellungsverfahren dafür

Family Applications After (1)

Application Number Title Priority Date Filing Date
DE112021000620.7T Pending DE112021000620T5 (de) 2020-05-08 2021-04-30 Halbleiterbauelement, halbleiter-package und herstellungsverfahren dafür

Country Status (5)

Country Link
US (1) US20230109650A1 (de)
JP (1) JPWO2021225124A1 (de)
CN (1) CN115552635A (de)
DE (2) DE212021000202U1 (de)
WO (1) WO2021225124A1 (de)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012079945A (ja) 2010-10-01 2012-04-19 Toyota Motor Corp 半導体装置
JP2020082702A (ja) 2018-11-30 2020-06-04 株式会社パイロットコーポレーション 熱変色性筆記具

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0364940A (ja) * 1989-08-02 1991-03-20 Nec Corp 超音波ボンディング方法
JP5545000B2 (ja) * 2010-04-14 2014-07-09 富士電機株式会社 半導体装置の製造方法
CN112868105B (zh) * 2018-10-18 2023-11-17 罗姆股份有限公司 半导体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012079945A (ja) 2010-10-01 2012-04-19 Toyota Motor Corp 半導体装置
JP2020082702A (ja) 2018-11-30 2020-06-04 株式会社パイロットコーポレーション 熱変色性筆記具

Also Published As

Publication number Publication date
WO2021225124A1 (ja) 2021-11-11
CN115552635A (zh) 2022-12-30
DE112021000620T5 (de) 2022-11-10
JPWO2021225124A1 (de) 2021-11-11
US20230109650A1 (en) 2023-04-06

Similar Documents

Publication Publication Date Title
DE112016003510B4 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE212019000104U1 (de) SiC-Halbleitervorrichtung
DE112005001675T5 (de) Leistungshalbleiterbauelement mit einem oberseitigen Drain unter Verwendung eines Sinker-Trenches
DE102010042929A1 (de) Halbleitervorrichtung und deren Herstellungsverfahren
DE212020000619U1 (de) Halbleiterbauteil
DE212018000096U1 (de) Halbleitervorrichtung
DE10129289A1 (de) Halbleitervorrichtung mit einer Diode für eine Eingangschutzschaltung einer MOS-Vorrichtung und Verfahren zu deren Herstellung
DE202019005382U1 (de) SiC-Halbleitervorrichtung
DE112019000096T5 (de) Halbleitervorrichtung
DE102021114181A1 (de) Halbleitervorrichtung
DE112021000892T5 (de) Halbleiterbauteil, ein dieses aufweisendes halbleitergehäuse, und verfahren zur herstellung eines halbleiterbauteils
DE112021000105T5 (de) Halbleitervorrichtung und verfahren zur herstellung einer halbleitervorrichtung
DE112020000717T5 (de) Halbleiterbauelement
DE212021000202U1 (de) Halbleiterbauelement und Halbleiter-Package
DE112018001442T5 (de) Halbleitervorrichtung
DE102014116078A1 (de) Halbleitervorrichtung und verfahren zum herstellen dieser
DE212021000204U1 (de) Elektronische Komponente
DE212021000135U1 (de) Halbleiterbauteil und Elektronikkomponenten
DE10104274B4 (de) Kontaktstruktur für ein Halbleiterbauteil mit MOS-Gatesteuerung sowie Verfahren zu seiner Herstellung
DE112021003392B4 (de) Halbleiterbauelement
DE112018001627B4 (de) Halbleitervorrichtung
DE102023116381A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE112021000458T5 (de) Halbleitervorrichtung
DE212021000201U1 (de) Halbleiterbauteil
DE102015121851B4 (de) Zuverlässiger robuster elektrischer Kontakt und Verfahren zur Herstellung

Legal Events

Date Code Title Description
R207 Utility model specification
R150 Utility model maintained after payment of first maintenance fee after three years