DE2046833C3 - Verfahren zur Herstellung elektrisch isolierter Halbleiterzonen - Google Patents

Verfahren zur Herstellung elektrisch isolierter Halbleiterzonen

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Description

Die Erfindung betrifft ein Verfahren zur Herstellung elektrisch isolierter Halbleiterzonen innerhalb eines monokristallinen Halbleiterkörpers durch Bildung dielektrischer, diese Halbleiterzonen einschließender, von der Oberfläche des Halbleiterkörpers ausgehender, wannenförmiger Isolationsschichten.
Bei der Herstellung monolithischer integrierter Schaltungen wird eine Anzahl aktiver Schaltungselemente, wie Transistoren und Dioden, und eine Anzahl passiver Schaltungselemente, wie Widerstände und Kapazitäten, als Teil eines gemeinsamen monokristallinen Halbleiterkörpers gebildet. Die einzelnen Elemente werden über Leitungen miteinander verbunden, die über einer Isolationsschicht in Foim eines entsprechenden Leitungsmusters angeordnet sind. Um unerwünschte Querverbindungen zwischen den einzelnen Elementen oder Elementgruppen innerhalb des Halbleiterkörpers zu verhindern, müssen die einzelnen Elemente oder Elementgruppen innerhalb des Halbleiterkörpers voneinander elektrisch isoliert werden. Es ist bekannt, diese Isolation durch pn-Übergänge oder dielektrische Isolationsschichten zu bewirken. Isolationen durch pn-Übergänge haben den Nachteil, daß sie parasitäre Kapazitäten erzeugen, die unter anderem das Frequenzverhalten der Schaltungen wesentlich verschlechtern. Ein weiterer Nachteil dieser Isolationsmethode liegt darin, daß die pn-Übergänge strahlungsempfindlich sind.
Bekannte Verfahren zur Herstellung dielektrischer Isolationen i:i monokristallinen Halbleiterkörpern sind sehr kompliziert durchzuführen und außerordentlich aufwendig. Eine der bekannten Methoden besteht darin, Kanäle in den Halbleiterkörper zu ätzen, die einzelne Halbleiterzonen voneinander trennen. Der Halbleiterkörper wird anschließend auf der die Kanäle aufweisenden Oberfläche mit einer isolierenden Schicht beschichtet. Die gegenüberliegende Oberfläche des Halbleiterkörpers wird schließlich so lange abgeätzt, bis die Kanäle erreicht sind. Auf diese Weise erhält man einzelne Halbleiterzonen, die von isolierenden Zwischenschichten umgeben und durch diese von den anderen Halbleiterzonen elektrisch isoliert sind.
Eine andere aus »IBM Technical Disclosure Bulletin«, Vol. 8, No. 7 (Dez. 1965), Seite 1013, bekannte Methode ist ebenfalls schwierig durchzuführen und außerordentlich aufwendig. Das Prinzip dieser Methode besteht darin, Kanäle in den Halbleiterkörper zu ätzen, dann die Isolationsschicht aufzubringen und schließlich die Kanäle epitaktisch mit Halbleitermaterial aufzufüllen. Ein Beispiel für die Anwendung der dielektrischen Isolation ist in der Zeitschrift »Electronics«, 6. April 1964, Seiten 29 und 30, veröffentlicht. Über das Herstellungsverfahren ist dort nichts ausgesagt.
Der US-PS 34S7632 ist bereits ein Verfahren zur Herstellung vergrabener Halbleiterzonen durch maskkste Ionenimplantation zu entnehmen. Diese Zonen dienen jedoch nicht Isolationszwecken, sondern bilden hochleitende Gebiete.
Ferner ist aus der Zeitschrift »Japanese Journal of Applied Physics«, Bd. 5 (1966), Heft S* S. 737 und 738, ein Verfahren zur Beschichtung von Halbleiterkörpern aus Silicium mit isolierendem Siliciumdioxid durch Implantation von Sauerstoffionen bekannt. Eine Methode an Bildung dielektrisch isolierender Isolationswannen innerhalb eines Halbleiterkörpers ist jedoch nicht angegeben.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren anzugeben, das in wenigen, leicht beherrschbaren Verfahrensschritten die Herstellung elektrisch isolierter Halbleiterzonen innerhalb eines monokristallinen Halbleiterkörpers gestattet, wobei die einzelnen Halbleiterzonen durch wannenförmige, dielektrische Isolationsschichten voneinander getrennt sind.
Gemäß der Erfindung wird diese Aufgabe dadurch gelöst, daß durch gezielte Bombardierung der Oberfläche des Halbleiterkörpers eine Implantation von Ionen vorgenommen wird, die bei einer anschließenden Erwärmung mit dem Halbleitermateria! chemisch reagieren und eine dielektrische Schicht bilden, und daß die Eindringtiefe der Ionen im Halbleiterkörper so gesteuert wird, daß sie dem Verlauf der zu bildenden wannenförmigen Isolationsschicht entspricht. Dabei ist es von Vorteil, die Dauer der Bombardierung so zu wählen, daß eine Konzentration von mindestens 1018 Ionen/cm' erreicht wird.
Zur Steuerung der Eindringtiefe der Ionen im Halbleiterkörper besteht ein Ausführungsbeispiel dann, daß die Oberfläche des Halbleiterkörpers vor der Bombardierung mit einer Maske aus einer die Implantation der Ionen verhindernden Schicht versehen wird, die im Bereich der zu bildenden isolierten Halbleiterzonen öffnungen aufweist, deren Ränder gegen die Oberfläche des Halbleiterkörpers abgeschrägt sind, so daß die Eindringtiefe im Bereich der seitlichen Teile der zu bildenden Isolationsschichten zur Oberfläche hin stetig verringert wird. Eine vorteilhafte Auswahl der Materialien besteht darin, daß bei einem Halbleiterkörper aus Silizium eine Implantation von Ionen der Elemente Stickstoff, Sauerstoff oder Kohlenstoff vorgenommen wird.
Als vorteilhaft ei weist es sich, wenn der abgeschrägte Rand der Maskenöffnungen mit der Oberfläche des Halbleiterkörpers einen Winkel von nicht mehr als 45° bildet.
Die Herstellung der Maske mit abgeschrägten Rändern der Maskenöffnungen erfolgt in vorteilhafter Weise dadurch, daß auf die Oberfläche des Halbleiterkörper! eine Schicht aufgebracht wird, deren Ätzrate an ihrer Oberfläche am größten ist und zur Oberfläche des Halbleiterkörpers hin abnimmt, daß auf dieser Schicht eine im Bereich der zu bildenden Maskenöffnung entsprechende öffnungen aufweisende Ätzmaske aufgebracht wird und daß anschließend ein Ätzprozeß durchgeführt wird, bis die Oberfläche des Halbleiterkörpers im Bereich der öffnungen freigelegt ist.
Eine besonders einfache Herstellungsmethode für eine derartige Maske besteht darin, daß die Maske aus mehreren nacheinander aufgebrachten Schichten zusammengesetzt wird, deren Äizraten entsprechend abgestuft sind.
Ein weiteres Ausführungsbeispiel besteht darin, daß d' -gestufte Ätzrate der zusammengesetzten Schicht., dadurch erzielt wird, daß nach dem Aufbringen jeder Schicht eine Bombardierung mit Ionen erfolgt, deren Energie so hoch ist, daß keine Zerstäubung der Schicht erfolgt, deren Energie aber nicht so hoch gewählt ist, daß Ionen in die jeweils darunterliegende Schicht eindringen, und daß schließlich die auf- gewandte Ionendosis von Schicht zu Schiebt vergrößert wird.
Weitere Einzelheiten der Erfindung ergeben sich aus der nachstehend an Hand der Zeichnung erfolgenden Beschreibung. Es zeigt
is Fig. 1 einzelne, aufeinanderfolgende Prozeßschritte zur erfindungsgemäßen Bildung einer dielektrischen Isolationsschicht innerhalb eines Halbleiterkörpers,
Fig. 2 die schematische Darstellung einer Einrich-
ao tung zur Ionen-Implantation, mit der das erfindungsgemäße Verfahren durchführbar ist, und
Fig. 3 einzelne, aufeinanderfolgende Prozeßschritte zur Herstellung einer Maske mit einer Maskenöffnung, deren Ränder abgeschrägt sind.
as Schritt 1 in Fig. 1 zeigt einen monokristallinen Halbleiterkörper 10, der aus einem geeigneten Halbleitermaterial, beispielsweise Silizium, besteht. Die Oberfläche 11 des Halbleiterkörpers 10 ist mit einer Maske 12 beschichtet. Die Maske besteht aus einem Material, das das Eindringen von Ionen in den Halbleiterkörper verhindert. Beispielsweise kann die Maske aus Gold, Molybdän, Wolfram, Silber, Siliziumdioxyd oder Siliziumnitrid bestehen.
Wird Gold oder Molybdän verwendet, so hat
die Maske vorzugsweise eine Dicke von 3000 bis 4000 A. Bei dieser Dicke sollte die Energie der Ionen zwei MeV betragen.
Wie der zum Schritt 1 gehörigen Fif»ur zu entnehmen ist, weist die Maske 12 öffnungen 14 auf, durch die die Ionen-Implantation in den Halbleiterkörper 10 erfolgen kann. Selbstverständlich ist die Anzahl der Maskenöffnungen im betrachteten Ausführungsbeispiel rein willkürlich gewählt.
Die Ränder 15 der Maskenöffnungen sind abge-
schrägt, so daß s;e unter einem bestimmten Winkel zur Oberfläche 11 des Halbleiterkörpers 10 verlaufen. Die Maskenöffnungen 14 verjüngen sich also in Richtung auf die Oberfläche des Halbleiterkörpers hin. Auf diese Weise kann die Eindringtiefe der Ionen in
So den Halbleiterkörper im Bereich der Randschicht gesteuert werden. Mit abnehmendem Winkel zwischen dem abgeschrägten Rand der Maskenöffnung und der Oberfläche des Halbleiterkörpers, also bei stärkerer Verjüngung der Maskenöffnung, wird das Gebiet in nerhalb des Halbleiterkörpers, in welchem eine Io nen-Implantation stattfindet, vergrößert. Um innerhalb des Halbleiterkörpers 10 jeweils eine in sich geschlossene, durchgehende Isolationsschicht zu bilden, um also auf diese Weise ein Teilgebiet des HaIb- leiterkörpors 10 dielektrisch vom restlichen Halbleiterkörper zu isolieren, sollte der genannte Winkel nicht größer als 45° sein.
Die Bombardierung der Maske 12 bzw. der Oberfläche U des Halbleiterkörpers 10 im Bereich der
6j Maskenoifnungen 14 erfolgt mit einer Einrichtung, wie sie in Fig. 2 skizziert ist. In einer Ionenquelle 16 werden Atome mindestens eines Elementes in bekannter Weise ionisiert. Besteht der Halbleiterkörper
10 aus Silizium, so werden die Elemente aus der Gruppe mit Sauerstoff, Stickstoff und Kohlenstoff ausgewählt oder es wird eine Mischung dieser Elemente verwendet. Die Ionen der Ionenquelle 16 werden über den in einem Beschleuniger 17 herrschenden Potentialgradienten auf eine genügend hohe Energie gebracht, so daß in dem in einer geeigneten Kammer 18 untergebrachten Halbleiterkörper 10 eine Ionenimplantation stattfindet. Da die Ionen einen geladenen Strahl 19 bilden, wird dieser Strahl durch magnc- tische und elektrische Felder abgelenkt. Auf diese Weise kann der Strahl 19 in geeigneter Weise fokussiert und auf den Halbleiterkörper 10 gerichtet werden.
Die Implantationstiefe der Ionen des Strahles 19 >5 innerhalb des Halbleiterkörpers 10 ist eine Funktion der Energie des Ionenstrahls 19, des Einfallswinkels des Strahls 19 in bezug auf die Oberfläche des Halbleiterkörpers 10 und eine Funktion des Materials und der Dicke der Maske 12. Im allgemeinen reicht eine »o Energie von fünf KeV bis drei MeV eines Ionenstrahls aus, um eine Ionen-Implantation in einem monokristallinen Halbleiterkörper zu bewirken. Die auf die Maske 12 auftreffenden Ionen dringen im Bereich der Maskenöffnungen 14 am weitesten in den Halbleiterkörper 10 ein. Auf diese Weise bildet sich jeweils direkt unterhalb jeder Maskenöffnung 14 eine »vergrabene« Zwischenschicht 21 innerhalb des Halbleiterkörpers 10. In dieser Zwischenschicht 21 herrscht eine hohe Ionenkonzentration, die etwa zwischen K)'8 bis IO22 Ionen/cm3 beträgt. Die Tiefe der Zwischenschicht
21 innerhalb des Halbleiterkörpers 10 hängt von der Energie der Bombardierung ab.
Auf Grund der abgeschrägten Ränder der Maskenöffnungen 14 wird im Bereich dieser Ränder die Ein- dringtiefe der Ionen in den Halbleiterkörper 10 mit zunehmender Dicke des Maskenrandes vermindert, so daß sich eine von der Zwischenschicht 21 ausgehende und diese umschließende entsprechende Schicht 22 bis an die Oberfläche des Halbleiterkörpers *° erstreckt. Da die Tiefe der Ionen-Implantation im Bereich des Randes einer Maskenöffnung 14 im wesentlichen von der Dicke des jeweils vorhandenen Maskenmaterials bestimmt wird, verläuft die Schicht 22 nicht senkrecht zur Oberfläche des Halbleiterkörpers If, sondern unter einem bestimmten Winkel dazu.
Die Wahl der Energie des Ionenstrahls 19 richtet sich demnach nicht nur danach, in welcher Tiefe die Zwischenschicht 21 gebildet werden soll, sondern auch danach, daß sichergestellt wird, daß die sich von 3» der Zwischenschicht 21 ausgehende Schicht 22 bis an die Oberfläche 11 des Halbleiterkörpers 10 erstreckt. Die Schicht 22 und die Schicht 21 weisen selbstverständlich dieselbe Ionenkonzentration auf.
Nach der Bildung der aus den Schichten 21 und
22 bestehenden wannenförmigen Zone, in deren Bereich die Ionen-Implantation stattfand, wird die Maske 12 in bekannter Weise von der Oberfläche 11 des Halbleiterkörpers 10 entfernt (Schritt 3). Anschließend wird der Halbleiterkörper während einer *· ausreichenden Zeitdauer auf eine ausreichende Temperatur, beispielsweise 110° C, erhitzt, um eine Reaktion zwischen den eingebrachten Ionen und den im Halbleiterkörper 10 bereits vorhandenen Ionen auszulösen. Eine Erhitzung auf 1100° C bei einer Dauer <s von mindestens einer halben Stunde ist im allgemeinen erforderlich. Die Erhitzung des Halbleiterkörpers It kann in Luft, Vakuum oder beispielsweise in einer inerten Atmosphäre erfolgen.
Bei der Erhitzung bilden die eingebrachten Ionen im Falle von Silizium als Halbleiterkörper also Stickstoff, Kohlenstoff oder Sauerstoff, mit den Silizium io ncn des Halbleiterkörper 10 selbst eine amorphe, pnlykristallinc Isolationsschicht bzw. Isolaüonswanni 23. Bei einer Implantation von Stickstoff, Kohlenstofl oder Sauerstoff bildet sich dementsprechend eine Isolationswanne 23 aus Siliziumnitrid, Siliziumkarbic oder aus Siliziumdioxyd.
Die Isolationswanne 23 besteht aus einer zusammenhängenden Schicht mit einem Bodenteil 24 unc einem diesen umgebenden Seitenteil 25. Diese Isolationswanne 23 isoliert demnach dielektrisch einen ir ihrem Inneren liegenden Halbleiterbereich 26 vorr restlichen Teil des Halble'terkörpers 10. Das heiß also, obwohl der Halbleiterbereich 26 die gleiche mo nokristalline Struktur wie der restliche Teil des Halb leiterkörpers 10 aufweist, ist er von diesem elektrisch isoliert.
Um eine wirksam isolierende und durchgehende Isolationswanne zu erhalten, muß die durch die Io nenbombardierung erzeugte Ionenkonzentration größer als 10'" Ionen/cm3 sein. Ein bevorzugter Bereict der lonenkonzentration liegt zwsichen IO20 bis 102 Ionen/cm3.
Nach der Herstellung der Isolationswanne 23 kann wie in Schritt 4 angedeutet, in der Halbleiterzone 2( innerhalb dieser Isolationswanne eine vom übriger Teil elektrisch isolierte integrierte Halbleiteranordnung erzeugt werden. Beispielsweise kann durch Ionen-Implantation ein Subkollektor 27 mit einer zi Kontaktierungszwecken niederohmigen Verbin dungszone 28 zur Oberfläche der Haibieiteranord nung gebildet werden. Schließlich kann durch An Wendung der bekannten Diffusionstechnik oder durcr Ionen-Implantation eine Basiszone 29 und eine Emit terzone 30 im Bereich der Halbleiterzone 26 erzeug werden, die dann die Kollektorzone eines Transistor darstellt.
In Fig. 3 ist ein Verfahren zur Herstellung einei Maske mit abgeschrägten Rändern der Maskenöff nungen in den wichtigsten Prozeßschritten dargestellt Schritt 1 der Fig. 3 zeigt einen Halbleiterkörper 10 der mit einer ersten Schicht 31 der Maske 12 be schichtet ist. Diese erste Schicht 31 kann, wie bereit; erwähnt, beispielsweise aus Gold, Molybdän, Wolf ram, Silber, Siliziumdioxyd oder Siliziumnitrid beste hen. Werden Metalle verwendet, so können diese bei spielsweise durch Kathodenzerstäubung oder durcl Aufdampfen aufgebracht werden. Bei Verwendun| von Siliziumdioxyd erfolgt das Aufbringen durcl thermisches Aufwachsen auf pyroliüüschem Weg< oder beispielsweise durch Kathodenzerstäubung.
Nachdem Aufbringen der Schicht 31, die beispiels weise eine Dicke von 500 bis 1000 A aufweist, erfolgt wie in Schritt 2 der Fig. 3 angedeutet, eine Bombar dierung dieser Schicht mit Ionen. Es kann sich dabe beispielsweise um Ionen eines inerten Gases, wi< Neon oder Argon, handeln. Die Energie, mit der die» Bombardierung erfolgt, darf nicht so niedrig gewähl werden, daß ein Zerstäuben der Schicht 31 erfolgt Die Energie darf aber nicht so hoch sein, daB die Ionei in den Halbleiterkörper 10 eindringen. Aus diesel Gründen ist eine Energie im Bereich von 50 KeV bi: 100 KeV angebracht.
Nach der Bombardierung der Schicht 31 wird eini weitere Schicht 32 auf der Schicht 31 in gleicher Weist
aufgebracht (Schrill 3). Die Dicke dieser /weiten Schicht betragt etwa 500 Ä bis 1000 Λ. In Schrill 4 wird nunmehr die Schicht 32 mit Ionen bombardiert. Aus den bereits im Zusammenhang mit der ersten Schicht 31 angegebenen Gründen ist eine Energie im Bereich von 50 KeV bis 100 KeV wiederum angebracht. Die loneiulosis ist in Schrill 4 jedoch mindestens zweimal so hoch wie in Schritt 2.
Die Verfahrensschritte, bestehend aus Aufbringen einer Schicht und anschließender loncn-Homhardicrung, können fortgesetzt werden und auf diese Weise weitere Schichten 33 und 34 gebildet werden. Iu diesem Falle besteht dann die Maske 12 aus vier Schichten 31 bis 34. Die Anzahl der die Maske 12 bildenden Schichten bestimmt sich außer der erforderliehen Dicke der Maske 12 und der Dicke jeder dieser einzelnen Schichten. Die Dicke der Maske 12 liegt vorzugsweise im Bereich von 4000 A bis 6000 Λ.
Nach Aufbringen der Schicht 33 folgt wiederum eine Ionen-Hombardierung mit einer Dosis, die wiederum zweimal so hoch ist wie im Falle der Schicht 32. In entsprechender Weise wird die Schicht 34 mit einer Dosis beaufschlagt, die zweimal so hoch ist wie die bei der vorangehenden Schicht 33. Die Ionendosis, mit der eine Schicht beaufschlagt wird, ist also immer doppelt so hoch wie bei der jeweils im vorausgegangenen Prozeßschritt aufgebrachten Schicht.
Die Energie, mit der die Ionen-Bombardierung der aufgebrachten Schicht 33 durchgeführt wird, muß wiederum so hoch gewählt sein, daß keine Zerstäubung der Schicht 33 erfolgt, sie darf aber nicht so hoch gewählt werden, daß ein Eindringen der Ionen in die darunterliegende Schicht 32 erfolgen könnte. Ein Energiepegcl zwischen 50 keV bis 100 keV ist wiederum geeignet. Entsprechende Energiepegel sind nach dem Aufbringen der Schicht 34 zu wählen.
Durch die angegebene Wahl der Ionendosis für aufeinanderfolgende Schichten der Maske wird die Ätzrate bei den aufeinanderfolgenden Schichten 31 bis 34 verändert. Die Schicht 34 weist die höchste Ätzrate auf. Die weiteren Schichten weisen jeweils eine geringere Ät/rale auf, so daß bei der untersten Schicht 31 die geringste Ätzrate vorhanden ist. Auf diese Weise erzielt man demnach eine Maske 12 mit einer gesteuerten, veränderlichen Ätzrate.
Nach dem Aufbringen und der Bombardierung der Schicht 34 erfolgt eine Beschichtung der Schicht 34 mit einer Schicht aus photoempfindlichem Material, und es werden mit Hilfe des bekannten Photoätz- Verfahrens an den gewünschten Stellen der Maske 12 die Maskenöffnungen 14 freigeätzt. Dabei erhält die Maskenöffnung lediglich im Bereich der untersten Schicht 31 die Größe der Öffnung 14, während die Öffnungen in den aufeinanderfolgenden weiteren Schichten jeweils größer werden. Auf diese Weise erhält man eine Maskenöffnung 14 mit abgeschrägten bzw. abgestuften Rändern 15.
Ein weiteres Verfahren /ur Herstellung einer derartigen Maske kann darin bestehen, daß sie durch Aufbringen von Siliziumdioxyd auf der Oberfläche des Substrats 10 auf pyrolilhischeni Wege gebildet
ίο wird. Dabei muß das Siliziumdioxyd so dotiert werden, daß die Dotierungsdichte und damit die Älzratc in Abhängigkeit von der Dicke du- Siliziumdioxydschicht gesteuert verändert wird. Als Dotierungsstoff kann bei Verwendung von Siliziumdioxyd beispielsweise Bor oder Phosphor verwendet werden. Durch die gesteuert veränderte Ätzrate in Abhängigkeit von der Dicke der Siliziumdioxydschicht kann bei der anschließend auf photolithographischem Wege erzeugten Maskenöffnung eine entsprechende Abschrägung
ao der Öffnung erreicht werden.
Die Erfindung wurde in Verbindung mit einem monokristallinen Halbleiterkörper aus Silizium erläutert, eine Verwendung von anderem monokristallinem Halbleitermaterial, beispielsweise von Galliumarse-
a5 nid oder Germanium, ist jedoch ebenso möglich. Besteht der Halbleiterkörper nicht aus Silizium, so ist es für die Herstellung der Isolationsschicht erforderlich, an den entsprechenden Stellen außer Stickstoff, Sauerstoff oder Kohlenstoff auch Silizium einzubringen. Diese Implantation von Siliziumionen kann vorher oder gleichzeitig mit der Implantation der anderen Ionen erfolgen.
Beim beschriebenen Ausführungsbeispiel wurde die wanncnförmigc Isolationsschicht mittels einer Maske erzeugt, deren Ränder der Maskenöffnungen zur Oberfläche des Halbleiterkörpers hin abgeschrägt sind und damit die Eindringtiefe der einzubringenden Ionen steuern. Die Steuerung der Eindringtiefe der Ionen und damit die Ausbildung der wannenförmigcn Isolationsschicht kann jedoch auch dadurch festgelegt werden, daß die Energie der Ionen-Bombardierung gesteuert wird. Die Energie müßte im Bereich des Wannenbodens am größten sein und dann im Bereich der Seitenflächen der zu bildenden Isolationsschicht allmählich bis zur Oberfläche des Halbleiterkörpers hin abnehmen.
Außer dem Vorteil, daß das erfindungsgemäße Verfahren relativ wenig aufwendig ist, ergibt sich als weiterer Vorteil, daß das bei einer entsprechenden Bildung einer Isolationsschicht aus einem pn-Ubcrgang auftretende Problem parasitärer Kapazitäten vermieden wird.
Hierzu 2 Blatt Zeichnungen

Claims (8)

Patentansprüche:
1. Verfahren zur Herstellung elektrisch isolierter Halbleiterzonen innerhalb eines monokri- S stallinen Halbleiterkörpers durch Bildung dielektrischer, diese Halbleiterzonen einschließender, von der Oberfläche des Halbleiterkörpers ausgehender, wannenförmiger Isolationsschichten, dadurch gekennzeichnet, daß durch gezielte Bombardierung der Oberfläche (11) des Halbleiterkörpers (10) eine Implantation von Ionen vorgenommen wird, die bei einer anschließenden Erwärmung mit dem Halbleitermaterial chemisch reagieren und eine dielektrische Schicht (21, 22) bilden, und daß die Eindringtiefe der Ionen im Halbleiterkörper so gesteuert wird, daß sie dem Verlauf der zu bildenden wannenförmigen Isolationsschicht (23) entspricht.
2. Verfahren nach Anspruch 1, dadurch ge- *° kennzeichnet, daß die Dauer der Bombardierung so gewählt wird, daß eine Konzentration von mindestens 10"* Ionen/cm3 erreicht wird.
3. Verfahren nach Anspruch I und 2, dadurch gekennzeichnet, daß zur Steuerung der Eindring- »5 tiefe der Ionen im Halbleiterkörper die Oberfläche (U) des Halbleiterkörpers (10) vor der Bombardierung mit einer Maske (12) aus einer die Implantation der Ionen verhindernden Schicht versehen wird, die im Bereich der zu bildenden isolierten Halbleiterzonen öffnungen (14) aufweist, deren Ränder (15) gegen die Oberfläche des Halbleiterkörpers abgeschrägt sind, so daß die Eindringtiefe im Bereich der seitlichen Teile (22) der zu bildenden Isolationsschichten (23) zur Oberfläche (11) hin stetig verringert wird.
4. Verfahren nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß bei einem Halbleiterkörper (10) aus Silizium eine Implantation von Ionen der Elemente Stickstoff, Sauerstoff oder Kohlenstoff vorgenommen wird.
5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß der abgeschrägte Rand (15) der Maskenöffnungen (14) mit der Oberfläche (11) des Halbleiterkörpers (10) einen Winkel von nicht mehr als 45° bildet.
6. Verfahren nach den Ansprüchen 3 bis S, dadurch gekennzeichnet, daß zur Herstellung der Maske (12) mit abgeschrägten Rändern (15) der Maskenöffnungen (14) auf die Oberfläche (11) des Halbleiterkörpers (10) eine Schicht aufgebracht wird, deren Atzrate an ihrer Oberfläche am größten ist und zur Oberfläche des Halbleiterkörpers hin abnimmt, daß auf diese Schicht eine im Bereich der zu bildenden Maskenöffnungen (14) entsprechende Offnungen aufweisende Ätzmaske (35) aufgebracht wird und daß anschließend ein Ätzprozeß durchgeführt wird, bis die Oberfläche (11) des Halbleiterkörpers (10) im Bereich der öffnungen freigelegt wird.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Maske (12) aus mehreren nacheinander aufgebrachten Schichten (31, 32, 33, 34) zusammengesetzt wird, deren Ätzraten entsprechend abgestuft sind.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die abgestufte Ätzrate der zusammengesetzten Schichten (31, 32, 33, 34) da durch erzielt wird, daß nach dem Aufbringen jeder Schicht eine Bombardierung mit Ionen erfolgt, deren Energie so hoch ist, daß keine Zerstäubung der Schicht erfolgt, deren Energie aber nicht so hoch ist, daß Ionen in die jeweils darunterliegende Schicht eindringen, und daß schließlich die aufgewandte Ionendosis von Schicht zu Schicht vergrößert wird.
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4946800A (en) * 1965-09-28 1990-08-07 Li Chou H Method for making solid-state device utilizing isolation grooves
US3903324A (en) * 1969-12-30 1975-09-02 Ibm Method of changing the physical properties of a metallic film by ion beam formation
GB1334520A (en) * 1970-06-12 1973-10-17 Atomic Energy Authority Uk Formation of electrically insulating layers in semiconducting materials
US3897274A (en) * 1971-06-01 1975-07-29 Texas Instruments Inc Method of fabricating dielectrically isolated semiconductor structures
DE2155849C3 (de) * 1971-11-10 1979-07-26 Semikron Gesellschaft Fuer Gleichrichterbau Und Elektronik Mbh, 8500 Nuernberg Verfahren zur Herstellung eines stabilisierenden und/oder isolierenden Überzuges auf Halbleiteroberflächen
JPS519269B2 (de) * 1972-05-19 1976-03-25
US3873373A (en) * 1972-07-06 1975-03-25 Bryan H Hill Fabrication of a semiconductor device
US3983264A (en) * 1972-07-20 1976-09-28 Texas Instruments Incorporated Metal-semiconductor ohmic contacts and methods of fabrication
DE2235865A1 (de) * 1972-07-21 1974-01-31 Licentia Gmbh Halbleiteranordnung aus einer vielzahl von in einem gemeinsamen halbleiterkoerper untergebrachten halbleiterbauelementen
US4017887A (en) * 1972-07-25 1977-04-12 The United States Of America As Represented By The Secretary Of The Air Force Method and means for passivation and isolation in semiconductor devices
US4015893A (en) * 1972-10-12 1977-04-05 Kentaro Hayashi, President, University of Tokyo Compound semiconductor optical integrated circuit having isolation zones for light transmission
US3897273A (en) * 1972-11-06 1975-07-29 Hughes Aircraft Co Process for forming electrically isolating high resistivity regions in GaAs
US3860454A (en) * 1973-06-27 1975-01-14 Ibm Field effect transistor structure for minimizing parasitic inversion and process for fabricating
US3845496A (en) * 1973-09-10 1974-10-29 Rca Corp Infrared photocathode
US3855009A (en) * 1973-09-20 1974-12-17 Texas Instruments Inc Ion-implantation and conventional epitaxy to produce dielectrically isolated silicon layers
US3938176A (en) * 1973-09-24 1976-02-10 Texas Instruments Incorporated Process for fabricating dielectrically isolated semiconductor components of an integrated circuit
US3943555A (en) * 1974-05-02 1976-03-09 Rca Corporation SOS Bipolar transistor
JPS5329555B2 (de) * 1974-11-22 1978-08-22
DE2507366C3 (de) * 1975-02-20 1980-06-26 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Unterdrückung parasitärer Schaltungselemente
JPS5197385A (en) * 1975-02-21 1976-08-26 Handotaisochino seizohoho
US3994012A (en) * 1975-05-07 1976-11-23 The Regents Of The University Of Minnesota Photovoltaic semi-conductor devices
NL7513161A (nl) * 1975-11-11 1977-05-13 Philips Nv Werkwijze ter vervaardiging van een halfgeleider- inrichting, en inrichting vervaardigd volgens de werkwijze.
DE2553685C2 (de) * 1975-11-28 1985-05-09 Siemens AG, 1000 Berlin und 8000 München Verfahren zur Herstellung eines optischen Richtkopplers
DD136670A1 (de) * 1976-02-04 1979-07-18 Rudolf Sacher Verfahren und vorrichtung zur herstellung von halbleiterstrukturen
US4105805A (en) * 1976-12-29 1978-08-08 The United States Of America As Represented By The Secretary Of The Army Formation of metal nitride oxide semiconductor (MNOS) by ion implantation of oxygen through a silicon nitride layer
NL7701559A (nl) * 1977-02-15 1978-08-17 Philips Nv Het maken van schuine hellingen aan metaal- patronen, alsmede substraat voor een geinte- greerde schakeling voorzien van een dergelijk patroon.
JPS5721856B2 (en) * 1977-11-28 1982-05-10 Nippon Telegraph & Telephone Semiconductor and its manufacture
US4262056A (en) * 1978-09-15 1981-04-14 The United States Of America As Represented By The Secretary Of The Navy Ion-implanted multilayer optical interference filter
GB2038548B (en) * 1978-10-27 1983-03-23 Nippon Telegraph & Telephone Isolating semiconductor device by porous silicon oxide
US4262299A (en) * 1979-01-29 1981-04-14 Rca Corporation Semiconductor-on-insulator device and method for its manufacture
JPS6059994B2 (ja) * 1979-10-09 1985-12-27 三菱電機株式会社 アルミニウム膜またはアルミニウム合金膜の微細パタ−ン形成方法
GB2085224B (en) * 1980-10-07 1984-08-15 Itt Ind Ltd Isolating sc device using oxygen duping
US4450041A (en) * 1982-06-21 1984-05-22 The United States Of America As Represented By The Secretary Of The Navy Chemical etching of transformed structures
US4542009A (en) * 1983-04-21 1985-09-17 Combustion Engineering, Inc. Synthesis of intercalatable layered stable transition metal chalcogenides and alkali metal-transition metal chalcogenides
NL8303905A (nl) * 1983-11-15 1985-06-03 Philips Nv Werkwijze voor het vervaardigen van een geodetische component en geintegreerde optische inrichting die deze component bevat.
US4579626A (en) * 1985-02-28 1986-04-01 Rca Corporation Method of making a charge-coupled device imager
JPS6281745A (ja) * 1985-10-05 1987-04-15 Fujitsu Ltd ウエハ−規模のｌｓｉ半導体装置とその製造方法
GB2210728B (en) * 1987-10-07 1991-11-13 Stc Plc Isolation trenches for semiconductors
US4887143A (en) * 1988-03-28 1989-12-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US5602403A (en) * 1991-03-01 1997-02-11 The United States Of America As Represented By The Secretary Of The Navy Ion Implantation buried gate insulator field effect transistor
US5895252A (en) * 1994-05-06 1999-04-20 United Microelectronics Corporation Field oxidation by implanted oxygen (FIMOX)
US7825488B2 (en) 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
CN102270598B (zh) * 2011-08-19 2013-08-14 北京大学 一种用于集成电路制造的场区隔离方法
CN102270599A (zh) * 2011-08-22 2011-12-07 北京大学 一种用于集成电路制造的场区隔离方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1464226B2 (de) * 1962-12-19 1972-09-21 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Verfahren zum herstellen von elektrisch unsymmetrisch leitenden halbleiteranordnungen
FR1453086A (fr) * 1964-11-06 1966-04-15 Telefunken Patent Dispositif semiconducteur et procédé de fabrication d'un tel dispositif

Also Published As

Publication number Publication date
US3666548A (en) 1972-05-30
FR2075939B1 (de) 1974-09-20
JPS4935029B1 (de) 1974-09-19
DE2046833A1 (de) 1971-07-22
FR2075939A1 (de) 1971-10-15
DE2046833B2 (de) 1977-12-29
GB1274726A (en) 1972-05-17

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