DE19944487A1

DE19944487A1 - ESD-Schutzanordnung für Halbleitervorrichtung

Info

Publication number: DE19944487A1
Application number: DE19944487A
Authority: DE
Inventors: Harald Gosner
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 1999-09-16
Filing date: 1999-09-16
Publication date: 2001-04-19
Anticipated expiration: 2019-09-17
Also published as: WO2001020679A1; DE19944487B4

Abstract

Die Erfindung betrifft eine ESD-Schutzanordnung, bei der Pads (5) zu einer Bondinsel (4) gebondet sind und/oder sämtliche an einen ESD-Bus (17) angeschlossene Bauelemente durch einen Substrat-Schutzring (20) umgeben sind.

Description

Die vorliegende Erfindung betrifft eine ESD-Schutzanordnung (ESD = Electrostatic Discharge) für eine Halbleitervorrich tung, bei der Überspannungen auf an niedriger Versorgungs spannung (V_SS) liegende Pads (Kontaktkissen) abführbar sind.

Bei ESD-Belastungen, die beispielsweise bei einer Berührung einer integrierten Schaltung (IC) mit der Hand auftreten kön nen, werden unter Umständen hohe Ströme erzeugt, die vom IC abgeleitet werden müssen. So wird beispielsweise beim soge nannten "human body model" ("menschliches Körpermodell") von Vorladespannungen bis zu 6 kV und Strömen bis zu 4 A ausge gangen.

Auf einem IC muß ein hoher Spannungsabfall durch die Spitzen ströme im Ampere-Bereich während einer ESD-Belastung vermie den werden. Hierzu ist es erforderlich, daß entsprechende ESD-Pulse niederohmig abgeführt werden können.

Sind die Widerstände der die ESD-Pulse ableitenden Busbahnen zu hoch, beispielsweise über 1 Ohm, so kann es selbst bei Verwendung von idealen ESD-Schutzdioden zu Schädigungen im Kernbereich des ICs kommen.

Ein Beispiel für eine solche ESD-Belastung ist in Fig. 5 ge zeigt. Einem Signalpad 12 ist eine Durchbruchdiode 13, bei spielsweise eine Zener-Diode nachgeschaltet, an welche ein ESD-Bus 15 mit einem Widerstand R_ESDBUS angeschlossen ist, der zu einem GND- bzw. Masse-Pad 5 führt. An diesem ESD-Bus 15 ist die Wanne eines sich im Kernbereich des ICs oder in der Ansteuerlogik von I/O-(Eingabe/Ausgabe-)Zellen des ICs be findlichen NMOS-Transistors 14 angeschlossen. Dieser Transi stor 14 führt den ESD-Puls, der über das Signalpad 12, bei spielsweise durch dessen Berührung, eingegeben ist, ab, so daß an ihm in diesem Fall eine erhöhte Spannung gegenüber dem GND-Potential des Pads 5 auftritt, welche an Gate des Transi stors 14 liegt. Überschreitet nun diese Spannung zwischen Ga te und Wanne des Transistors 14 bei ICs in gegenwärtigen CMOS-Technologien etwa 5 V bis 10 V, so wird das Gateoxid des Transistors 14 irreversibel geschädigt, was dazu führen kann, daß der IC nicht mehr verwendbar ist.

Um diese Schwierigkeiten zu vermeiden, werden in der Regel die Busse, die den ESD-Puls abführen sollen, entsprechend breit gestaltet bzw. in geeigneten Abständen mit Versorgungs pads versehen, die den ESD-Puls vom IC nach außen auf bei spielsweise auf niedrigem Versorgungspotential V_SS liegende Pins bzw. Anschlüsse ableiten.

Breite Metallbahnen für derartige Busse sind aber mit einem zusätzlichen Flächenaufwand und damit auch mit einer Verteue rung des ICs verbunden. Auch kann ein enges Raster von Pins auf V_SS-Potential oftmals nicht eingehalten werden, da entwe der die Pinzahl oder das Pinraster durch das Gehäuse bzw. die Anwendung des ICs vorgegeben sind. So gibt es Produkte, wie beispielsweise Chipkarten, in denen jeweils nur ein Versor gungspad für niedrige Versorgungsspannung V_SS und hohe Ver sorgungsspannung V_DD auf dem IC existiert und bei denen der Abstand zu Signalpads bis zu 10 mm betragen kann.

Dennoch wird bisher davon ausgegangen, daß die Breite der Busse grundsätzlich dem jeweiligen Raster der Pins auf V_SS- Potential trotz des dadurch bedingten zusätzlichen Flächen aufwands angepaßt werden soll. Für aufwendige Gehäuse, wie beispielsweise für hochwertige Prozessoren, werden zudem ei gene Powerringe bereitgestellt, auf die von den Pads gebondet wird und die eine niederohmige Verbindung zum IC sicherstel len, damit eine niederohmige Ableitung der ESD-Pulse gewähr leistet ist. In dem obigen Beispiel einer Chipkarte mit Ab ständen zu den Signalpads bis zu 10 mm erfordert dieses Vor gehen für eine aktuelle Technologie mit einer Busbreite von 0,25 µm Powerringe bzw. ringförmige Busse mit einer Breite bis zu 0,5 mm.

Es ist daher Aufgabe der vorliegenden Erfindung, eine ESD- Schutzanordnung anzugeben, die auch bei wenigen zur Verfügung stehenden Pads und ohne Einsatz breiter Busbahnen eine zuver lässige Ableitung von ESD-Pulsen gewährleistet.

Diese Aufgabe wird bei einer ESD-Schutzanordnung der eingangs genannten Art erfindungsgemäß gelöst durch eine Einrichtung zur Verringerung der Spannungsbelastung der Pads.

Diese Einrichtung zur Verringerung der Spannungsbelastung kann aus einer Bondinsel bestehen, auf die einzelne Pads ge bondet sind und die mit auf niedriger Versorgungsspannung liegenden externen Pins verbunden ist.

Hier werden also bei einer geringen Anzahl von zur Verfügung stehenden Pins auf niedriger Versorgungsspannung V_SS die Pads für niedrige Versorgungsspannung V_SS auf die Bondinsel bzw. Leiterrahmen des Gehäuses gebondet. Eine solche Bondinsel ist in den meisten Standardgehäusen vorhanden. Durch dieses Bon den auf die Bondinsel wird eine niederohmige Verbindung der entsprechenden Pads zu der Bondinsel gewährleistet. Von der Bondinsel werden sodann beispielsweise Doppelbonddrähte zu allen zur Verfügung stehenden Pins auf V_SS-Spannung gezogen. Gegebenenfalls ist es sogar ausreichend, hierfür nur eine Doppelbondverbindung zu einem Pin auf V_ss-Spannung herzustel len.

Bei einem anderen bevorzugten Ausführungsbeispiel der vorlie genden Erfindung besteht die Einrichtung zur Verringerung der Spannungsbelastung aus einem Substrat-Schutzring, der sämtli che an einen ESD-Bus angeschlossene Bauelemente umgibt und mit diesem ESD-Bus sowie einem auf niedrigerer Spannung lie genden Versorgungsbus verbunden ist, so daß über dem Sub strat-Schutzring ein Spannungsabfall auftritt. Der Substrat- Schutzring, der aus einer hochdotierten Zone des einen Lei tungstyps besteht, kann dabei eine Hochvolt-Wanne des anderen Leitungstyps umgeben. Dadurch ist es möglich, den Abstand zwischen dem Substrat-Schutzring und dem nächstgelegenen Sub stratkontakt, der an den ESD-Bus angeschlossen ist, zu ver ringern und einen höheren Schichtwiderstand im Substrat vor zusehen.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:

Fig. 1 eine Draufsicht auf ein erstes Ausführungsbei spiel der erfindungsgemäßen ESD-Schutzanordnung,

Fig. 2 eine Draufsicht auf ein zweites Ausführungsbei spiel der erfindungsgemäßen Schutzanordnung,

Fig. 3 ein Ersatzschaltbild für das Ausführungsbeispiel von Fig. 2,

Fig. 4 eine schematische Schnittdarstellung zur Reali sierung des zweiten Ausführungsbeispiels und

Fig. 5 ein Ersatzschaltbild zur Erläuterung einer ESD- Belastung.

Die Fig. 5 ist bereits eingangs erläutert worden. In den Fig. 1 bis 4 werden für einander entsprechende Teile die gleichen Bezugszeichen verwendet wie in Fig. 5.

Fig. 1 zeigt einen IC 1 aus einem digitalen Block 2 und einem analogen Block 3. Der IC 1 ist an seinem Rand mit Pads 5 um geben, an denen Potentiale bzw. Spannungen V_SSB (niedrige, ru hige Versorgungsspannung) und V_SSP (niedrige, "unruhige" Ver sorgungsspannung) liegen. Zur Abführung von ESD-Pulsen, die in dem IC 1 auftreten können, sind die Pads 5 mit externen Pins 6 zu verbinden, wie dies beispielsweise durch Bonddräh te 9 gezeigt ist. Stehen nun zu wenig externe Pins 6 für ein derartiges Bonden zur Verfügung, so werden auf dem IC 1 die Abstände zwischen den Pads 5, die mit den Pins 6 verbunden sind, so groß, daß eine Niederohmigkeit von Bussen, die mit diesen Pads 5 verbunden sind, nicht gewährleistet ist. Um nun mehr Pads 5 niederohmig mit den wenigen, zur Verfügung ste henden Pins 6 verbinden zu können, werden Pads durch Bond drähte 8 mit einer Bondinsel 4 verbunden, auf der der IC 1 ohnehin angebracht ist. Von dieser Bondinsel 4 führen weitere Bonddrähte 10 (bedarfsweise 11) zu Pins 6 auf dem Potential V_SS (V_SSDigital für den Block 2 und V_SSAnalog für den Block 3).

Erfindungsgemäß ist also vorgesehen, daß bei einer zu gerin gen Anzahl von zur Verfügung stehenden externen Pins 6 die Pads 5 auf beispielsweise V_SSB-Potential auf die Bondinsel 4 eines Gehäuses 7 gebondet werden. Dadurch ist eine nieder ohmige Verbindung der entsprechenden Pads 5 zu den zur Verfü gung stehenden Pins 6 sichergestellt. Diese Verbindung kann auch durch "Doppelbonds" zu allen Pins 7 auf V_SS-Potential erfolgen, indem beispielsweise ein Bonddraht 9 von einem Pad 5 zu einem Pin 6 und ein Bonddraht 10 von der Bondinsel 4 zum gleichen Pin 6 gezogen wird.

Fig. 2 zeigt ein weiteres Ausführungsbeispiel der erfindungs gemäßen ESD-Anordnung. Bei diesem Ausführungsbeispiel ist ein Substrat-Schutzring 20 um sämtliche an einen ESD-Bus 17 ange schlossene Bauelemente, wie insbesondere einen Treiber 18 und ein ESD-Schutzelement 19 gelegt und über eine eigene Leitung 21 zu einem Pad 12 auf V_SS-Potential geführt.

Außerdem ist der Substrat-Schutzring 20 an einen Substratbus 16 angeschlossen und wie der ESD-Bus 17 mit dem Potential V_SS beaufschlagt.

Auf diese Weise entsteht an einem Knoten 25 zwischen dem Sub strat-Schutzring 20 (vgl. auch Fig. 3) und dem Substratbus 16 eine Spannungsteilung, wobei die Spannung an diesem Knoten 25 die Spannung im Substratbereich beispielsweise einer empfind lichen Logikschaltung im Außenbereich des Substrat-Schutzrin ges 20 von Fig. 2 bestimmt. Daher können an einem Knoten 26, der zwischen dem Substrat-Schutzring 20 und dem ESD-Bus 17 liegt, erheblich höhere Spannungen auftreten.

Es ist somit möglich, die erforderliche Breite des ESD-Busses 17 zu verringern, so daß beispielsweise sogar ein Fünftel der üblichen Busbreite für einen gleichwertigen ESD-Schutz aus reichend ist. In Fig. 3 symbolisiert der Widerstand 20' den Widerstand zwischen dem Substrat-Schutzring 20 und den an den ESD-Bus 17 angeschlossenen Substratkontakten im Inneren des Schutzringes 20.

Um den Abstand zwischen dem Substrat-Schutzring 20 und dem nächstgelegenen Substratkontakt, der an den ESD-Bus 17 ange schlossen ist, zu verringern, ist es zweckmäßig, die ESD- Schutzanordnung beispielsweise in der in Fig. 4 gezeigten Weise zu gestalten: hier besteht der Substrat-Schutzring aus p⁺-leitenden Bereichen 22 in einem p-leitenden Siliziumsub strat 24, wobei der Substrat-Schutzring aus den Bereichen 22 eine n-leitende Hochvolt-Wanne 27 mit einem n⁺-leitenden Kon taktgebiet 23 für die höhere Versorgungsspannung V_DD umgibt. Bei einer derartigen Gestaltung ist ein höherer Schichtwider stand im Substrat 24 möglich.

Es sei noch angemerkt, daß im Kernbereich des ICs die Wannen von Logiktransistoren nicht an den ESD-Bus 17 angeschlossen sein dürfen.

Bezugszeichenliste

1

integrierte Schaltung (IC)

2

digitaler Block

3

analoger Block

4

Bondinsel

5

Pad

6

7

Gehäuse

8

Bonddraht

9

Bonddraht

10

Bonddraht

11

bedarfsweiser Bonddraht

12

Signalpad

13

Durchbruchdiode

14

NMOS-Transistor

15

Widerstand von ESD-Bus

16

Substratbus

17

ESD-Bus

18

Treiber

19

ESD-Schutzelement

20

Substrat-Schutzring

21

elektrische Leiterbahn

22

p⁺

-leitendes Gebiet

23

n⁺

-leitendes Kontaktgebiet

24

p-leitendes Substrat

25

Knoten

26

Knoten

27

n-leitende Hochvolt-Wanne

Claims

1. ESD-Schutzanordnung für Halbleitervorrichtung, bei der Überspannungen auf an niedriger Versorgungsspannung (V_SS) liegende Pads (5) abführbar sind, gekennzeichnet durch eine Einrichtung (4; 20) zur Verringerung der Spannungs belastung des Pads (5).

2. ESD-Schutzanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung zur Verringerung der Spannungsbelastung aus einer Bondinsel (4) besteht, auf die einzelne Pads (5) gebondet sind und die mit auf niedriger Versorgungs spannung (V_SS) liegenden externen Pins (6) verbunden ist.

3. ESD-Schutzanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung zur Verringerung der Spannungsbelastung aus einem Substrat-Schutzring (20) besteht, der sämtliche an einen ESD-Bus (17) angeschlossene Bauelemente umgibt und mit diesem ESD-Bus (17) sowie einem auf niedriger Spannung (V_SS) liegenden Versorgungsbus (16) verbunden ist, so daß über dem Substrat-Schutzring (20) ein Span nungsabfall auftritt.

4. ESD-Schutzanordnung nach Anspruch 3, dadurch gekennzeichnet, daß der Substrat-Schutzring (20) des einen Leitungstyps eine Hochvolt-Wanne (27) des anderen Leitungstyps umgibt.