DE19905220A1 - Multichipanordnung - Google Patents

Multichipanordnung

Info

Publication number
DE19905220A1
DE19905220A1 DE19905220A DE19905220A DE19905220A1 DE 19905220 A1 DE19905220 A1 DE 19905220A1 DE 19905220 A DE19905220 A DE 19905220A DE 19905220 A DE19905220 A DE 19905220A DE 19905220 A1 DE19905220 A1 DE 19905220A1
Authority
DE
Germany
Prior art keywords
chip
arrangement according
intermediate carrier
chips
multichip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19905220A
Other languages
English (en)
Other versions
DE19905220B4 (de
Inventor
Joerg Ludewig
Werner Schneider
Gregor Woldt
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
First Sensor Microelectronic Packaging GmbH
Original Assignee
MIKROELEKTRONIK PACKAGING DRES
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MIKROELEKTRONIK PACKAGING DRES filed Critical MIKROELEKTRONIK PACKAGING DRES
Priority to DE19905220A priority Critical patent/DE19905220B4/de
Publication of DE19905220A1 publication Critical patent/DE19905220A1/de
Application granted granted Critical
Publication of DE19905220B4 publication Critical patent/DE19905220B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Description

Die Erfindung betrifft eine Multichipanordnung auf einem Zwischenträger die auf beliebigen Trägerelementen montierbar ist oder die mittels einer Freiverdrahtung mit anderen Kompo­ nenten verbunden werden kann.
Um möglichst große Packungsdichten von Halbleiterbauelementen auf Leiterplatten o. dgl. erreichen zu können, wird versucht, die Chips in möglichst kleinen Gehäusen bzw. Häusungen unter­ zubringen, da es in der Regel nicht möglich ist, die Chips direkt auf Leiterplatten zu kontaktieren. Aus diesem Grund ist es erforderlich, das Halbleiterchip zunächst auf einem Zwi­ schenträger (auch als Interposer bezeichnet) zu montieren und die Bondpads auf dem Halbleiterchip mit den Kontakten auf dem Zwischenträger elektrisch zu verbinden. Das erfolgt üblicher­ weise durch das Ziehen von Drahtbrücken mittels bekannter Drahtbondverfahren.
Eine andere Technologie zur Montage von Halbleiterchips ist die sogenannte Flip-Chip-Technologie. Hierbei werden die mit Kontakthügeln zur elektrischen Kontaktierung versehenen Chips Face Down mit einem Zwischenträger verbunden, wobei zunächst die erforderliche elektrische Verbindung hergestellt wird. Anschließend daran wird zwischen das Chip und den Zwischen­ träger ein geeigneter Underfill eingebracht, um eine ausrei­ chend feste mechanische Verbindung zwischen dem Chip und dem Zwischenträger herzustellen.
Die Zwischenträger können dann unmittelbar oder mittelbar auf Leiterplatten oder anderen Trägerelementen montiert und elek­ trisch mit diesen verbunden werden. Hierzu sind auf dem Zwi­ schenträger, d. h. auf der der Chipmontageseite gegenüberlie­ genden Seite, sogenannte Mikro-Ball-Arrays angeordnet, die aus lötfähigem Material bestehen und über entsprechend angeordne­ ten Lötpunkten auf der Leiterplatte zu positionieren sind. Die Kontaktierung, d. h. die elektrische und mechanische Verbindung mit der Leiterplatte erfolgt anschließend wie üblich unter Wärmezufuhr.
Selbstverständlich können die Zwischenträger mit den montier­ ten Chips für bestimmte Anwendungsfälle auch mit einer Frei­ verdrahtung versehen werden, indem die erforderlichen An­ schlußdrähte direkt an den entsprechenden Lötpunkten am Zwi­ schenträger befestigt werden. So können mit der Freiverdrah­ tung beispielsweise Meßwertgeber angeschlossen werden.
Ein besonders geringer Platzbedarf kann erreicht werden, wenn die Halbleiterchips mit Hilfe des CSP (Chip Size Packaging) verpackt werden. In diesem Fall entspricht der Flächenbedarf des verpackten Halbleiterchips etwa dessen Ausgangsgröße.
Besteht nun der Bedarf, möglichst viele CSP-Bauelemente auf einer Leiterplatte unterzubringen, so ist die maximale Anzahl dieser Bauelemente auf der vorgegebenen Fläche vom Flächen­ bedarf des verpackten Halbleiterchips und von der Anordnung der notwendigen Leitbahnen (Layout) auf der Leiterplatte abhängig.
Der Erfindung liegt deshalb die Aufgabe zugrunde, eine Multi­ chipanordnung zu schaffen, mit der eine erhebliche Vergröße­ rung der Packungsdichte erreicht werden kann.
Erfindungsgemäß wird dies dadurch erreicht, daß auf einem Zwischenträger ein Stapel von mehreren Chips angeordnet ist, die fest miteinander verbunden sind, wobei zwischen den ein­ zelnen Chips Zwischenschichten eingefügt sind, daß das jeweils unterste Halbleiterchip unmittelbar auf dem Zwischenträger befestigt ist und daß die elektrische Verbindung zwischen den Chips und dem Zwischenträger durch Drahtbrücken erfolgt.
Die Befestigung des jeweils untersten Chips auf dem Zwischen­ träger kann durch eine Klebstoffschicht (Adhesive) erfolgen, wobei hier die elektrische Verbindung zwischen dem Zwischen­ träger und dem Chip durch Drahtbrücken hergestellt wird.
In einer Variante der Erfindung kann die Befestigung des Chips auf dem Zwischenträger auch mit Hilfe der Polymer Flip-Chip (PFC)-Technologie erfolgen. Hier wird die elektrische Verbin­ dung zwischen Chip und Zwischenträger mit Hilfe von Polymer Bumps hergestellt. Um hier eine ausreichende mechanische Fe­ stigkeit zu erreichen, wird der Zwischenraum zwischen dem untersten Chip und dem Zwischenträger, sowie zwischen den Polymer Bumps durch einen Underfill ausgefüllt. Dadurch kann auch eine Verbesserung der Wärmeübertragung vom Chip zum Zwi­ schenträger erreicht werden.
Die übereinandergestapelten Chips können auch unterschiedliche Abmessungen aufweisen, wobei die Größe der Halbleiterchips zweckmäßigerweise nach oben hin abnimmt, so daß von jedem der Chips Drahtbrücken zum Zwischenträger gezogen werden können.
Selbstverständlich ist es auch möglich daß die übereinander­ gestapelten Chips gleiche Abmessungen aufweisen.
In Fortführung der Erfindung sind wenigstens von einem der übereinandergestapelten Chips Drahtbrücken zum Zwischenträger gezogen.
Eine weitere Variante der Erfindung ist dadurch gekennzeich­ net, daß die Zwischenschichten zwischen zwei gleich großen oder annähernd gleich großen Chips auch zumindest Abschnitte der Drahtbrücken aufnehmen und fixieren, bzw. daß zumindest Abschnitte der Drahtbrücken in die Zwischenschichten einge­ bettet sind, so daß diese ausreichend gegen mechanische Be­ schädigung geschützt sind.
Die Zwischenschichten weisen weiterhin planare Oberflächen auf, auf denen das jeweils nächste Halbleiterchip mit Hilfe eines Klebstoffes befestigt werden kann.
In einer weiteren Ausgestaltung der Erfindung bestehen zu­ mindest die Zwischenschichten aus einem isolierenden Material, in denen Abschnitte der Drahtbrücken eingebettet sind.
In einer Variante der Erfindung sind zwei Chips durch eine Klebstoffschicht direkt miteinander verbunden, wobei hier die elektrische Verbindung zwischen dem oberen Chip mit dem Zwi­ schenträger durch Drahtbrücken erfolgt. Das untere Chip ist über die Polymer Bumps mit dem Zwischenträger elektrisch ver­ bunden.
Eine weitere Variante der Erfindung ist dadurch gekennzeich­ net, daß das jeweils oberste Chip mit Hilfe der Polymer Flip- Chip Technologie auf dem darunter befindlichen Chip befestigt und mit diesem kontaktiert ist.
Der Zwischenträger kann weiterhin aus einem Leiterplattenmate­ rial oder einem leiterplattenähnlichem Material, aus einem Keramikmaterial, oder aus Kunststoff oder einem Laminat ge­ fertigt werden.
Wegen der erreichbaren hohen Packungsdichte der erfindungs­ gemäßen Multichipanordnung ist der Zwischenträger bevorzugt als Multilayer ausgebildet, also mit mehreren Leitbahnebenen versehen, wobei die Anschlußkontakte auf dem Zwischenträger so verteilt sind, daß die Drahtbrücken von den einzelnen Chips zu den Anschlußkontakten auf dem Zwischenträger kurzschlußfrei verlaufen.
Zum Schutz der Multichipanordnung ist auf dem Zwischenträger weiterhin eine Vergußmasse (Glob Top) aufgebracht, welche die gestapelten Chips und die frei liegenden Teile der Drahtbrücken einschließt, wobei die Vergußmasse zumindest über den Chips eine plane Oberfläche aufweist. Damit besteht die Möglichkeit, auf der Multichipanordnung einen Kühlkörper großflächig be­ festigen zu können. Die Vergußmasse kann auch so aufgebracht werden, daß diese die Chips lediglich seitlich umgibt, wobei die Drahtbrücken mit in der Vergußmasse eingebettet sind. Damit kann ein noch besserer Wärmeübergang zu einem auf der Multichipanordnung zu montierenden Kühlelement ereicht werden.
Die Erfindung soll nachfolgend an einem Ausführungsbeispiel näher erläutert werden. In den zugehörigen Zeichnungen zeigen:
Fig. 1 eine erfindungsgemäße Multichipanordnung auf einem Zwischenträger mit einem Stapel aus drei Chips;
Fig. 2 eine Multichipanordnung auf einem Zwischenträger mit zwei unterschiedlich großen gestapelten Chips, wobei das obere Chip auf dem unteren Chip durch die PFC-Technologie befestigt ist; und
Fig. 3 eine Multichipanordnung auf einem Zwischenträger mit zwei gleich großen gestapelten Chips, wobei das untere Chip durch die PFC-Technologie auf dem Zwischenträger befestigt ist.
Fig. 1 zeigt eine Ausführung, bei der auf einem Zwischenträger 4, der auch mit Interposer oder Substrat bezeichnet werden kann, ein Stapel mehrerer Chips 1, 2, 3 angeordnet ist. Bei der hier dargestellten Ausführung sind drei Chips unterschied­ licher Größe übereinander gestapelt, wobei prinzipiell auch die Möglichkeit besteht, gleich große Chips übereinander an­ zuordnen, wobei dann je nach der Lage des jeweiligen Chips entweder eine Drahtbond-Verbindungstechnologie oder die Flip-Chip-Tech­ nologie für die elektrische Kontaktierung angewendet werden muß.
Wie aus der Fig. 1 weiter ersichtlich ist, ist das Chip 1 mit den größten flächenmäßigen Abmessungen unmittelbar auf dem Zwischenträger 4 befestigt. Die Befestigung erfolgt durch eine Klebstoffschicht 5. Der Zwischenträger 4 kann aus üblichem Leiterplattenmaterial, einem Laminat, oder aus einem Keramik­ material bestehen. Bevorzugt wird jedoch übliches Leiterplat­ tenmaterial verwendet, wobei der Zwischenträger 4 wegen der hohen Packungsdichte bevorzugt als Multilayer ausgeführt ist. Für die elektrische Verbindung des Zwischenträgers 4 mit einer Leiterplatte o. dgl., sind Lötkugeln 6 in Form eines Micro Ball Arrays vorgesehen, das auf der Unterseite des Zwischenträgers 4, also auf der der Chipmontageseite gegenüberliegenden Seite angeordnet ist.
An den Lötkugeln 6 kann selbstverständlich auch eine Freiver­ drahtung angeschlossen werden, wie dies in speziellen Anwen­ dungsfällen, z. B. der Medizintechnik zum Anschluß von Sensoren oder Meßwertgebern notwendig sein kann.
Unmittelbar nach der Montage des Chips 1 erfolgt dessen elek­ trischer Anschluß an den Zwischenträger 4 mit Hilfe von Draht­ brücken 7, die von den Bondpads 8 zu den Anschlußkontakten 9 auf dem Zwischenträger 4 gezogen werden. Die Herstellung der Drahtbrücken 7 erfolgt mit Hilfe eines der üblichen Verfahren zum Ultraschall- oder Thermokompressionsdrahtbonden o. dgl. unter Verwendung von Bonddrähten aus Aluminium oder Gold.
Da die Drahtbrücken 7 von der Vorderseite des Chips 1 (oben) zur Anschlußseite des Zwischenträgers 4 verlaufen, muß zur Montage des nächsten Chips 2 auf dem Chip 1 zunächst eine Zwischenschicht 10 aufgebracht werden, welche die Drahtbrücken 7 zumindest im Bereich über dem Chip 1 einschließt. Die Zwi­ schenschicht 10, die aus einem elektrisch isolierenden Material bestehen muß, wird dabei in der Weise auf dem Chip 1 aufge­ bracht, daß auf deren Oberseite eine planare Fläche zur Auf­ nahme des nächsten Chips 2 entsteht. Das Chip 2 wird auf die­ ser Zwischenschicht 10 mit einem Klebstoff befestigt.
Anschließend daran erfolgt die elektrische Verbindung des Chips 2 mit dem Zwischenträger 4 mit weiteren Drahtbrücken 7, die wie beim Chip 1 von den Bondpads 8 auf dem Chip 2 zu den Anschlußkontakten 9 auf dem Zwischenträger 4 gezogen werden.
Danach wird im Bereich innerhalb der Bondpads 8 eine weitere Zwischenschicht 10' auf das Chip 2 aufgetragen, die ebenfalls eine planare Oberfläche aufweist, die aber die Drahtbrücken 7 vom Chip 2 zum Zwischenträger 4 nicht einschließt. Das gilt für den Fall, daß das nachfolgend zu montierende Chip 3 klei­ ner ist, als das Chip 2. Ansonsten ist auf analoge Weise wie bei der Zwischenschicht 10 zwischen dem Chip 1 und dem Chip 2 zu verfahren.
Das Chip 3 wird dann auf der Zwischenschicht 10' ebenfalls durch Kleben befestigt.
Anschließend daran erfolgt der elektrische Anschluß des Chips 3 an den Zwischenträger 4 mit Hilfe von Drahtbrücken 7, die von den Bondpads 8 auf dem Chip 3 zu den Anschlußkontakten 9 auf dem Zwischenträger 4 gezogen werden.
Die so hergestellte Multichipanordnung kann zum Schluß mit einer Vergußmasse 11 (Glob Top) umhüllt werden, welche die Chips 1, 2, 3, die Drahtbrücken 7 und Teile des Zwischenträ­ gers einschließt und somit vor Beschädigung schützt.
Für die Herstellung der erfindungsgemäßen Multichipanordnung nach Fig. 1 ist lediglich zu berücksichtigen, daß die Bondpads 8 bei denjenigen Chips, welche zumindest teilweise durch ein weiteres Chip abgedeckt werden, außerhalb des Überdeckungs­ bereiches liegen müssen, damit die Möglichkeit zum Ziehen der Drahtbrücken besteht. Das gilt natürlich nicht für solche Chips, die mit Hilfe der Flip-Chip Technologie auf dem Zwi­ schenträger 4 oder einem anderen Chip montiert sind, wie nach­ folgend beschrieben.
Fig. 2 zeigt eine Ausführung der Multichipanordnung mit zwei übereinandergestapelten Chips 1, 2, wobei das kleinere Chip 2 mit Hilfe der Polymer Flip-Chip Technologie auf dem Chip 1 montiert worden ist. Das Chip 1 ist hier ebenfalls durch eine Klebstoffschicht 5 direkt auf dem Zwischenträger 4 befestigt. Das Chip 2 ist über eine Vielzahl von regelmäßig verteilt angeordneten Polymer Bumps 12 mit dem Chip 1 elektrisch ver­ bunden. Um eine ausreichende mechanische Festigkeit der Ver­ bindung zwischen dem Chip 2 und dem Chip 1 zu erreichen, wird der Zwischenraum zwischen beiden Chips zwischen den Polymer Bumps mit einem Underfill ausgefüllt.
Die elektrische Verbindung zwischen den Bondinseln 7 auf dem Chip 1 und den Anschlußkontakten 9 auf dem Zwischenträger 4 erfolgt durch Drahtbrücken 7.
Nachdem der mechanische Aufbau dieser Multichipanordnung abge­ schlossen und die elektrischen Anschlüsse fertiggestellt sind, wird die Multichipanordnung mit einer Vergußmasse 11 (Glob Top) versehen, welche die Chips 1, 2, die Drahtbrücken 7 und Teile des Zwischenträgers 4 umhüllt. Die Rückseite des Chips 2 kann auch freigehalten werden, um die Möglichkeit für die unmittelbare Befestigung eines Kühlelementes auf dem Chip 2 zu schaffen. Durch das Ausfüllen des Zwischenraumes zwischen beiden Chips und zwischen den Polymer Bumps wird die Voraus­ setzung geschaffen, daß die Umhüllung der Multichipanordnung mit dem Glob Top vollkommen blasenfrei erfolgen kann.
In Fig. 3 ist eine andere Variante der erfindungsgemäßen Mul­ tichipanordnung dargestellt, bei der zwei gleich große Chips 1, 2 auf dem Zwischenträger 4 montiert sind. Das Chip 1 ist hier mit Hilfe der Polymer Flip-Chip Technologie direkt auf dem Zwischenträger 4 befestigt. Der Zwischenraum zwischen dem Chip 1 und dem Zwischenträger 4 und auch zwischen den ein­ zelnen den elektrischen Kontakt zum Zwischenträger herstellen­ den Polymer Bumps 12 ist im Interesse der notwendigen mecha­ nischen Festigkeit mit Hilfe einer Füllmasse 13 (Underfill) ausgefüllt. Die Chips 1, 2 sind hier mit einem Klebstoff 5 direkt aufeinander montiert.
Für die elektrische Verbindung vom Chip 2 zum Zwischenträger 4 sind Drahtbrücken 7 vorgesehen, die von den Bondpads 8 auf dem Chip 2 zu den Anschlußkontakten 9 auf dem Zwischenträger 4 gezogen werden. Anschließend kann die Multichipanordnung wie bei den anderen Varianten durch eine Vergußmasse 11 umhüllt werden.
Die vorstehend beschriebene Multichipanordnung nach den Fig. 2 und 3 ist auf der Unterseite des Zwischenträgers 4 ebenfalls mit einem regelmäßig angeordneten Array von Lötkugeln 6 verse­ hen, so daß diese beispielsweise auf Leiterplatten oder ande­ ren Trägerelementen, z. B. Anschlußkontakten von Chipkarten, montiert und mit diesen elektrisch verbunden werden kann. Auch ist der Anschluß einer Freiverdrahtung möglich.
Bezugszeichenliste
1
Chip
2
Chip
3
Chip
4
Zwischenträger
5
Klebstoffschicht
6
Lötkugel (Solderball)
7
Drahtbrücke
8
Bondpad
9
Anschlußkontakt
10
Zwischenschicht
11
Vergußmasse
12
Polymer Bump
13
Underfill

Claims (21)

1. Multichipanordnung auf einem Zwischenträger, die auf be­ liebigen Trägerelementen montierbar ist oder die mittels einer Freiverdrahtung mit anderen Komponenten verbunden werden kann dadurch gekennzeichnet, daß auf einem Zwischenträger (4) ein Stapel von mehreren Chips (1; 2; 3) angeordnet ist, die fest miteinander ver­ bunden sind, wobei zwischen den Chips (1; 2; 3) Zwischen­ schichten (10) eingefügt sind, daß das jeweils unterste Halbleiterchip (1) unmittelbar auf dem Zwischenträger (4) befestigt ist und daß die elektrische Verbindung zwischen den Chips (1; 2; 3) und dem Zwischenträger (4) durch Drahtbrücken (7) erfolgt.
2. Multichipanordnung nach Anspruch 1, dadurch ge­ kennzeichnet, daß das unterste Chip (1) durch eine Klebstoffschicht (5) (Adhesive) mit dem Zwischen­ träger (4) verbunden ist.
3. Multichipanordnung nach Anspruch 1, dadurch ge­ kennzeichnet, daß das unterste Chip (1) mit Hilfe der Polymer Flip Chip Technologie auf dem Zwischen­ träger (4) befestigt ist, wobei die elektrische Verbindung zwischen dem Chip (1) und dem Zwischenträger (4) unmittel­ bar durch Polymer Bumps (12) erfolgt.
4. Multichipanordnung nach Anspruch 3, dadurch ge­ kennzeichnet, daß der Zwischenraum zwischen dem untersten Chip (1) und dem Zwischenträger (4), sowie zwi­ schen den Polymer Bumps (12) durch ein Underfill (13) ausgefüllt ist.
5. Multichipanordnung nach einem der Ansprüche 1 bis 4, da­ durch gekennzeichnet, daß die über­ einandergestapelten Chips (1; 2; 3) unterschiedliche Ab­ messungen aufweisen.
6. Multichipanordnung nach Anspruch 5, dadurch ge­ kennzeichnet, daß die Größe der Halbleiter­ chips (1; 2; 3) nach oben hin abnimmt.
7. Multichipanordnung nach einem der Ansprüche 1 bis 4, da­ durch gekennzeichnet, daß die über­ einandergestapelten Chips (1; 2; 3) gleiche Abmessungen aufweisen.
8. Multichipanordnung nach einem der Ansprüche 1 bis 7, da­ durch gekennzeichnet, daß wenigstens von einem der übereinandergestapelten Chips (1; 2; 3) Drahtbrücken (7) zum Zwischenträger (4) gezogen sind.
9. Multichipanordnung nach einem der Ansprüche 1 bis 8, da­ durch gekennzeichnet, daß die Zwi­ schenschichten (10) zwischen zwei gleichgroßen oder annä­ hernd gleichgroßen Chips (1, 2) auch zumindest Abschnitte der Drahtbrücken (7) aufnehmen und fixieren, bzw. daß zumindest Abschnitte der Drahtbrücken (6) in den Zwischen­ schichten (10) eingebettet sind.
10. Multichipanordnung nach einem der Ansprüche 1 bis 9, da­ durch gekennzeichnet, daß die Zwi­ schenschichten (10) planare Oberflächen aufweisen, auf denen das jeweils nächste Halbleiterchip (2, 3) mit Hilfe eines Klebers befestigt ist.
11. Multichipanordnung nach den Ansprüchen 1 bis 10, da­ durch gekennzeichnet, daß zumindest die Zwischenschichten (10) aus einem isolierenden Material bestehen, in denen Abschnitte der Drahtbrücken (7) einge­ bettet sind.
12. Multichipanordnung nach einem der Ansprüche 1 bis 8, da­ durch gekennzeichnet, daß die Chips (1, 2) durch eine Klebstoffschicht unmittelbar miteinander verbunden sind, wobei die elektrische Verbindung zwischen dem oberen Chip (2) und dem Zwischenträger (2) durch Drahtbrücken (7) erfolgt.
13. Multichipanordnung nach den Ansprüchen 1 bis 10, da­ durch gekennzeichnet, daß das jeweils oberste Chip (2; 3) mit Hilfe der Polymer Flip-Chip Tech­ nologie auf dem darunter befindlichen Chip befestigt und mit diesem kontaktiert ist.
14. Multichipanordnung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß der Zwi­ schenträger (4) aus einem Leiterplattenmaterial oder einem leiterplattenähnlichem Material besteht.
15. Multichipanordnung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß der Zwischenträger (4) aus einem Keramikmaterial besteht.
16. Multichipanordnung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß der Zwischenträger (4) aus Kunststoff besteht.
17. Multichipanordnung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß der Zwischenträger (4) aus einem Laminat besteht.
18. Multichipanordnung nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, daß der Zwischenträger (4) als Multilayer ausgebildet ist.
19. Multichipanordnung nach einem der Ansprüchen 1 bis 18, dadurch gekennzeichnet, daß die An­ schlußkontakte (9) auf dem Zwischenträger (4) so verteilt sind, daß die Drahtbrücken (7) von den Bondinseln (7) der einzelnen Chips (1, 2, 3) zu den Anschlußkontakten (9) kurz­ schlußfrei verlaufen.
20. Multichipanordnung nach einem der Ansprüche 1 bis 19, dadurch gekennzeichnet, daß auf dem Zwischenträger (4) eine Vergußmasse (11) (Glob Top) aufge­ bracht ist, welche die gestapelten Chips (1, 2, 3) und die freiliegenden Teile der Drahtbrücken (7) einschließt.
21. Multichipanordnung nach Anspruch 19, dadurch ge­ kennzeichnet, daß die Vergußmasse (11) zu­ mindest über den Chips (1, 2, 3) eine planare Oberfläche aufweist, auf der ein Kühlkörper befestigbar ist.
DE19905220A 1998-02-11 1999-02-09 Multichipanordnung Expired - Fee Related DE19905220B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19905220A DE19905220B4 (de) 1998-02-11 1999-02-09 Multichipanordnung

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE19805326.6 1998-02-11
DE19805326 1998-02-11
DE19905220A DE19905220B4 (de) 1998-02-11 1999-02-09 Multichipanordnung

Publications (2)

Publication Number Publication Date
DE19905220A1 true DE19905220A1 (de) 1999-08-19
DE19905220B4 DE19905220B4 (de) 2008-11-20

Family

ID=7857224

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19905220A Expired - Fee Related DE19905220B4 (de) 1998-02-11 1999-02-09 Multichipanordnung

Country Status (1)

Country Link
DE (1) DE19905220B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10023823A1 (de) * 2000-05-15 2001-12-06 Infineon Technologies Ag Multichip-Gehäuse

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0547998A (ja) * 1991-08-21 1993-02-26 Sony Corp 高密度実装化半導体装置
JPH07249732A (ja) * 1994-03-10 1995-09-26 Fujitsu Ltd 半導体素子の接合方法
JP2994555B2 (ja) * 1994-06-02 1999-12-27 富士通株式会社 半導体実装構造
JPH08288455A (ja) * 1995-04-11 1996-11-01 Oki Electric Ind Co Ltd 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10023823A1 (de) * 2000-05-15 2001-12-06 Infineon Technologies Ag Multichip-Gehäuse

Also Published As

Publication number Publication date
DE19905220B4 (de) 2008-11-20

Similar Documents

Publication Publication Date Title
DE69732166T2 (de) In der mitte bestückte lötballgitter-packung
DE10360708B4 (de) Halbleitermodul mit einem Halbleiterstapel, Umverdrahtungsplatte, und Verfahren zur Herstellung derselben
DE10259221B4 (de) Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
DE102004031920B4 (de) Mehrchippackung und Herstellungsverfahren
DE19709295B4 (de) Halbleiterbaugruppe
DE102006023879B4 (de) Verfahren zum Häusen eines Bildsensors und ein gehäuster Bildsensor
DE102006001767B4 (de) Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben
DE102010016566B4 (de) Halbleiterbaustein mit mehreren Chips und Substrat in einer Metallkappe sowie Verfahren zur Herstellung eines solchen Halbleiterbausteins
DE60309422T2 (de) Multichip-modul und Herstellungsverfahren
DE10142120A1 (de) Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung
DE19821715A1 (de) Gehäuse mit einem Schaltkreisbauelement
DE102005041451A1 (de) Elektronische Steckeinheit
DE102004001829A1 (de) Halbleitervorrichtung
WO2005081316A2 (de) Halbleiterbauteil mit einem umverdrahtungssubstrat und verfahren zur herstellung desselben
DE10142119B4 (de) Elektronisches Bauteil und Verfahren zu seiner Herstellung
DE10251530A1 (de) Stapelanordnung eines Speichermoduls
DE102005001851A1 (de) Mehrchippackung und Herstellungsverfahren
DE19755675B4 (de) Halbleitergehäuse und Verfahren zu dessen Herstellung
DE102010000407A1 (de) Halbleiter-Package mit einem aus Metallschichten bestehenden Band
DE19709259B4 (de) Mehrlagiges Bodenanschlussgehäuse
WO2005086235A2 (de) Basishalbleiterbauteil für einen halbleiterbauteilstapel und verfahren zur herstellung desselben
DE112013004858T5 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
WO2005076319A2 (de) Halbleiterbauteil mit einem halbleiterchipstapel auf einer umverdrahtungsplatte und herstellung desselben
DE10124970B4 (de) Elektronisches Bauteil mit einem Halbleiterchip auf einer Halbleiterchip-Anschlußplatte, Systemträger und Verfahren zu deren Herstellung
DE10162676B4 (de) Elektronisches Bauteil mit einem Halbleiterchip und einer Umverdrahtungsplatte und Systemträger für mehrere elektronische Bauteile sowie Verfahren zur Herstellung derselben

Legal Events

Date Code Title Description
8127 New person/name/address of the applicant

Owner name: MICROELECTRONIC PACKAGING DRESDEN GMBH, 01109 DRES

8110 Request for examination paragraph 44
8364 No opposition during term of opposition
R081 Change of applicant/patentee

Owner name: FIRST SENSOR MICROELECTRONIC PACKAGING GMBH, DE

Free format text: FORMER OWNER: MICROELECTRONIC PACKAGING DRESDEN GMBH, 01109 DRESDEN, DE

R082 Change of representative

Representative=s name: PATENTANWAELTE LIPPERT, STACHOW & PARTNER, DE

Representative=s name: LIPPERT STACHOW PATENTANWAELTE RECHTSANWAELTE , DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee